CN204481788U - 一种可抑制输出共模波动的lvds驱动电路 - Google Patents
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Abstract
本实用新型公开了一种可抑制输出共模波动的LVDS驱动电路，包括LVDS主体驱动电路、共模反馈电路、预驱动缓冲器和低压差线性稳压器，预驱动缓冲器的输入端连接数据输入，预驱动缓冲器的输出端VP1、VP2、VN1和VN2分别与LVDS主体驱动电路的四个驱动开关管：S1、S2、S3和S4连接；所述的驱动开关S1和S2均采用低阈值电压的PMOS管，驱动开关S3和S4均采用位于深N阱中的NMOS管。本实用新型的驱动开关采用低阈值电压的PMOS管和位于深N阱的NMOS管，可以减小驱动信号的幅度，减小驱动开关的沟道电荷注入，抑制LVDS输出共模电压的波动，加快驱动开关的响应速度。
Description
技术领域
本实用新型属于模拟集成电路技术领域，特别涉及一种可抑制输出共模电压波动的高速LVDS驱动电路。
背景技术
随着近年来模拟数字转换器(ADC)的速率越来越高，高速数据如何输出到芯片外为工程师带来极大的挑战。在高速I/O接口领域，出现了CML(电流模逻辑)、并行LVDS(低压差分传输)、串行JESD等各种传输协议。其中，LVDS接口由于低电压差以及抗干扰强等优点，在并行数据传输中获得广大工程师的青睐。
传统的LVDS驱动电路如图1所示。整个电路由主体驱动电路、共模反馈电路和预驱动的缓冲器组成。由于LVDS接口标准规定，LVDS输出的共模电压在1.2V附近的范围，所以传统的LVDS驱动电路中，主体驱动电路的尾管以及开关管均采用高阈值电压的MOS管。低压数据Data通过电平转换电路转换至高压电平，再经过预驱动的缓冲器得到两对互补的方波信号(VP1和VP2、VN1和VN2)。其中，当VP1控制的开关S1和VN1控制的开关S3同时导通，另外两个开关关断，电流从VON到VOP；当VP2控制的开关S2和VN2控制的开关S4同时导通，另外两个开关关断，电流从VOP到VON，进而实现数据的低压差分传输。
在传统的LVDS驱动电路中，由于驱动开关管的信号(VP1和VP2、VN1和VN2)由预驱动的缓冲器产生，信号的幅度为整个电源电压的范围，因此当开关管不停的在导通状态和关断状态之间切换时，会发生严重的沟道电荷注入现象，注入的电荷会导致输出共模电压波动，而共模电压的恢复需要一定的时间，进而影响传输数据的速率。为了抑制输出共模电压的波动，在VA和VB的节点通常需要加很大的滤波电容。一种解决输出共模电压波动的方法如图2所示，在输出节点上通过加伪开关(Dummy Switch)来吸收注入到输出节点的电荷。这种方式虽然可以较好的抑制输出共模电压波动，但是伪开关的尺寸通常较大(和驱动开关相当)，并且需要增加预驱动缓冲器的规模，以便产生伪开关的控制信号(VD1和VD2)。
实用新型内容
本实用新型的目的在于克服现有技术的不足，提供一种从而可以减小驱动信号(VP1、VP2、VN1、VN2)的幅度，进一步减小驱动开关的沟道电荷注入，抑制LVDS输出共模电压的波动，加快驱动开关的响应速度的可抑制输出共模波动的LVDS驱动电路。
本实用新型的目的是通过以下技术方案来实现的：一种可抑制输出共模波动的LVDS驱动电路，包括LVDS主体驱动电路、共模反馈电路、预驱动缓冲器和低压差线性稳压器，预驱动缓冲器的输入端连接数据输入端，预驱动缓冲器的电源电压输入端与低压差线性稳压器相连，预驱动缓冲器的输出端VP1、VP2、VN1和VN2分别与LVDS主体驱动电路的四个驱动开关管：S1、S2、S3和S4连接，LVDS主体驱动电路的VCM输出端与共模反馈电路的输入端负极相连；
所述的驱动开关S1和S2均采用低阈值电压的PMOS管，驱动开关S3和S4均采用位于深N阱中的NMOS管；
所述的LVDS主体驱动电路还包括分别与驱动开关S1和S2连接的电流源尾管MP3和充当滤波电容的MOS器件MPX，分别与驱动开关S3和S4相连的电流源尾管MN3和充当滤波电容的MOS器件MNX；所述的电流源尾管MP3和MOS器件MPX均为高阈值电压的PMOS管，电流源尾管MN3和MOS器件MNX均为高阈值电压的NMOS管。
进一步地，所述的预驱动缓冲器采用电压钳位技术以便获得小幅度驱动信号，将“电源”电压钳位到VCM+0.6V，“地”电压钳位到VCM-0.6V，其中，VCM为LVDS主体驱动电路输出的共模电压。
进一步地，所述的0.6V的钳位电压由低压差线性稳压器提供。
进一步地，所述的共模反馈电路的输入端正极与参考电源VREF相连，共模反馈电路的输出端与电流源尾管MN3的栅极连接。
本实用新型的有益效果是：
1、与传统的LVDS驱动电路相比，本实用新型中LVDS主体驱动电路的驱动开关采用低阈值电压的PMOS管(MP1、MP2)和位于深N阱的NMOS管(MN1、MN2)，从而可以减小驱动信号(VP1、VP2、VN1、VN2)的幅度，进一步减小驱动开关的沟道电荷注入，抑制LVDS输出共模电压的波动，加快驱动开关的响应速度；
2、能够减小滤波电容的面积，同时不增加预驱动缓冲器的规模，进而能够减小整个驱动电路模块的面积；
3、无需电平转换电路，进而降低了整个电路模块的设计复杂度；
4、钳位电压由低压差线性稳压器提供，由于通常LVDS的应用场合是多位或多组数据输出，所以多个LVDS驱动电路可以共用低压差线性稳压器，由低压差线性稳压器带来的面积的增加可以忽略不计，不会增加电路模块的面积和复杂度。
附图说明
图1为本实用新型的传统的LVDS驱动电路原理图；
图2为伪开关抑制共模输出波动的LVDS驱动电路原理图；
图3为本实用新型的LVDS驱动电路原理图；
图4为传统的LVDS驱动电路中预驱动缓冲器的原理图；
图5为本实用新型的LVDS驱动电路中预驱动缓冲器的原理图；
图6为本实用新型的LVDS驱动电路中钳位电压产生的原理图。
具体实施方式
下面结合附图和具体实施例进一步说明本实用新型的技术方案，但本实用新型所保护的内容不局限于以下所述。
如图3所示，本实用新型的一种可抑制输出共模波动的LVDS驱动电路，包括LVDS主体驱动电路、共模反馈电路(CMFB)、预驱动缓冲器(Regulated Buffer)和低压差线性稳压器(LDO)，预驱动缓冲器的输入端连接数据输入端(Data)，预驱动缓冲器的电源电压输入端与低压差线性稳压器相连，预驱动缓冲器的输出端VP1、VP2、VN1和VN2分别与LVDS主体驱动电路的四个驱动开关管：S1、S2、S3和S4连接，LVDS主体驱动电路的VCM输出端与共模反馈电路的输入端负极相连；
所述的驱动开关S1和S2均采用低阈值电压的PMOS管，驱动开关S3和S4均采用位于深N阱中的NMOS管；
所述的LVDS主体驱动电路还包括分别与驱动开关S1和S2连接的电流源尾管MP3和充当滤波电容的MOS器件MPX，分别与驱动开关S3和S4相连的电流源尾管MN3和充当滤波电容的MOS器件MNX；所述的电流源尾管MP3和MOS器件MPX均为高阈值电压的PMOS管，电流源尾管MN3和MOS器件MNX均为高阈值电压的NMOS管。
假设实例采用65nmCMOS工艺，高阈值电压(900mV)MOS管为2.5V器件，低阈值电压(400mV)MOS管为1.2V器件。LVDS输出共模设定在1.2V，LVDS输出差分电压为350mV。在图3所示的LVDS主体驱动电路中，电流源尾管MP3和MN3、充当滤波电容的MOS器件MPX和MNX均为高阈值电压的2.5V器件，驱动开关管S1和S2分别采用低阈值电压的1.2V PMOS器件MP1和MP2，驱动开关管S3和S4分别采用深N阱中的1.2VNMOS器件MN1和MN2。当电流从VOP流向VON时，VOP电压为1.375V(1.2+0.35/2)，VON电压为1.025V(1.2-0.35/2)。此时VP2＝VP22＝0.6V(1.2-0.6)，VP1＝VP11＝1.8V(1.2+0.6)，只要设定VA的电压略低于1.8V，VB的电压略高于0.6V，就可以保证S2和S3同时导通，且S1和S4同时关断，只要设定VA的电压略低于1.8V，VB的电压略高于0.6V，就可以保证预驱动缓冲器的输出端的VP2和VN2同时导通，且预驱动缓冲器的输出端VP1和VN1同时关断，同时低阈值电压的1.2V器件的四端两两之间的压差在1.2V以内，保证1.2V器件的可靠性。而VA和VB的电压可以通过调整电流源尾管MP3和MN3的尺寸来获得。
传统的LVDS预驱动缓冲器如图4所示，所有器件均为高阈值电压2.5V器件，反相器中的NMOS器件MN4衬底和源极均接地，反相器中的PMOS器件MP4衬底和源极均接电源，由于数据的电压域发生变化，需要电平转换电路将数据由1.2V转换为2.5V。本实用新型所述的预驱动缓冲器采用电压钳位技术以便获得小幅度驱动信号，如图5所示，所有器件均为低阈值电压1.2V器件，反相器中的PMOS器件MP5衬底和源极均接钳位后的电源电压1.8V，反相器中的NMOS器件MN5衬底接地(0电位)，源极接钳位后的地电压0.6V。由于数据的电压域仍为1.2没变，所以不需要电平转换电路将数据由1.2V转换为2.5V。如图6所示，将“电源”电压钳位到VCM+0.6V，“地”电压钳位到VCM-0.6V，其中，VCM为LVDS主体驱动电路输出的共模电压。预驱动缓冲器就是一系列反相器和传输门的级联，
所述的0.6V的钳位电压由低压差线性稳压器提供。由于通常LVDS的应用场合是多位或多组数据输出，所以低压差线性稳压器(LDO)是可以共用的，由低压差线性稳压器(LDO)带来的面积的增加可以忽略不计。
进一步地，所述的共模反馈电路的输入端正极与参考电源VREF相连，共模反馈电路的输出端与电流源尾管MN3的栅极连接。
本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本实用新型的原理，应被理解为本实用新型的保护范围并不局限于这样的特别陈述和实施例。本领域的普通技术人员可以根据本实用新型公开的这些技术启示做出各种不脱离本实用新型实质的其它各种具体变形和组合，这些变形和组合仍然在本实用新型的保护范围内。
Claims (4)
1.一种可抑制输出共模波动的LVDS驱动电路，其特征在于，包括LVDS主体驱动电路、共模反馈电路、预驱动缓冲器和低压差线性稳压器，预驱动缓冲器的输入端连接数据输入端，预驱动缓冲器的电源电压输入端与低压差线性稳压器相连，预驱动缓冲器的输出端VP1、VP2、VN1和VN2分别与LVDS主体驱动电路的四个驱动开关管：S1、S2、S3和S4连接，LVDS主体驱动电路的VCM输出端与共模反馈电路的输入端负极相连；
所述的驱动开关S1和S2均采用低阈值电压的PMOS管，驱动开关S3和S4均采用位于深N阱中的NMOS管；
所述的LVDS主体驱动电路还包括分别与驱动开关S1和S2连接的电流源尾管MP3和充当滤波电容的MOS器件MPX，分别与驱动开关S3和S4相连的电流源尾管MN3和充当滤波电容的MOS器件MNX；所述的电流源尾管MP3和MOS器件MPX均为高阈值电压的PMOS管，电流源尾管MN3和MOS器件MNX均为高阈值电压的NMOS管。
2.根据权利要求1所述的LVDS驱动电路，其特征在于，所述的预驱动缓冲器采用电压钳位技术以便获得小幅度驱动信号，将“电源”电压钳位到VCM+0.6V，“地”电压钳位到VCM-0.6V，其中，VCM为LVDS主体驱动电路输出的共模电压。
3.根据权利要求2所述的LVDS驱动电路，其特征在于，所述的0.6V的钳位电压由低压差线性稳压器提供。
4.根据权利要求1～3任意一项所述的LVDS驱动电路，其特征在于，所述的共模反馈电路的输入端正极与参考电源VREF相连，共模反馈电路的输出端与电流源尾管MN3的栅极连接。
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