CN102420594B - 一种比较器 - Google Patents

Abstract

本发明提供一种比较器，其包括输入级电路、输出级电路和钳位电路。所述输入级电路包括有第一输入端、第二输入端和输出端，在第一输入端的电压等于第二输入端的电压时，所述输出端上的电压发生翻转。所述输出级电路包括有输入端和输出端，该输出级电路的输入端接所述输入级电路的输出端，在所述输入级电路的输出端上的电压发生翻转时，所述输出级电路的输出端上的电压也发生翻转。所述钳位电路连接在所述输入级电路的输出端和所述输出级电路的输出端之间，用于将所述输入级电路的输出端的电压的最低值钳位于第一电压阈值或将所述输入级电路的输出端的电压的最高值钳位于第二电压阈值。这样可以缩短比较器的延迟时间，进而提高比较器的翻转速度。

Description

一种比较器

【技术领域】

本发明涉及电路设计领域，特别是涉及一种比较器。

【背景技术】

比较器是集成电路中常用的电路模块，其功能是比较输入端的信号差异，输出离散的高或者低的信号。请参考图1所示，其为现有技术中比较器的结构框图，所述比较器包括正相输入端VIN+、反相输入端VIN-和输出端VOUT。请参考图2所示，其为图1所示比较器理想的传输曲线图，其中横坐标为VIN+-VIN-，纵坐标为所述输出信号VOUT，VOH为输出信号VOUT的高电平信号值，VOL为输出信号VOUT的低电平信号值。当正相输入电压VIN+大于反相输入电压VIN-时，比较器输出信号VOUT为高电平信号VOH；当正相输入电压VIN+小于反相输入电压VIN-时，比较器输出信号VOUT为低电平信号VOL；当正相输入电压VIN+等于反相输入电压VIN-时，比较器输出信号VOUT实现翻转。而在实际使用中，比较器的输出信号VOUT在翻转时存在延迟时间，所述延迟时间是比较器重要的动态特性之一，其定义为比较器的输入激励到输出翻转之间的时延，这个指标越小越好。

请参考图3，其为现有技术中的两级比较器。所述两级比较器中的输入级电路310包括PMOS(P-channelMetalOxideSemiconductor)晶体管M3，PMOS差分晶体管M1和M2，NMOS(N-channelMetalOxideSemiconductor)晶体管M6和M7。PMOS差分晶体管M1的源极与PMOS差分晶体管M2的源极相连，所述PMOS差分晶体管M3串联在电源VCC和PMOS差分晶体管M1的源极与PMOS差分晶体管M2的源极的连接节点之间。

PMOS差分晶体管M1的栅极为所述输入级电路310的反相输入端口VIN-，PMOS晶体管M2的栅极为所述输入级电路310的正相输入端口VIN+。NMOS晶体管M6的源极接地，漏极接PMOS差分晶体管M1的漏极，NMOS晶体管M7的源极接地，漏极接PMOS差分晶体管M2的漏极。NMOS晶体管M6的栅极与NMOS晶体管M7的栅极相连，NMOS晶体管M6的栅极与其漏极相连。NMOS晶体管M7与PMOS差分晶体管M2的中间节点为所述输入级电路310的输出端NET1。

所述输出级电路320包括串联在电源和地之间的PMOS晶体管M4和NMOS晶体管M8，NMOS晶体管M8的栅极为所述输出级电路320的输入端，其与所述输入级电路310的输出端NET1相连，PMOS晶体管M4和NMOS晶体管M8的中间节点为所述输出级电路320的输出端VOUT(即所述比较器的输出端VOUT)。

PMOS晶体管M3、M4和M5的源极与电源VCC相连，PMOS晶体管M3、M4和M5的栅极互连，并且PMOS晶体管M5的栅极与PMOS晶体管M5的漏极相连，PMOS晶体管M5的漏极接基准电流IBIAS。PMOS晶体管M3、M4和M5构成电流镜。PMOS晶体管M3通过镜像基准电流IBIAS而提供第一镜像电流，可以称PMOS晶体管M3为第一电流源。PMOS晶体管M4通过镜像基准电流IBIAS提供第二镜像电流，可以称PMOS晶体管M4为第二电流源。

请参考图4所示，其为图3中的两级比较器各个信号的时间曲线图。其横坐标为时间T，纵坐标表示电压值V。其分别表示输入电压VIN+和输入电压VIN-的时间曲线，输入级电路310的输出NET1和比较器的输出VOUT的时间曲线图。结合图3和图4可知，在比较器的输出信号VOUT由高电平信号向低电平信号翻转前由于输入电压VIN+大于输入电压VIN-，PMOS差分晶体管M2的电流小于PMOS差分晶体管M1的电流，PMOS差分晶体管M1的电流等于NMOS晶体管M5的电流，且NMOS晶体管M7镜像NMOS晶体管M5的电流，因此，使得第一输入级的输出端NET1输出低电平0V。当比较器输入电压VIN+与VIN-的差逐渐减小至电压相同时，比较器应该开始翻转，但NET1节点要从零电平上升到NMOS晶体管M8的阈值电压才能使比较器的输出VOUT翻转。这段时间与PMOS差分晶体管M1和M2的尾电流大小即PMOS晶体管M3的电流大小和NET1节点的寄生电容有关，这段时间也是比较器延迟时间的重要组成部分。在低功耗应用中，若差分输入对的尾电流较小，则这段时间会更长，导致比较器的延迟时间更长，这是大多数应用不希望看到的。

因此，有必要提出一种改进的技术方案来解决上述问题。

【发明内容】

本发明的目的在于提供一种比较器，其可以缩短比较器的延迟时间，从而提高比较器的翻转速度。

为了实现上述目的，本发明提出一种比较器，其包括输入级电路和输出级电路。所述输入级电路包括有第一输入端、第二输入端和输出端，在第一输入端的电压等于第二输入端的电压时，所述输出端上的电压发生翻转。所述输出级电路包括有一个输入端和一个输出端，该输出级电路的输入端接所述输入级电路的输出端，在所述输入级电路的输出端上的电压发生翻转时，所述输出级电路的输出端上的电压也发生翻转。所述比较器还包括钳位电路，所述钳位电路连接在所述输入级电路的输出端和所述输出级电路的输出端之间，用于将所述输入级电路的输出端的电压的最低值钳位于第一电压阈值或将所述输入级电路的输出端的电压的最高值钳位于第二电压阈值。

进一步的，所述钳位电路包括有连接在所述输入级电路的输出端和所述输出级电路的输出端之间的钳位开关，在所述输出级电路的输出端的电压为高电平时，所述钳位开关管导通以将所述输入级电路的输出端的电压的最低值钳位于第一电压阈值，在所述输出级电路的输出端的电压为低电平时，所述钳位开关管截止。所述钳位电路还包括有与所述钳位开关串联的钳位电阻。

更进一步的，所述输入级电路包括第一电流源、第一PMOS差分晶体管、第二PMOS差分晶体管、第一NMOS晶体管、第二NMOS晶体管，第一PMOS差分晶体管的源级与第二PMOS差分晶体管的源级相连，所述第一电流源串联在电源和第一PMOS差分晶体管的源级与第二PMOS差分晶体管的源级的连接节点之间，第一PMOS差分晶体管的栅极为所述输入级电路的第一输入端，第二PMOS差分晶体管的栅极为所述输入级电路的第二输入端，第一NMOS晶体管的源级接地，漏极接第一PMOS差分晶体管的漏极，第二NMOS晶体管的源级接地，漏极接第二PMOS差分晶体管的漏极，第一NMOS晶体管的栅极与第二NMOS晶体管的栅极相连，第一NMOS晶体管的栅极与第一NMOS晶体管的漏极相连，第二NMOS晶体管与第二PMOS差分晶体管的中间节点为所述输入级电路的输出端。

再进一步的，所述输出级电路包括串联在电源和地之间的第二电流源和第三NMOS晶体管，第三NMOS晶体管的栅极为所述输出级电路的输入端，第二电流源和第三NMOS晶体管的中间节点为所述输出级电路的输出端。

再进一步的，所述第一电流源包括串联在电源和第一PMOS差分晶体管的源级与第二PMOS差分晶体管的源级的连接节点之间的第三PMOS晶体管，所述第三PMOS晶体管通过镜像一个基准电流而提供第一镜像电流，所述第二电流源包括串联在电源和第三NMOS晶体管之间的第四PMOS晶体管，所述第四PMOS晶体管通过镜像一个基准电流而提供第二镜像电流，所述钳位开关为第五PMOS晶体管，该第五PMOS晶体管的栅极与第三PMOS晶体管的栅极和第四PMOS晶体管的栅极相连。

进一步的，所述钳位电路包括有连接在所述输入级电路的输出端和所述输出级电路的输出端之间的钳位开关，在所述输出级电路的输出端的电压为低电平时，所述钳位开关管钳位导通以将所述输入级电路的输出端的电压的最高值钳位于第二电压阈值，在所述输出级电路的输出端的电压为高电平时，所述钳位开关管截止。

进一步的，所述钳位电路还包括有与所述钳位开关串联的钳位电阻。

更进一步的，所述钳位开关为NMOS晶体管。

与现有技术相比，在本发明中通过将比较器中的输入级电路的输出端的电压的最低电压或最高电压进行钳位，从而缩短比较器的延迟时间，进而提高比较器的翻转速度。

【附图说明】

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：

图1为现有技术中比较器的结构框图；

图2为图1所示比较器理想的传输曲线图；

图3为现有技术中的两级比较器的电路示意图；

图4为图3所示两级比较器各个信号的时间曲线图；

图5为本发明中的两级比较器在一个实施例中的电路示意图；和

图6为图5所示两级比较器各个信号的时间波形与现有技术波形的对比示意图。

【具体实施方式】

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。本文中的“连接”、“相接”、“接至”等涉及到电性连接的词均可以表示直接或间接电性连接。

此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。

本发明提供了一种比较器，其包括输入级电路、输出级电路。所述输入级电路包括有第一输入端、第二输入端和输出端，在第一输入端的电压等于第二输入端的电压时，所述输出端上的电压发生翻转。所述输出级电路包括有一个输入端和一个输出端，该输出级电路的输入端接所述输入级电路的输出端，在所述输入级电路的输出端上的电压发生翻转时，所述输出级电路的输出端上的电压也发生翻转。本发明中的比较器的特别之处在于其还包括有钳位电路。所述钳位电路连接在所述输入级电路的输出端和所述输出级电路的输出端之间，用于将所述输入级电路的输出端的电压的最低值钳位于第一电压阈值或将所述输入级电路的输出端的电压的最高值钳位于第二电压阈值。

在本发明中通过将比较器中的输入级电路的输出端的电压在比较器翻转前进行钳位，从而缩短比较器的延迟时间，进而提高比较器的翻转速度。

请参考图5所示，其为本发明中的比较器在一个实施例中的电路示意图。

在本实施例中，所述比较器包括输入级电路510、输出级电路520和钳位电路530。所述输入级电路510包括PMOS晶体管M3，PMOS差分晶体管M1和M2，NMOS晶体管M6和M7。PMOS差分晶体管M1的源极与PMOS差分晶体管M2的源极相连，所述PMOS差分晶体管M3串联在电源VCC和PMOS差分晶体管M1的源极与PMOS差分晶体管M2的源极的连接节点之间。

PMOS差分晶体管M1的栅极为所述输入级电路510的反相输入端口VIN-，PMOS晶体管M2的栅极为所述输入级电路510的正相输入端口VIN+。NMOS晶体管M6的源极接地，漏极接PMOS差分晶体管M1的漏极，NMOS晶体管M7的源极接地，漏极接PMOS差分晶体管M2的漏极。NMOS晶体管M6的栅极与NMOS晶体管M7的栅极相连，NMOS晶体管M6的栅极与其漏极相连。NMOS晶体管M7与PMOS差分晶体管M2的中间节点为所述输入级电路510的输出端NET1。

所述输出级电路520包括串联在电源和地之间的PMOS晶体管M4和NMOS晶体管M8，NMOS晶体管M8的栅极为所述输出级电路520的输入端(其与所述输入级电路510的输出端NET1相连)，PMOS晶体管M4和NMOS晶体管M8的中间节点为所述输出级电路520的输出端VOUT(即所述比较器的输出端VOUT)。

PMOS晶体管M3、M4和M5的源极与电源VCC相连，PMOS晶体管M3|、M4和M5的栅极都与PMOS晶体管M5的漏极相连，PMOS晶体管M5的漏极接基准电流IBIAS。PMOS晶体管M3、M4和M5构成电流镜。PMOS晶体管M3通过镜像基准电流IBIAS而提供第一镜像电流，PMOS晶体管M3可以被称为第一电流源。PMOS晶体管M4通过镜像基准电流IBIAS提供第二镜像电流，PMOS晶体管M4可以被称为第二电流源。

所述钳位电路530包括有连接在所述输入级电路510的输出端NET1和所述输出级电路520的输出端VOUT之间的钳位开关，在所述输出级电路520的输出端VOUT的电压为高电平时，所述钳位开关管导通以将所述输入级电路510的输出端NET1的电压的最低值钳位于第一电压阈值，在所述输出级电路520的输出端VOUT的电压为低电平时，所述钳位开关管截止。在本实施例中，所述钳位开关管为PMOS晶体管M9，所述钳位电路530还包括与PMOS晶体管M9串联的电阻R0，PMOS晶体管M9的衬底接电源VCC，其栅极与PMOS晶体管M3的栅极和PMOS晶体管M4的栅极相连。

在输入电压VIN+大于输入电压VIN-时，PMOS晶体管M2的电流远小于PMOS晶体管M1的电流，PMOS差分晶体管M1的电流等于NMOS晶体管M5的电流，且NMOS晶体管M7镜像NMOS晶体管M5的电流。因此，使得所述输入级电路510输出端NET1的电压较低，比较器输出VOUT为高电平，PMOS晶体管M9导通，此时钳位电路530上有电流流过。通过对电阻R0和PMOS晶体管M9的尺寸的适当选择，使得钳位电路530上的电流流到NMOS晶体管M7上后，在节点NET1上产生的电压的最小值接近但低于NMOS晶体管M8的阈值电压，即将节点NET1上产生的电压的最小值钳位第一电压阈值，该第一电压阈值接近但低于NMOS晶体管M8的阈值电压，比如比NMOS晶体管M8的阈值电压低100mV。当输入电压VIN+下降到与输入电压VIN-电压相等时，PMOS差分晶体管M2的电流也会增大，这样输入级电路510的输出端NET1的电压就可以在较短的时间内上升到NMOS晶体管M8的阈值电压之上，形成比较器输出VOUT的最终翻转，时延很短。电阻R0和PMOS晶体管M9共同作用产生某一适当的电流在比较器翻转前(即由高电平向低电平翻转前)注入NMOS晶体管M7上。电阻R0既可以限制流过PMOS晶体管M9的电流，又可以在电流的作用下对PMOS晶体管M9产生衬偏效应，减小PMOS晶体管M9的电流，保证在比较器翻转前NET1电压不会使NMOS晶体管M8导通。

请参考图6所示，其为图5所示两级比较器各个信号的时间波形与现有技术波形的对比图。其分别示出输入电压VIN+和输入电压VIN-的时间曲线图；现有技术中比较器的输出信号VOUT_OLD和本发明中比较器的输出信号VOUT_NEW的时间曲线图；现有技术中比较器的输入级电路510的输出NET1_OLD和比较器的输出VOUT_OLD的时间曲线图；本发明中的比较器的输入级电路510的输出NET1_NEW和比较器的输出VOUT_NEW的时间曲线图。从图中可以看出，现有技术中在比较器翻转时，比较器的输入级电路510的输出端NET1需要要从0电平上升到NMOS晶体管M8阈值电压才能输出翻转；而本发明中，所述比较器翻转时，所述比较器的输出端NET1只需要从所述第一电压阈值上升到M8阈值电压就可使输出翻转，大大缩短了比较器的延迟时间。从图六的仿真结果来看，本发明的比较器相对于现有技术，翻转的延迟时间有所缩短。在低功耗设计中，如PMOS晶体管M3的电流较小，则本发明的优势更为明显。

在另一个实施例中，所述钳位电路530可以将电阻R0省略，PMOS晶体管M9的源极直接接比较器的输出端VOUT，也可以起到相同的作用。

本发明的原理是通过在两级比较器中增加钳位电路530，以使输出级电路520的输入端的电平在比较器翻转前进行钳位，从而缩短比较器的延迟时间，进而提高比较器的翻转速度。

图5中示出的比较器的差分对管为PMOS晶体管，在其他实施例中，其也可以为NMOS晶体管，此时其他各个晶体管的沟道类型都会相应的发生改变，M6、M7、M8变为NMOS晶体管，M3、M4、M5、M9将变为PMOS晶体管，图5中的VCC端将变为接地端，图5中的接地端将变为VCC端。此时，节点NET1的电压的最高值将被钳位于第二电压阈值，该第二电压阈值与电源VCC的差值应接近且稍大于所述晶体管M8的电压阈值，在输出端VOUT的电压为低电平时，所述钳位开关管钳位导通以将所述输入级电路510的输出端NET1的电压的最高值钳位于第二电压阈值，在输出端VOUT的电压为高电平时，所述钳位开关管截止。

所属领域内的普通技术人员在了解了本发明如图5所示的PMOS晶体管作为差分晶体管的实施例的相关描述后，利用NMOS晶体管作为差分晶体管的实施例对于所属领域内的普通技术人员来说是易于思及的，因此此处不再赘述。

上述说明已经充分揭露了本发明的具体实施方式。需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。

Claims (2)

1.一种比较器，其包括输入级电路和输出级电路，

所述输入级电路包括有第一输入端、第二输入端和输出端，在第一输入端的电压等于第二输入端的电压时，所述输出端上的电压发生翻转；

所述输出级电路包括有一个输入端和一个输出端，该输出级电路的输入端接所述输入级电路的输出端，在所述输入级电路的输出端上的电压发生翻转时，所述输出级电路的输出端上的电压也发生翻转，其特征在于，其还包括钳位电路，所述钳位电路连接在所述输入级电路的输出端和所述输出级电路的输出端之间，用于将所述输入级电路的输出端的电压的最低值钳位于第一电压阈值，

所述钳位电路包括有连接在所述输入级电路的输出端和所述输出级电路的输出端之间的钳位开关，在所述输出级电路的输出端的电压为高电平时，所述钳位开关导通以将所述输入级电路的输出端的电压的最低值钳位于第一电压阈值，在所述输出级电路的输出端的电压为低电平时，所述钳位开关截止，

所述输入级电路包括第一电流源、第一PMOS差分晶体管、第二PMOS差分晶体管、第一NMOS晶体管、第二NMOS晶体管，第一PMOS差分晶体管的源级与第二PMOS差分晶体管的源级相连，所述第一电流源串联在电源和第一PMOS差分晶体管的源级与第二PMOS差分晶体管的源级的连接节点之间，

第一PMOS差分晶体管的栅极为所述输入级电路的第一输入端，第二PMOS差分晶体管的栅极为所述输入级电路的第二输入端，第一NMOS晶体管的源级接地，漏极接第一PMOS差分晶体管的漏极，第二NMOS晶体管的源级接地，漏极接第二PMOS差分晶体管的漏极，第一NMOS晶体管的栅极与第二NMOS晶体管的栅极相连，第一NMOS晶体管的栅极与第一NMOS晶体管的漏极相连，第二NMOS晶体管与第二PMOS差分晶体管的中间节点为所述输入级电路的输出端，

所述输出级电路包括串联在电源和地之间的第二电流源和第三NMOS晶体管，第三NMOS晶体管的栅极为所述输出级电路的输入端，第二电流源和第三NMOS晶体管的中间节点为所述输出级电路的输出端，

所述第一电流源包括串联在电源和第一PMOS差分晶体管的源级与第二PMOS差分晶体管的源级的连接节点之间的第三PMOS晶体管，所述第三PMOS晶体管通过镜像一个基准电流而提供第一镜像电流，所述第二电流源包括串联在电源和第三NMOS晶体管之间的第四PMOS晶体管，所述第四PMOS晶体管通过镜像一个基准电流而提供第二镜像电流，

所述钳位开关为第五PMOS晶体管，该第五PMOS晶体管的栅极与第三PMOS晶体管的栅极和第四PMOS晶体管的栅极相连，

所述钳位电路还包括有与所述钳位开关串联的钳位电阻，第五PMOS晶体管的源级经过所述钳位电阻与所述输出级电路的输出端相连，第五PMOS晶体管的漏级与所述输入级电路的输出端相连，

第五PMOS晶体管的衬底与电源相连。

2.一种比较器，其包括输入级电路和输出级电路，

所述输入级电路包括有第一输入端、第二输入端和输出端，在第一输入端的电压等于第二输入端的电压时，所述输出端上的电压发生翻转；

所述输出级电路包括有一个输入端和一个输出端，该输出级电路的输入端接所述输入级电路的输出端，在所述输入级电路的输出端上的电压发生翻转时，所述输出级电路的输出端上的电压也发生翻转，其特征在于，其还包括钳位电路，所述钳位电路连接在所述输入级电路的输出端和所述输出级电路的输出端之间，用于将所述输入级电路的输出端的电压的最高值钳位于第二电压阈值，

所述钳位电路包括有连接在所述输入级电路的输出端和所述输出级电路的输出端之间的钳位开关，在所述输出级电路的输出端的电压为低电平时，所述钳位开关钳位导通以将所述输入级电路的输出端的电压的最高值钳位于第二电压阈值，在所述输出级电路的输出端的电压为高电平时，所述钳位开关截止，

所述钳位开关为NMOS晶体管，所述钳位电路还包括有与所述钳位开关串联的钳位电阻。