KR20130096797A - 전압 레벨 변환 회로 - Google Patents
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Abstract
본 기술은 집적 회로 장치에 관한 것으로, 더욱 상세하게는 전압 레벨 변환 회로에 관한 것이다. 상기 전압 레벨 변환 회로는 제 1 전압 레벨을 갖는 입력 신호를 제 2 전압 레벨을 갖는 출력 신호로 변환하도록 구성된 전압 레벨 변환 블럭; 및 상기 전압 레벨 변환 블럭의 입력단 및 반전 입력단에 연결되며, 상기 입력단 또는 상기 반전 입력단에 음전압을 제공하도록 구성된 부스팅 블럭을 포함한다.
Description
본 발명은 집적 회로 장치에 관한 것으로, 더욱 상세하게는 전압 레벨 변환 회로에 관한 것이다.
모바일 시장의 증대에 따라 모바일 장치에 대한 다양한 동작 특성들이 요구되고 있다. 그러한 특성들 중 하나는, 제한된 용량의 배터리를 이용하여 장시간 안정적인 동작을 하는 것이다. 이러한 특성을 만족시키기 위해서 여러 가지의 에너지 절약 기법들이 모바일 장치에 사용되고 있다. 예를 들면, 모바일 장치를 구성하는 기능 블럭들에 블럭 단위로 다른 전압들을 공급하는 기법이 사용되고 있다. 이러한 기법을 사용함에 있어서, 고성능이 요구되는 기능 블럭에는 높은 전압이 인가되는 반면, 저성능이 요구되는 기능 블럭에는 낮은 전압이 인가된다. 서로 다른 전압들이 기능 블럭들에 공급되기 때문에, 각각의 기능 블럭들의 인터페이스 부분은 누설 전류가 증가하거나 정상적인 동작이 불가능할 수 있다.
앞서 언급된 문제점을 해결하기 위해서, 잘 알려진 바와 같이, 기능 블럭의 인터페이스 부분에 전압 레벨 변환 회로(또는, "레벨 쉬프터 회로(level shifter circuit)")가 사용된다. 전압 레벨 변환 회로의 입력 신호와 출력 신호가 서로 다른 전압 레벨을 가질 때, 전압 레벨 변환 회로는 신호 천이 지연 또는 출력 신호 오류와 같은 회로 특성의 문제가 발생될 수 있다. 도 1 및 도 2를 참조하여 조금 더 구체적으로 설명하면 다음과 같다.
도 1은 일반적인 인버터 회로를 예시적으로 보여주는 회로도이다. 그리고 도 2는 도 1에 도시된 인버터 회로의 입출력 특성을 보여주는 표이다. 일반적으로, 신호 전송 시 생기는 천이 지연 또는 출력 신호 오류는 신호 전송 경로를 구성하는 트랜지스터의 게이트-소스 전압에 의해서 결정된다.
예를 들면, 도 1 및 도 2에 도시된 바와 같이, 인버터의 입력단(IN)에 입력되는 입력 신호가 접지 전압과 같은 로우 레벨에서 제 1 전압(V1)과 같은 하이 레벨로 천이할 때, NMOS 트랜지스터(N10)가 턴 온 된다. 이때, 인버터의 출력단(OUT)으로 출력되는 출력 신호는 전원 전압(Vdd)과 같은 하이 레벨에서 접지 전압과 같은 로우 레벨로 천이한다. 마찬가지로, 인버터의 입력단(IN)에 입력되는 입력 신호가 접지 전압과 같은 로우 레벨에서 제 2 전압(V2)와 같은 하이 레벨로 천이할 때, NMOS 트랜지스터(N10)가 턴 온 된다. 이때, 인버터의 출력단(OUT)으로 출력되는 출력 신호는 전원 전압(Vdd)과 같은 하이 레벨에서 접지 전압과 같은 로우 레벨로 천이한다.
출력 신호의 하이-로우 천이 지연은 NMOS 트랜지스터(N10)의 게이트-소스 전압에 의해서 결정될 수 있다. 또한, 출력 신호의 오류는 NMOS 트랜지스터(N10)의 게이트-소스 전압 또는 NMOS 트랜지스터(N10)를 통해 흐르는 전류에 의해서 결정될 수 있다. 제 1 전압(V1)이 제 2 전압(V2)보다 높다고 가정하자. 이러한 가정에 따르면, 제 1 전압(V1)이 입력단(IN)에 인가될 때 NMOS 트랜지스터(N10)의 게이트-소스 전압은 제 2 전압(V2)이 입력단(IN)에 인가될 때 NMOS 트랜지스터(N10)의 게이트-소스 전압보다 크다. 그러한 까닭에, 제 1 전압(V1)이 입력단(IN)에 인가될 때 NMOS 트랜지스터(N10)를 통해 흐르는 전류는 제 2 전압(V2)이 입력단(IN)에 인가될 때 NMOS 트랜지스터(N10)를 통해 흐르는 전류보다 많다. 이는, 제 1 전압(V1)이 입력단(IN)에 인가될 때 인버터의 출력 신호의 천이 시간이 제 2 전압(V2)이 입력단(IN)에 인가될 때 인버터의 출력 신호의 천이 시간보다 빠를 수 있음을 의미한다. 또한, 제 1 전압(V1)이 입력단(IN)에 인가될 때 출력 신호의 전압 레벨이 제 2 전압(V2)이 입력단(IN)에 인가될 때 출력 신호의 전압 레벨보다 안정적일 수 있음을 의미한다.
즉, 입력단(IN)에 인가되는 입력 신호의 전압 레벨에 따라 천이 지연 시간 또는 출력 신호의 안정성이 결정될 수 있다. 따라서, 입력 신호와 출력 신호가 서로 다른 전압 레벨을 갖는 전압 레벨 변환 회로는 입력 신호(IN)의 전압 레벨에 무관하게 안정적으로 동작하는 특성이 요구된다.
본 발명의 실시 예는 입력 신호의 전압 레벨에 무관하게 안정적으로 동작할 수 있는 전압 레벨 변환 회로를 제공하는 데 있다.
본 발명의 실시 예에 따른 전압 레벨 변환 회로는, 제 1 전압 레벨을 갖는 입력 신호를 제 2 전압 레벨을 갖는 출력 신호로 변환하도록 구성된 전압 레벨 변환 블럭; 및 상기 전압 레벨 변환 블럭의 입력단 및 반전 입력단에 연결되며, 상기 입력단 또는 상기 반전 입력단에 음전압을 제공하도록 구성된 부스팅 블럭을 포함한다.
실시 예에 있어서, 상기 입력단은 제 1 엔모스(NMOS) 트랜지스터를 포함하고, 상기 반전 입력단은 제 2 엔모스(NMOS) 트랜지스터를 포함한다.
실시 예에 있어서, 상기 부스팅 블럭은 상기 입력 신호에 응답하여 음전압을 발생하고, 상기 발생된 음전압을 상기 제 1 엔모스(NMOS) 트랜지스터의 소스단에 제공하도록 구성된 제 1 부스팅 블럭을 포함한다.
실시 예에 있어서, 상기 부스팅 블럭은 상기 입력 신호를 반전한 반전 입력 신호에 응답하여 음전압을 발생하고, 상기 발생된 음전압을 상기 제 2 엔모스(NMOS) 트랜지스터의 소스단에 제공하도록 구성된 제 2 부스팅 블럭을 더 포함한다.
실시 예에 있어서, 상기 입력 신호의 논리 상태에 따라서 상기 제 1 부스팅 블럭과 상기 제 2 부스팅 블럭 중 어느 하나가 동작된다.
본 발명의 다른 실시 예에 따른 전압 레벨 변환 회로는, 제 1 전압 레벨을 갖는 입력 신호를 제 2 전압 레벨을 갖는 출력 신호로 변환하도록 구성된 전압 레벨 변환 블럭; 및 상기 입력 신호에 응답하여 상기 전압 레벨 변환 블럭의 제 1 노드에 음전압을 제공하거나, 상기 입력 신호가 반전된 반전 입력 신호에 응답하여 상기 전압 레벨 변환 블럭의 제 2 노드에 음전압을 제공하도록 구성된 부스팅 블럭을 포함한다.
실시 예에 있어서, 상기 제 1 노드는 상기 입력 신호를 입력받기 위한 상기 전압 레벨 변환 블럭의 입력단을 구성하는 제 1 엔모스(NMOS) 트랜지스터의 소스에 연결되고, 상기 제 2 노드는 상기 반전 입력 신호를 입력받기 위한 상기 전압 레벨 변환 블럭의 반전 입력단을 구성하는 제 2 엔모스(NMOS) 트랜지스터의 소스에 연결된다.
본 발명의 실시 예에 따르면, 전압 레벨 변환 회로의 동작 특성이 향상될 수 있다.
도 1은 일반적인 인버터 회로를 예시적으로 보여주는 회로도이다.
도 2는 도 1에 도시된 인버터 회로의 입출력 특성을 보여주는 표이다.
도 3은 본 발명의 실시 예에 따른 전압 레벨 변환 회로를 예시적으로 보여주는 블럭도이다.
도 4는 본 발명의 실시 예에 따른 전압 레벨 변환 회로를 예시적으로 보여주는 회로도이다.
도 5는 본 발명의 실시 예에 따른 전압 레벨 변환 회로의 동작을 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 전압 레벨 변환 회로의 동작을 설명하기 위한 또 다른 도면이다.
도 7은 본 발명의 실시 예에 따른 전압 레벨 변환 회로의 변형 예를 보여주는 회로도이다.
도 2는 도 1에 도시된 인버터 회로의 입출력 특성을 보여주는 표이다.
도 3은 본 발명의 실시 예에 따른 전압 레벨 변환 회로를 예시적으로 보여주는 블럭도이다.
도 4는 본 발명의 실시 예에 따른 전압 레벨 변환 회로를 예시적으로 보여주는 회로도이다.
도 5는 본 발명의 실시 예에 따른 전압 레벨 변환 회로의 동작을 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 전압 레벨 변환 회로의 동작을 설명하기 위한 또 다른 도면이다.
도 7은 본 발명의 실시 예에 따른 전압 레벨 변환 회로의 변형 예를 보여주는 회로도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 3은 본 발명의 실시 예에 따른 전압 레벨 변환 회로를 예시적으로 보여주는 블럭도이다. 도 3을 참조하면, 전압 레벨 변환 회로(100)는 전압 레벨을 변환하기 위한 전압 레벨 변환 블럭(110) 및 부스팅 블럭(140)을 포함한다.
전압 레벨 변환 블럭(110)은 입력 신호를 입력받기 위한 입력 단자(IN)와 출력 신호를 출력하기 위한 출력 단자(OUT) 사이에 연결된다. 전압 레벨 변환 블럭(110)은 입력 신호의 전압 레벨을 변환하고, 전압 레벨이 변환된 신호를 출력 신호로써 출력한다. 즉, 전압 레벨 변환 블럭(110)에 입력되는 입력 신호와 전압 레벨 변환 블럭(110)으로부터 출력되는 출력 신호는 서로 다른 전압 레벨을 갖는다.
예를 들면, 전압 레벨 변환 블럭(110)에 입력되는 입력 신호의 전압 레벨은 전압 레벨 변환 블럭(110)으로부터 출력되는 출력 신호의 전압 레벨보다 낮을 수 있다. 다른 예로서, 전압 레벨 변환 블럭(110)에 입력되는 입력 신호의 전압 레벨은 전압 레벨 변환 블럭(110)으로부터 출력되는 출력 신호의 전압 레벨보다 높을 수 있다. 본 발명의 실시 예에 있어서, 입력 신호의 전압 레벨은 출력 신호의 전압 레벨보다 낮을 것이다. 즉, 전압 레벨 변환 회로(100)는 전압 레벨이 낮은 입력 신호에 응답하여 전압 레벨이 높은 출력 신호 및 접지 전압 레벨을 갖는 출력 신호 중 어느 하나를 출력하도록 구성될 것이다.
부스팅 블럭(140)은 제 1 부스팅 블럭(120) 및 제 2 부스팅 블럭(130)을 포함한다. 제 1 부스팅 블럭(120)은 입력 신호를 입력받기 위한 입력 단자(IN)와 전압 레벨 변환 블럭(110) 사이에 연결된다. 비록 도시되지는 않았지만, 제 1 부스팅 블럭(120)은 전압 레벨 변환 블럭(110)의 입력단에 연결될 것이다. 제 2 부스팅 블럭(130)은 반전 입력 신호를 입력받기 위한 반전 입력 단자(INb)와 전압 레벨 변환 블럭(110) 사이에 연결된다. 여기에서, 반전 입력 신호는 입력 단자(IN)에 입력되는 입력 신호를 반전한 신호를 의미한다. 비록 도시되지는 않았지만, 제 2 부스팅 블럭(130)은 전압 레벨 변환 블럭(110)의 반전 입력단에 연결될 것이다.
제 1 부스팅 블럭(120)은 전압 레벨 변환 블럭(110)의 입력단(도시되지 않음)에 접지 전압 대신 음전압이 인가되도록 구성된다. 이를 위해서 제 1 부스팅 블럭(120)은 음전압을 부스팅하도록 구성된다. 동일하게, 제 2 부스팅 블럭(130)은 전압 레벨 변환 블럭(110)의 반전 입력단(도시되지 않음)에 접지 전압 대신 음전압이 인가되도록 구성된다. 이를 위해서 제 2 부스팅 블럭(120)은 음전압을 부스팅하도록 구성된다.
제 1 부스팅 블럭(120)의 음전압 부스팅 동작은 입력 단자(IN)에 입력되는 입력 신호에 따라 수행된다. 예를 들면, 입력 단자(IN)에 접지 전압보다 높은 전압 레벨을 갖는 신호(또는 논리 하이 신호)가 입력되는 경우, 제 1 부스팅 블럭(120)은 음전압 부스팅 동작을 수행할 것이다. 동일하게, 제 2 부스팅 블럭(130)의 음전압 부스팅 동작은 반전 입력 단자(INb)에 입력되는 입력 신호에 따라 수행된다. 예를 들면, 반전 입력 단자(INb)에 접지 전압보다 높은 전압 레벨을 갖는 신호(또는 논리 하이 신호)가 입력되는 경우, 제 2 부스팅 블럭(130)은 음전압 부스팅 동작을 수행할 것이다.
본 발명의 실시 예에 따르면, 제 1 부스팅 블럭(120) 및 제 2 부스팅 블럭(130)에 의해서 전압 레벨 변환 블럭(110)의 입력단(입력단 또는 반전 입력단)에 접지 전압 대신 음전압이 인가된다. 전압 레벨 변환 블럭(110)의 입력단(입력단 또는 반전 입력단)에 음전압이 인가되면, 입력단의 동작 속도가 빨라지고, 입력단이 안정적으로 동작할 수 있다. 그러한 까닭에, 전압 레벨 변환 블럭(110)의 동작 속도가 빨라지고, 전압 레벨 변환 블럭(110)의 출력단(OUT)으로 출력되는 출력 신호가 안정될 수 있다. 전압 레벨 변환 블럭(110), 제 1 부스팅 블럭(120) 및 제 2 부스팅 블럭(130)의 동작은 이하의 도면들을 참조하여 상세히 설명될 것이다.
도 4는 본 발명의 실시 예에 따른 전압 레벨 변환 회로를 예시적으로 보여주는 회로도이다. 도 4를 참조하면, 전압 레벨 변환 회로(100)는 전압 레벨을 변환하기 위한 전압 레벨 변환 블럭(110), 전압 레벨 변환 블럭(110)의 입력단(즉, 제 1 NMOS 트랜지스터(N110))에 음전압을 인가하기 위한 제 1 부스팅 블럭(120) 및 전압 레벨 변환 블럭(110)의 반전 입력단(즉, 제 2 NMOS 트랜지스터(N120))에 음전압을 인가하기 위한 제 2 부스팅 블럭(130)을 포함한다.
전압 레벨 변환 블럭(110)은 2개의 PMOS 트랜지스터들(P110 및 P120), 2개의 NMOS 트랜지스터들(N110 및 N120) 및 2개의 인버터들(IVT130 및 IVT140)을 포함한다. 인버터들(IVT130 및 IVT140)은 전압 레벨 변환 블럭(110)의 반전 입력단(즉, 제 2 NMOS 트랜지스터(N120))와 출력 단자(OUT) 사이에 직렬로 연결된다.
제 1 PMOS 트랜지스터(P110)는 고전압 입력단(HV)과 전압 레벨 변환 블럭(110)의 입력단(즉, 제 1 NMOS 트랜지스터(N110)) 사이에 연결된다. 그리고 제 1 PMOS 트랜지스터(P110)의 게이트는 전압 레벨 변환 블럭(110)의 반전 입력단(즉, 제 2 NMOS 트랜지스터(N120))에 연결된다. 제 2 PMOS 트랜지스터(P120)는 고전압 입력단(HV)과 전압 레벨 변환 블럭(110)의 반전 입력단(즉, 제 2 NMOS 트랜지스터(N120)) 사이에 연결된다. 그리고 제 2 PMOS 트랜지스터(P120)의 게이트는 전압 레벨 변환 블럭(110)의 입력단(즉, 제 1 NMOS 트랜지스터(N110))에 연결된다.
제 1 NMOS 트랜지스터(N110)는 제 1 PMOS 트랜지스터(P110)와 제 1 부스팅 블럭(120) 사이에 연결된다. 그리고 제 1 NMOS 트랜지스터(N110)의 게이트는 입력 단자(IN)에 연결된다. 제 2 NMOS 트랜지스터(N120)는 제 2 PMOS 트랜지스터(P120)와 제 2 부스팅 블럭(130) 사이에 연결된다. 그리고 제 2 NMOS 트랜지스터(N120)의 게이트는 반전 입력 단자(INb)에 연결된다.
계속해서, 제 1 부스팅 블럭(120)은 제 1 다이오드(D110), 제 1 커패시터(C110) 및 제 3 인버터(IVT110)를 포함한다. 제 1 다이오드(D110)는 전압 레벨 변환 블럭(110)의 입력단(즉, 제 1 NMOS 트랜지스터(N110))과 접지단 사이에 연결된다. 제 1 커패시터 및 제 3 인버터(IVT110)는 전압 레벨 변환 블럭(110)의 입력단(즉, 제 1 NMOS 트랜지스터(N110))과 입력 단자(IN) 사이에 직렬로 연결된다.
계속해서, 제 2 부스팅 블럭(130)은 제 2 다이오드(D120), 제 2 커패시터(C120) 및 제 4 인버터(IVT120)를 포함한다. 제 2 다이오드(D120)는 전압 레벨 변환 블럭(110)의 반전 입력단(즉, 제 2 NMOS 트랜지스터(N120))과 접지단 사이에 연결된다. 제 2 커패시터 및 제 4 인버터(IVT120)는 전압 레벨 변환 블럭(110)의 반전 입력단(즉, 제 2 NMOS 트랜지스터(N120))과 반전 입력 단자(INb) 사이에 직렬로 연결된다.
본 발명의 실시 예에 따른 전압 레벨 변환 회로(100)의 동작은 입력 단자(IN) 및 반전 입력 단자(INb)에 입력되는 신호들을 가정하여 도시된 도 5 및 도 6을 참조하여 상세히 설명될 것이다.
도 5는 본 발명의 실시 예에 따른 전압 레벨 변환 회로의 동작을 설명하기 위한 도면이다. 도 5에 있어서, 설명의 간략화를 위해서, 입력 단자(IN)에 입력되는 입력 신호는 논리 로우 신호(즉, 접지 전압 레벨을 갖는 신호)에서 논리 하이 신호(즉, 저전압(Vdd) 레벨을 갖는 신호)로 천이되는 것을 가정할 것이다. 반전 입력 단자(INb)에 입력되는 입력 신호는 논리 하이 신호(즉, 저전압(Vdd) 레벨을 갖는 신호)에서 논리 로우 신호(즉, 접지 전압 레벨을 갖는 신호)로 천이되는 것을 가정할 것이다. 저전압(Vdd) 레벨은 1.2V로 가정할 것이다. 그리고 제 1 다이오드(D110)의 문턱 전압은 0.5V인 것으로 가정할 것이다.
이러한 가정 하에서, 도 4 및 도 5를 참조하여 전압 레벨 변환 회로의 동작을 설명하면 다음과 같다. 먼저, 입력 단자(IN)에 논리 하이 신호(1.2V)가 입력되면, 입력 신호는 제 3 인버터(IVT110)를 통해 반전된다. 즉, 제 5 노드(ND5)의 전압 레벨은 입력 신호의 전압 변화량과 동일하게 1.2V에서 0V로 변경된다. 이때, 제 5 노드(ND5)에 연결된 제 1 커패시터(C110)의 일단이 1.2V의 전압차로 변경되었으므로, 커플링 효과에 의해서 제 1 노드(ND1)에 연결된 제 1 커패시터(C110)의 타단 역시 1.2V의 전압 차만큼 전압 레벨이 변경될 수 있다.
한편, 제 1 노드(ND1)의 전압 레벨은 제 1 다이오드(D110)와 제 1 커패시터(C110)에 의해서 소정의 전압 레벨로 설정될 것이다. 예시적으로, 제 1 다이오드(D110)의 문턱 전압이 0.5V인 것으로 가정한 바에 따르면, 제 1 노드(ND1)의 전압 레벨은 최소 0.5V의 전압 레벨로 설정될 수 있다. 즉, 제 1 노드(ND1)의 전압 레벨은 제 1 다이오드(D110)가 턴 오프 될 때의 전압 레벨로 설정될 수 있다.
앞서 설명된 내용을 종합하여 고려해보면, 제 1 다이오드(D110)에 의해서 제 1 노드(ND1)의 초기 전압 레벨이 최소 0.5V로 설정되고, 입력 단자(IN)에 논리 하이 신호(1.2V)가 입력되면 제 1 커패시터(C110)의 커플링 효과에 의해서 제 1 노드(ND1)의 전압 레벨은 최대 -0.7V로 설정될 수 있다. 즉, 제 1 NMOS 트랜지스터(N110)의 소스에 음전압이 인가될 수 있다.
전압 레벨 변환 블럭(110)의 입력단, 즉, 제 1 NMOS 트랜지스터(N110)의 소스에 음전압이 인가되면, 제 1 NMOS 트랜지스터(N110)의 게이트와 소스의 전압차(Vgs)는 제 1 NMOS 트랜지스터(N110)의 소스에 접지 전압이 인가되는 경우보다 증가할 것이다. 제 1 NMOS 트랜지스터(N110)의 게이트와 소스의 전압차(Vgs)가 커지면, 제 1 NMOS 트랜지스터(N110)는 충분히 턴 온 된다. 이는, 제 1 NMOS 트랜지스터(N110), 즉, 전압 레벨 변환 블럭(110)의 입력단에서의 천이 지연 시간이 줄어들 수 있음을 의미한다. 또는, 전압 레벨 변환 블럭(110)의 입력단이 입력 신호를 안정적으로 받아들일 수 있음을 의미한다.
한편, 입력 단자(IN)에 입력된 논리 하이 신호(1.2V) 및 증가된 게이트와 소스의 전압차(Vgs)에 의해서 전압 레벨 변환 블럭(110)의 입력단(즉, 제 1 NMOS 트랜지스터(N110))이 충분히 턴 온 되면, 제 2 PMOS 트랜지스터(P120) 역시 천이 지연 없이 충분히 턴 온 될 것이다. 따라서, 출력 단자(OUT)로 출력되는 출력 신호는 천이 지연 없이 안정적으로, 논리 로우 신호(즉, 접지 전압 레벨을 갖는 신호)에서 논리 하이 신호(즉, 고전압(HV) 레벨을 갖는 신호)로 천이된다.
본 발명의 실시 예에 따르면, 입력 단자(IN)에 입력되는 입력 신호의 전압 변화량에 따라 전압 레벨 변환 블럭(110)의 입력단(즉, 제 1 NMOS 트랜지스터(N110))에 음전압이 인가될 수 있다. 즉, 제 1 다이오드(D110), 제 1 커패시터(C110) 및 제 3 인버터(IVT110)를 포함하는 제 1 부스팅 블럭(120)에 의해서 전압 레벨 변환 블럭(110)의 입력단(즉, 제 1 NMOS 트랜지스터(N110))에 접지 전압 대신 음전압이 인가될 수 있다. 따라서, 전압 레벨이 변경된 출력 신호가 천이 지연 없이 안정적으로 출력 단자(OUT)로 출력될 수 있다.
도 6은 본 발명의 실시 예에 따른 전압 레벨 변환 회로의 동작을 설명하기 위한 또 다른 도면이다. 도 6에 있어서, 설명의 간략화를 위해서, 입력 단자(IN)에 입력되는 입력 신호는 논리 하이 신호(즉, 저전압(Vdd) 레벨을 갖는 신호)에서 논리 로우 신호(즉, 접지 전압 레벨을 갖는 신호)로 천이되는 것을 가정할 것이다. 반전 입력 단자(INb)에 입력되는 입력 신호는 논리 로우 신호(즉, 접지 전압 레벨을 갖는 신호)에서 논리 하이 신호(즉, 저전압(Vdd) 레벨을 갖는 신호)로 천이되는 것을 가정할 것이다. 저전압(Vdd) 레벨은 1.2V로 가정할 것이다. 그리고 제 2 다이오드(D120)의 문턱 전압은 0.5V인 것으로 가정할 것이다.
이러한 가정 하에서, 도 4 및 도 6을 참조하여 전압 레벨 변환 회로의 동작을 설명하면 다음과 같다. 먼저, 반전 입력 단자(INb)에 논리 하이 신호(1.2V)가 입력되면, 반전 입력 신호는 제 4 인버터(IVT120)를 통해 반전된다. 즉, 제 6 노드(ND6)의 전압 레벨은 입력 신호의 전압 변화량과 동일하게 1.2V에서 0V로 변경된다. 이때, 제 6 노드(ND6)에 연결된 제 2 커패시터(C120)의 일단이 1.2V의 전압차로 변경되었으므로, 커플링 효과에 의해서 제 2 노드(ND2)에 연결된 제 2 커패시터(C120)의 타단 역시 1.2V의 전압 차만큼 전압 레벨이 변경될 수 있다.
한편, 제 2 노드(ND2)의 전압 레벨은 제 2 다이오드(D120)와 제 2 커패시터(C120)에 의해서 소정의 전압 레벨로 설정될 것이다. 예시적으로, 제 2 다이오드(D110)의 문턱 전압이 0.5V인 것으로 가정한 바에 따르면, 제 2 노드(ND2)의 전압 레벨은 최소 0.5V의 전압 레벨로 설정될 수 있다. 즉, 제 2 노드(ND2)의 전압 레벨은 제 2 다이오드(D120)가 턴 오프 될 때의 전압 레벨로 설정될 수 있다.
앞서 설명된 내용을 종합하여 고려해보면, 제 2 다이오드(D120)에 의해서 제 2 노드(ND2)의 초기 전압 레벨이 최소 0.5V로 설정되고, 반전 입력 단자(INb)에 논리 하이 신호(1.2V)가 입력되면 제 2 커패시터(C120)의 커플링 효과에 의해서 제 2 노드(ND2)의 전압 레벨은 최대 -0.7V로 설정될 수 있다. 즉, 제 2 NMOS 트랜지스터(N120)의 소스에 음전압이 인가될 수 있다.
전압 레벨 변환 블럭(110)의 반전 입력단, 즉, 제 2 NMOS 트랜지스터(N120)의 소스에 음전압이 인가되면, 제 2 NMOS 트랜지스터(N120)의 게이트와 소스의 전압차(Vgs)는 제 2 NMOS 트랜지스터(N120)의 소스에 접지 전압이 인가되는 경우보다 증가할 것이다. 제 2 NMOS 트랜지스터(N120)의 게이트와 소스의 전압차(Vgs)가 커지면, 제 2 NMOS 트랜지스터(N120)는 충분히 턴 온 된다. 이는, 제 2 NMOS 트랜지스터(N120), 즉, 전압 레벨 변환 블럭(110)의 반전 입력단에서의 천이 지연 시간이 줄어들 수 있음을 의미한다. 또는, 전압 레벨 변환 블럭(110)의 반전 입력단이 반전 입력 신호를 안정적으로 받아들일 수 있음을 의미한다.
한편, 반전 입력 단자(INb)에 입력된 논리 하이 신호(1.2V) 및 증가된 게이트와 소스의 전압차(Vgs)에 의해서 전압 레벨 변환 블럭(110)의 반전 입력단(즉, 제 2 NMOS 트랜지스터(N120))이 충분히 턴 온 되면, 제 1 PMOS 트랜지스터(P110) 역시 천이 지연 없이 충분히 턴 온 될 것이다. 그리고 제 2 PMOS 트랜지스터(P120)는 충분히 턴 오프 될 것이다. 따라서, 출력 단자(OUT)로 출력되는 출력 신호는 천이 지연 없이 안정적으로, 논리 하이 신호(즉, 고전압(HV) 레벨을 갖는 신호)에서 논리 로우 신호(즉, 접지 전압 레벨을 갖는 신호)로 천이된다.
본 발명의 실시 예에 따르면, 반전 입력 단자(INb)에 입력되는 입력 신호의 전압 변화량에 따라 전압 레벨 변환 블럭(110)의 반전 입력단(즉, 제 2 NMOS 트랜지스터(N120))에 음전압이 인가될 수 있다. 즉, 제 2 다이오드(D120), 제 2 커패시터(C120) 및 제 4 인버터(IVT120)를 포함하는 제 2 부스팅 블럭(130)에 의해서 전압 레벨 변환 블럭(110)의 반전 입력단(즉, 제 2 NMOS 트랜지스터(N120))에 접지 전압 대신 음전압이 인가될 수 있다. 따라서, 전압 레벨이 변경된 출력 신호가 천이 지연 없이 안정적으로 출력 단자(OUT)로 출력될 수 있다.
도 7은 본 발명의 실시 예에 따른 전압 레벨 변환 회로의 변형 예를 보여주는 회로도이다. 도 7을 참조하면, 전압 레벨 변환 회로(200)는 전압 레벨을 변환하기 위한 전압 레벨 변환 블럭(210), 전압 레벨 변환 블럭(210)의 입력단(즉, 제 1 NMOS 트랜지스터(N210))에 음전압을 인가하기 위한 제 1 부스팅 블럭(220) 및 전압 레벨 변환 블럭(210)의 반전 입력단(즉, 제 2 NMOS 트랜지스터(N220))에 음전압을 인가하기 위한 제 2 부스팅 블럭(230)을 포함한다.
전압 레벨 변환 블럭(210)의 구성 및 동작은 도 4 내지 도 6을 통해 설명된 전압 레벨 변환 블럭(110)의 구성 및 동작과 동일할 것이다. 그러므로, 설명의 간략화를 위해서, 상세한 설명은 생략될 것이다.
제 1 부스팅 블럭(220)은 PMOS 트랜지스터로 구성된 제 1 다이오드(P230) 및 NMOS 트랜지스터로 구성된 제 1 커패시터(N230)를 제외하고, 도 4 내지 도 6을 통해 설명된 제 1 부스팅 블럭(120)의 구성 및 동작과 동일할 것이다. 그러므로, 설명의 간략화를 위해서, 상세한 설명은 생략될 것이다. 한편, 제 1 커패시터(N230)가 NMOS 트랜지스터로 구성된 것을 예시하였지만, 다른 MOS형 트랜지스터로 구성될 수 있음은 잘 이해될 것이다.
제 2 부스팅 블럭(230)은 PMOS 트랜지스터로 구성된 제 2 다이오드(P240) 및 NMOS 트랜지스터로 구성된 제 2 커패시터(N240)를 제외하고, 도 4 내지 도 6을 통해 설명된 제 2 부스팅 블럭(130)의 구성 및 동작과 동일할 것이다. 그러므로, 설명의 간략화를 위해서, 상세한 설명은 생략될 것이다. 제 2 커패시터(N240)가 NMOS 트랜지스터로 구성된 것을 예시하였지만, 다른 MOS형 트랜지스터로 구성될 수 있음은 잘 이해될 것이다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.
100 : 전압 레벨 변환 회로
110 : 전압 레벨 변환 블럭
120 : 제 1 부스팅 블럭
130 : 제 2 부스팅 블럭
110 : 전압 레벨 변환 블럭
120 : 제 1 부스팅 블럭
130 : 제 2 부스팅 블럭
Claims (21)
- 제 1 전압 레벨을 갖는 입력 신호를 제 2 전압 레벨을 갖는 출력 신호로 변환하도록 구성된 전압 레벨 변환 블럭; 및
상기 전압 레벨 변환 블럭의 입력단 및 반전 입력단에 연결되며, 상기 입력단 또는 상기 반전 입력단에 음전압을 제공하도록 구성된 부스팅 블럭을 포함하는 전압 레벨 변환 회로. - 제 1 항에 있어서,
상기 입력단은 제 1 엔모스(NMOS) 트랜지스터를 포함하고, 상기 반전 입력단은 제 2 엔모스(NMOS) 트랜지스터를 포함하는 전압 레벨 변환 회로. - 제 2 항에 있어서,
상기 부스팅 블럭은 상기 입력 신호에 응답하여 음전압을 발생하고, 상기 발생된 음전압을 상기 제 1 엔모스(NMOS) 트랜지스터의 소스단에 제공하도록 구성된 제 1 부스팅 블럭을 포함하는 전압 레벨 변환 회로. - 제 3 항에 있어서,
상기 제 1 부스팅 블럭은,
상기 입력 신호를 입력받기 위한 입력 단자에 연결된 제 1 인버터;
상기 제 1 인버터의 출력단과 상기 제 1 엔모스(NMOS) 트랜지스터의 소스단 사이에 연결된 제 1 커패시터; 및
상기 제 1 엔모스(NMOS) 트랜지스터의 소스단과 접지 사이에 연결된 제 1 다이오드를 포함하는 전압 레벨 변환 회로. - 제 4 항에 있어서,
상기 제 1 다이오드는 상기 제 1 엔모스(NMOS) 트랜지스터의 소스단을 상기 제 1 다이오드의 문턱 전압보다 크거나 같은 전압 레벨로 설정하도록 구성되고,
상기 제 1 커패시터는 상기 입력 신호의 전압 변화량에 따라 상기 제 1 엔모스(NMOS) 트랜지스터의 소스단에 설정된 전압 레벨을 음의 전압으로 부스팅하도록 구성된 전압 레벨 변환 회로. - 제 4 항에 있어서,
상기 제 1 다이오드는 피모스(PMOS) 트랜지스터를 포함하는 전압 레벨 변환 회로. - 제 4 항에 있어서,
상기 제 1 커패시터는 모스(MOS)형 트랜지스터를 포함하는 전압 레벨 변환 회로. - 제 3 항에 있어서,
상기 부스팅 블럭은 상기 입력 신호를 반전한 반전 입력 신호에 응답하여 음전압을 발생하고, 상기 발생된 음전압을 상기 제 2 엔모스(NMOS) 트랜지스터의 소스단에 제공하도록 구성된 제 2 부스팅 블럭을 더 포함하는 전압 레벨 변환 회로. - 제 8 항에 있어서,
상기 제 2 부스팅 블럭은,
상기 반전 입력 신호를 입력받기 위한 반전 입력 단자에 연결된 제 2 인버터;
상기 제 2 인버터의 출력단과 상기 제 2 엔모스(NMOS) 트랜지스터의 소스단 사이에 연결된 제 2 커패시터; 및
상기 제 2 엔모스(NMOS) 트랜지스터의 소스단과 접지 사이에 연결된 제 2 다이오드를 포함하는 전압 레벨 변환 회로. - 제 9 항에 있어서,
상기 제 2 다이오드는 상기 제 2 엔모스(NMOS) 트랜지스터의 소스단을 상기 제 2 다이오드의 문턱 전압보다 크거나 같은 전압 레벨로 설정하도록 구성되고,
상기 제 2 커패시터는 상기 반전 입력 신호의 전압 변화량에 따라 상기 제 2 엔모스(NMOS) 트랜지스터의 소스단에 설정된 전압 레벨을 음의 전압으로 부스팅하도록 구성된 전압 레벨 변환 회로. - 제 9 항에 있어서,
상기 제 2 다이오드는 피모스(PMOS) 트랜지스터를 포함하는 전압 레벨 변환 회로. - 제 9 항에 있어서,
상기 제 2 커패시터는 모스(MOS)형 트랜지스터를 포함하는 전압 레벨 변환 회로. - 제 8 항에 있어서,
상기 입력 신호의 논리 상태에 따라서 상기 제 1 부스팅 블럭과 상기 제 2 부스팅 블럭 중 어느 하나가 동작되는 전압 레벨 변환 회로. - 제 1 전압 레벨을 갖는 입력 신호를 제 2 전압 레벨을 갖는 출력 신호로 변환하도록 구성된 전압 레벨 변환 블럭; 및
상기 입력 신호에 응답하여 상기 전압 레벨 변환 블럭의 제 1 노드에 음전압을 제공하거나, 상기 입력 신호가 반전된 반전 입력 신호에 응답하여 상기 전압 레벨 변환 블럭의 제 2 노드에 음전압을 제공하도록 구성된 부스팅 블럭을 포함하는 전압 레벨 변환 회로. - 제 14 항에 있어서,
상기 제 1 노드는 상기 입력 신호를 입력받기 위한 상기 전압 레벨 변환 블럭의 입력단을 구성하는 제 1 엔모스(NMOS) 트랜지스터의 소스에 연결되고, 상기 제 2 노드는 상기 반전 입력 신호를 입력받기 위한 상기 전압 레벨 변환 블럭의 반전 입력단을 구성하는 제 2 엔모스(NMOS) 트랜지스터의 소스에 연결되는 전압 레벨 변환 회로. - 제 15 항에 있어서,
상기 부스팅 블럭은,
상기 입력 신호에 응답하여 음전압을 발생하고, 상기 발생된 음전압을 상기 제 1 노드에 제공하도록 구성된 제 1 부스팅 블럭; 및
상기 반전 입력 신호에 응답하여 음전압을 발생하고, 상기 발생된 음전압을 상기 제 2 노드에 제공하도록 구성된 제 2 부스팅 블럭을 포함하는 전압 레벨 변환 회로. - 제 16 항에 있어서,
상기 제 1 부스팅 블럭은,
상기 입력 신호를 입력받기 위한 입력 단자에 연결된 제 1 인버터;
상기 제 1 인버터의 출력단과 상기 제 1 노드 사이에 연결된 제 1 커패시터; 및
상기 제 1 노드와 접지 사이에 연결된 제 1 다이오드를 포함하는 전압 레벨 변환 회로. - 제 17 항에 있어서,
상기 제 1 다이오드는 상기 제 1 노드를 상기 제 1 다이오드의 문턱 전압보다 크거나 같은 전압 레벨로 설정하도록 구성되고,
상기 제 1 커패시터는 상기 입력 신호의 전압 변화량에 따라 상기 제 1 노드에 설정된 전압 레벨을 음의 전압으로 부스팅하도록 구성된 전압 레벨 변환 회로. - 제 16 항에 있어서,
상기 제 2 부스팅 블럭은,
상기 반전 입력 신호를 입력받기 위한 반전 입력 단자에 연결된 제 2 인버터;
상기 제 2 인버터의 출력단과 상기 제 2 노드 사이에 연결된 제 2 커패시터; 및
상기 제 2 노드와 접지 사이에 연결된 제 2 다이오드를 포함하는 전압 레벨 변환 회로. - 제 19 항에 있어서,
상기 제 2 다이오드는 상기 제 2 노드를 상기 제 2 다이오드의 문턱 전압보다 크거나 칸은 전압 레벨로 설정하도록 구성되고,
상기 제 2 커패시터는 상기 반전 입력 신호의 전압 변화량에 따라 상기 제 2 노드에 설정된 전압 레벨을 음의 전압으로 부스팅하도록 구성된 전압 레벨 변환 회로. - 제 16 항에 있어서,
상기 입력 신호의 논리 상태에 따라서 상기 제 1 부스팅 블럭과 상기 제 2 부스팅 블럭 중 어느 하나가 동작되는 전압 레벨 변환 회로.
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