CN105515555B - 采用脉冲触发方式实现主电路上电的启动电路 - Google Patents

Abstract

本发明涉及一种采用脉冲触发方式实现主电路上电的启动电路，其包括电源模块、上电复位电路模块、上拉/下拉电路模块和开关电路模块；其使用上电复位电路模块产生的复位脉冲信号实现电路启动，上电复位电路模块电路电源由PWD控制信号控制的开关模块SW1通断，以实现电源不变而PWD控制信号变化时电路仍能正常启动，且启动电路中的POR电路可以与系统中的POR电路共用。因此，本发明提供的采用脉冲触发方式实现主电路上电的启动电路，在实现启动电路功能的同时，可以减小整个电路的功耗，并且启动电路不会对正常工作状态下的主电路带来不利影响。

Description

采用脉冲触发方式实现主电路上电的启动电路

技术领域

本发明涉及半导体集成电路的模拟电路领域，更具体地说，涉及一种采用脉冲触发方式实现主电路上电的启动电路。

背景技术

现在的芯片发展的一个重要的特点就是微型化和集成化，随着移动便携市场的发展，人们对芯片的要求已经不仅仅满足于实现功能，而是对芯片的成本、集成度、功耗等方面提出了越来越高的要求。系统芯片所带来的单片系统集成芯片解决方案不仅能够明显增加集成度、减小芯片体积、提高封装密度，而且可以有效降低芯片系统的成本和造价。与此同时，芯片系统也对其中的各部分模块的性能、面积、功能、稳定性等指标提出了更高的要求。

模拟电路中有一些电路由于电源上电或使能(Enable)信号有效后电路中的某些节点的工作状态未知，导致电路可能锁定在不正常的工作状态，并且，有时通过改进电路设计也难以完全避免出现不正常的工作状态，此状态通常被称为电路的简并点，此时就需要有电路能够在电源上电或Enable信号有效后，触发电路脱离不正常的工作状态而趋向于工作在正常状态，通常这部分电路被称为启动电路(Start Up Circuit)。

启动电路在一些电路中是非常重要的，如带隙基准电压源(Bandgap)电路，如果没有启动电路或启动电路失效，带隙基准电压源电路将不能保证每次上电后都能工作在正常状态，从而可能导致整体芯片系统失效，显然，这种情况是不允许出现的。此外，如果采用启动电路，该启动电路所带来的额外的面积和功耗也会影响带隙基准电压源电路的竞争力。因此，本领域技术人员清楚，采用启动电路的方法，是不能对正常工作状态下的电路性能带来不利影响为前提的。

请参阅图1，图1左侧框中所示的电路为一种传统的启动电路，右侧框中所示为带隙基准电压源电路结构示意图，该带隙基准电压源电路为一种典型的需要启动电路的电路。本领域技术人员清楚，右侧带隙基准电压源电路在正常工作状态下，A节点电压应约为一个二极管的导通电压，B节点的电压应使MOS开关管M10～M12工作在饱和区，所以B节点的电压应比电源电压VDD要低一个PMOS管的阈值电压，A、B两节点通过电路的反馈维持在正常的工作电压下。然而，电源上电或Enable信号有效后，若A节点的电压接近VSS，B点节点的电压接近VDD，则该电路中的管子都没有工作在饱和区，这种状态称为电路的简并点，该电路也能保持稳定工作在这个状态，但显然这是不希望的工作状态。

如图1中所示，左侧启动电路由MOS开关管M20、M21、M22和电阻R0组成，M20为受Enable(即图1中的PWD)信号控制的开关管，PWD即为Power down信号，M21为二极管接法的MOS开关管。电源上电或Enable信号有效后，由二极管接法的M21和电阻R0组成的电路支路使得N节点电压上升至VDD减去M21的栅电压，若此时带隙基准电压源电路没有正常启动，即A节点电压为接近VSS、B节点电压接近VDD，则N节点与A节点间的电压差超过M22管的阈值电压，则此时M22管会工作在开启状态，A节点电压会被N节点的电压拉高。A节点电压被拉高至一定电压后，通过电路的反馈，带隙基准电压源电路将趋向工作在正常状态，最终工作在正常状态，即A节点电压应约为一个二极管的导通电压，B节点电压约比电源电压VDD低一个PMOS管的阈值电压，此时，N节点与A节点的电压差应小于M22管的阈值电压而使M22管截止。至此，启动电路帮助带隙基准电压源主电路完成了启动过程。

然而，从图1所示的启动电路中应该可以看到，启动电路是一直需要消耗功耗的，即使在带隙基准电压源电路已工作在正常状态下时，N节点电压也需仔细设计以使其能驱使A点进入正常工作模式，并且，为了在A节点进入正常状态后使M22管截止，以避免启动电路对正常工作状态下的带隙基准电压源电路带来不利影响，在通常情况下，N节点电压比正常工作状态下A点的电压大，所以，M22管总会有一些漏电流或亚阈值电流流入A点，对带隙基准电压源电路的正常工作带来不利影响。

因此，如何能在实现启动电路功能的同时可以减小整个电路的功耗，并且启动电路不会对正常工作状态下的主电路带来不利影响，是目前业界急需解决的难题。

发明内容

本发明的目的在于提供一种启动电路，该电路实现了低功耗并且不会对主电路带来不利影响。

为实现上述目的，本发明的技术方案如下：

一种采用脉冲触发方式实现主电路上电的启动电路，所述主电路包括一个或多个控制信号接收节点和一个起始电源上电或使能PWD信号的输出端；其中，所述起始电源上电信号为电源模块的供电导通信号；所述启动电路包括：

具有接入端VDD和接地端VSS的电源模块；用于给所述主电路供电和所述启动电路供电；

上电复位电路模块，用于产生上电复位电平信号，由所述电源模块供电；

上拉/下拉电路模块，连接在所述电源模块接入端VDD和接地端VSS之间；其输入端与所述上电复位电路输出端相连，接收所述上电复位电路输出的上电复位电平信号；

开关电路模块，所述开关电路模块的一端与所述电源模块接入端VDD相连，另一端与所述上电复位电路模块的输入端相连，其受控端与所述主电路的使能PWD信号相连；用于根据所述主电路的起始电源上电和/或使能PWD信号，控制所述上电复位电路模块电源的上电；

其中，当所述使能PWD信号处于低电平状态且所述起始电源上电，此时，所述开关电路模块导通，则所述上电复位电路模块的输入端跟随VDD上电，所述上电复位电路模块的输入端产生一个持续走高直至平稳的脉冲电平，所述上电复位电路模块的输出端输出与所述上电复位电路模块的输入端相同形状的电平脉冲，所述电平脉冲被输入至所述上拉/下拉电路模块，将所述主电路中与所述上拉/下拉电路模块相连接的一个或多个节点按需要拉高或拉低，以驱使所述主电路进入正常工作状态；

当所述主电路处于正常工作状态，所述上电复位电路模块的输出端输出低电平信号，所述上拉/下拉电路模块不起作用；

当所述PWD信号处于高电平状态，所述主电路进入非工作状态，所述开关电路模块断开，所述上电复位电路模块输入端的电压降为零，所述上电复位电路模块的输出端输出低电平脉冲，所述上拉/下拉电路模块不起作用；

当所述使能PWD信号再处于低电平状态，此时，所述开关电路模块导通，所述上电复位电路模块的输入端跟随VDD上电，所述上电复位电路模块的输入端产生一个持续走高直至平稳的脉冲电平，所述上电复位电路模块的输出端输出与所述上电复位电路模块的输入端相同形状的电平脉冲，所述电平脉冲被输入至所述上拉/下拉电路模块，将所述主电路中与所述上拉/下拉电路模块相连接的一个或多个节点按需要拉高或拉低，以驱使所述主电路重新进入正常工作状态。

优选地，所述上电复位电路模块为脉冲电平触发电路。

优选地，四个共栅极的串接MOS开关管、两个共栅极的NMOS开关管和PMOS开关管以及串接在所述上电复位电路模块输入节点与所述接地端VSS之间的一个电阻和一个电容；其中，所述四个共栅极的串接MOS开关管中的两个串接的PMOS开关管中的一个PMOS开关管的源极连接在所述上电复位电路模块的输入节点，两个串接的PMOS开关管中的另一个PMOS开关管的漏极连接在所述上电复位电路模块的输出节点；所述四个共栅极的串接MOS开关管中的两个串接的NMOS开关管中的一个NMOS开关管的源极与所述接地端VSS连接，两个串接的NMOS开关管的另一个NMOS开关管的漏极连接在所述上电复位电路模块的输出节点；所述四个共栅极的MOS开关管的栅极与所述电阻和电容的串接点相连；所述两个共栅极MOS开关管中的PMOS开关管的源级与所述四个共栅极中两个串接的PMOS开关管的串接点连接，其漏极与所述接地端VSS端连接，所述两个共栅极MOS开关管中的NMOS开关管的源级与所述四个共栅极中两个串接的NMOS开关管的串接点连接，其漏极与所述电源模块接入端VDD连接；所述两个共栅极的NMOS开关管和PMOS开关管的栅极与所述上电复位电路模块的输出节点连接。

优选地，所述主电路为采用自偏置技术的电路或带隙基准电压源电路。

优选地，所述主电路为带隙基准电压源电路，其与所述上拉/下拉电路模块相连接的节点为两个，一个节点为需拉高节点，另一个节点为需拉低节点。

优选地，所述上拉/下拉电路模块包括：两个NMOS开关管；所述两个NMOS开关管共栅极，且所述栅极同所述上拉/下拉电路模块的输入端相连；其中，一个NMOS开关管的源极同接地端VSS相连，其漏极与所述需拉低节点相连接，另一个NMOS开关管的漏极同电源模块的VDD端相连，其源极与所述需拉高节点相连接。

优选地，所述带隙基准电压源电路在正常工作状态下，所述需拉高节点电压应为一个二极管的导通电压，所述需拉低节点的电压比所述电源模块的VDD低一个PMOS开关管的阈值电压。

优选地，所述开关电路模块为受所述PWD信号控制的开关管。

优选地，所述上电复位电路模块与其所在的系统中的其它上电复位电路模块共用。

从上述技术方案可以看出，本发明提供的采用脉冲触发方式实现主电路上电的启动电路的技术方案，区别于现有技术方案所带来的有益效果如下：

①、使用了上电复位电路模块(POR电路)，其采用了脉冲电平触发电路启动；

②、在上电复位电路模块的输入端VDD_POR与电源单元模块输入端电压VDD间加入了一个有主电路Enable信号(即使能PWD信号)控制的开关，以实现启动电路在主电路使能(Enable)与非使能(Disable)状态间切换时，仍能工作在正常状态；

③、由于上电复位电路模块的POR电路不消耗静态功耗，以及只消耗很小的动态功耗，本发明的启动电路实现了低功耗；

④、由于脉冲电平触发电路启动的POR信号在电路正常工作时，电压接近电源单元模块接地端电压VSS，所以，其不会通过上拉/下拉电路模块(Pull up/Pull down模块)对主电路带来不利影响。

附图说明

图1左侧框中所示的电路为一种传统的启动电路结构示意图，右侧框中所示为带隙基准电压源电路

图2为本发明采用脉冲触发方式实现主电路上电的启动电路的结构方框示意图

图3为本发明采用脉冲触发方式实现主电路上电的启动电路各节点的波形变化示意图

图4为本发明采用脉冲触发方式实现主电路上电的启动电路一较佳实施例的结构示意图

具体实施方式

下面结合附图，对本发明的具体实施方式作进一步的详细说明。

请参阅图2，图2所示为本发明提出的脉冲触发方式实现主电路上电的方式实现启动电路架构及其应用架构示意图。如图2所示，左侧虚框中所示的电路即为本发明一种启动电路，右侧所示需要启动的主电路可以为一些采用自偏置技术的电路，也可以为带隙基准电压源电路，带隙基准电压源电路为一种典型的需要启动的主电路。

在本发明的实施例中，电源模块具有接入端VDD和接地端VSS；用于给需要启动的主电路和启动电路供电。需要启动的主电路包括两个控制信号接收端和一个起始电源上电或使能PWD信号的输出端；其中，该起始电源上电信号为电源模块的供电导通信号。

如图2所示，该启动电路模块主要包括三个部分：上电复位电路模块(Power OnReset，简称POR电路)、上拉/下拉电路模块(Pull up/Pull down电路)，以及用于根据所述主电路的起始电源上电和/或使能PWD信号，控制上电复位电路模块和上拉/下拉电路模块电源上电的开关电路。

上电复位电路模块，用于产生上电复位电平信号，由所述电源模块供电；许多集成电路(IC)都包含上电复位(POR)电路，其作用是在器件施加上电源的过程中，保证其内部的模拟和数字模块初始化至已知状态。基本POR电路会产生一个内部复位脉冲以避免“门竞争”现象；并且，在上电过程中，复位信号可以使器件内部保持静态。

上拉/下拉电路模块，连接在所述电源模块接入端VDD和接地端VSS之间；其输入端与所述上电复位电路输出端相连，接收所述上电复位电路输出的上电复位电平信号。

开关电路模块的一端与电源模块的VDD端相连，另一端与上电复位电路模块的输入端相连，其受控端与主电路的使能PWD信号相连；用于根据主电路的起始电源上电和/或使能PWD信号，控制上电复位电路模块电源的上电。

下面参阅图2和4并结合图3所示详细说明本发明启动电路的工作过程。

请参阅图4，图4为本发明采用脉冲触发方式实现主电路上电的启动电路一较佳实施例的结构示意图。如图4所示，本发明实施例中的上电复位电路模块包括四个共栅极的串接MOS开关管M1,M2,M4,M5、两个共栅极的MOS开关管，即PMOS开关管M3和NMOS开关管M6以及串接在上电复位电路模块输入节点VDD_POR与接地端VSS端之间的一个电阻和一个电容。其中，四个共栅极的串接MOS开关管M1,M2,M4,M5中的两个串接的PMOS开关管M1,M2中的一个PMOS开关管M1的源极连接在上电复位电路模块的输入节点，两个串接的PMOS开关管中的另一个PMOS开关管M2的漏极连接在上电复位电路模块的输出节点POR；该四个共栅极的串接MOS开关管中的两个串接的NMOS开关管中的一个NMOS开关管M5的源极与电源模块接地端VSS连接，两个串接的NMOS开关管的另一个NMOS开关管M4的源极连接在上电复位电路模块的输出节点POR；四个共栅极的MOS开关管M1,M2,M4,M5的栅极与电阻和电容的串接节点P相连。

两个共栅极MOS开关管中的PMOS开关管M3的源级与四个共栅极中两个串接的PMOS开关管M1,M2的串接点连接，其漏极与接地端VSS端连接，两个共栅极MOS开关管中的NMOS开关管M6的源级与四个共栅极中两个串接的NMOS开关管M4,M5的串接点连接，其漏极与电源模块接入端VDD连接；两个共栅极MOS开关管M3,M6的栅极与电复位电路模块的输出节点连接。

在本发明的实施例中，上拉/下拉电路模块包括两个共栅极的NMOS开关管M8,M9；且该栅极同上拉/下拉电路模块的输入端相连；其中，一个NMOS开关管M8的源极同接地端VSS相连，一个NMOS开关管M9的漏极同电源模块的接入端VDD相连。

在本发明的实施例中，为方便说明起见，图2所示的需启动主电路(带隙基准电压源电路)与图1中的相同，图4中右侧虚框中为一个典型的带隙基准电压源电路(bandgap)。如图4所示，带隙基准电压源电路由4个PMOS开关管M10～M13、两个电阻R1～R2、3个PNP晶体管Q1～Q3和一个运算放大器OP1组成。POR电路的输出信号POR信号连接至NMOS开关管M8,M9的栅端，NMOS开关管M8管的漏端连接至bandgap电路的B节点，NMOS开关管M9管的源端连接至bandgap电路的A节点。

同样，右侧带隙基准电压源电路在正常工作状态下，A节点电压应约为一个二极管的导通电压，节点B的电压应使M10～M12工作在饱和区，所以B点电压应比电源电压VDD低一个PMOS管的阈值电压，A、B两点通过电路的反馈维持在正常的工作电压下。

请参阅图3，图3为本发明采用脉冲触发方式实现主电路上电的启动电路各节点的波形变化示意图。如图3所示，当使能PWD信号处于低电平状态且起始电源上电，此时，开关电路模块导通SW1，则上电复位电路模块的输入端跟随VDD上电，上电复位电路模块的输入端产生一个持续走高直至平稳的脉冲电平，该上电复位电路模块的输出端输出与上电复位电路模块的输入端相同形状的电平脉冲，该电平脉冲被输入至上拉/下拉电路模块，将主电路中与上拉/下拉电路模块相连接的一个或多个节点按需要拉高或拉低，以驱使主电路进入正常工作状态。在本实施例中，当图3所示的POR信号为高电平时，NMOS开关管M8将B节点拉低，NMOS开关管M9将A节点拉高，驱使主电路进入正常工作状态。

当所述主电路处于正常工作状态，上电复位电路模块的输出端输出低电平信号(POR信号)，该上拉/下拉电路模块不起作用，即NMOS开关管M8,M9管完全截止，不会对正常工作状态下的主电路带来不利影响。

在请参阅图3中后面一段波形显示的波形，该图形显示的是当电源VDD不变，主电路Enable(即图3中PWD)信号变化时的工作过程。当PWD信号处于高电平状态，主电路进入非工作状态，即主电路进入非使能(Disable)状态，VDD_POR电压降为零，开关电路模块断开，VDD_POR与VDD间的开关模块SW1的加入即是为了这种情况。此时，上电复位电路模块输入端的电压降为零，上电复位电路模块的输出端输出低电平脉冲，上拉/下拉电路模块不起作用。

接下来，当使能PWD信号又处于低电平状态，此时，开关电路模块导通，上电复位电路模块的输入端跟随VDD上电，上电复位电路模块的输入端再产生一个持续走高直至平稳的脉冲电平，即PWD再变为低，即主电路Enable后，VDD_POR上升至VDD。上电复位电路模块的输出端输出与上电复位电路模块的输入端相同形状的电平脉冲，同时产生持续一段时间的高电平复位脉冲POR，该高电平复位脉冲POR脉冲被输入至上拉/下拉电路模块，将主电路中与上拉/下拉电路模块相连接的一个或多个节点按需要拉高或拉低，以驱使主电路重新进入正常工作状态。同样可以达到电源VDD上电时的启动功能。

需要注意的是，如图3所示的POR电路输出的高电平复位信号POR信号的高电平时间T1、T2需要设计到足够驱使主电路进入正常工作状态，以确保能实现启动功能。文中描述的阈值电压不同于数据手册中给出的最小电源电压。当电源电压达到阈值电压后，POR电路就会释放内部复位信号，器件内部状态机开始初始化器件。在器件的初始化完成之前，器件应当忽略外部管脚信号，包括传输的数据。唯一例外是器件的外部复位引脚(如有)，它会和器件的内部POR信号进行或运算。

综上所述，本发明提供的采用脉冲触发方式实现主电路上电的启动电路，其使用POR电路产生的复位脉冲信号实现电路启动，启动电路中POR电路电源由PWD(Power down)控制信号控制的开关模块SW1控制，以实现电源不变而电路Power down信号变化时电路仍能正常启动，且启动电路中的POR电路可以与系统中的POR电路共用。因此，本发明提供的采用脉冲触发方式实现主电路上电的启动电路，在实现启动电路功能的同时，可以减小整个电路的功耗，并且启动电路不会对正常工作状态下的主电路带来不利影响。

以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

Claims (9)

1.一种采用脉冲触发方式实现主电路上电的启动电路，所述主电路包括一个或多个控制信号接收节点和一个起始电源上电或使能PWD信号的输出端；其中，所述起始电源上电信号为电源模块的供电导通信号；其特征在于，所述启动电路包括：

具有接入端VDD和接地端VSS的电源模块；用于给所述主电路供电和所述启动电路供电；

上电复位电路模块，用于产生上电复位电平信号，由所述电源模块供电；

上拉/下拉电路模块，连接在所述电源模块接入端VDD和接地端VSS之间；其输入端与所述上电复位电路输出端相连，接收所述上电复位电路输出的上电复位电平信号；

开关电路模块，所述开关电路模块的一端与所述电源模块接入端VDD相连，另一端与所述上电复位电路模块的输入端相连，其

受控端与所述主电路的使能PWD信号相连；用于根据所述主电路的起始电源上电和/或使能PWD信号，控制所述上电复位电路模块电源的上电；

其中，当所述使能PWD信号处于低电平状态且所述起始电源上电，此时，所述开关电路模块导通，则所述上电复位电路模块的输入端跟随VDD上电，所述上电复位电路模块的输入端产生一个持续走高直至平稳的脉冲电平，所述上电复位电路模块的输出端输出与所述上电复位电路模块的输入端相同形状的电平脉冲，所述电平脉冲被输入至所述上拉/下拉电路模块，将所述主电路中与所述上拉/下拉电路模块相连接的一个或多个节点按需要拉高或拉低，以驱使所述主电路进入正常工作状态；

当所述主电路处于正常工作状态，所述上电复位电路模块的输出端输出低电平信号，所述上拉/下拉电路模块不起作用；

当所述PWD信号处于高电平状态，所述主电路进入非工作状态，所述开关电路模块断开，所述上电复位电路模块输入端的电压降为零，所述上电复位电路模块的输出端输出低电平脉冲，所述上拉/下拉电路模块不起作用；

当所述使能PWD信号再处于低电平状态，此时，所述开关电路模块导通，所述上电复位电路模块的输入端跟随VDD上电，所述上电复位电路模块的输入端产生一个持续走高直至平稳的脉冲电平，所述上电复位电路模块的输出端输出与所述上电复位电路模块的输入端相同形状的电平脉冲，所述电平脉冲被输入至所述上拉/下拉电路模块，将所述主电路中与所述上拉/下拉电路模块相连接的一个或多个节点按需要拉高或拉低，以驱使所述主电路重新进入正常工作状态。

2.根据权利要求1所述的启动电路，其特征在于，所述上电复位电路模块为脉冲电平触发电路。

3.根据权利要求2所述的启动电路，其特征在于，所述上电复位电路模块包括：

四个共栅极的串接MOS开关管、两个共栅极的NMOS开关管和PMOS开关管以及串接在所述上电复位电路模块输入节点与所述接地端VSS之间的一个电阻和一个电容；其中，所述四个共栅极的串接MOS开关管中的两个串接的PMOS开关管中的一个PMOS开关管的源极连接在所述上电复位电路模块的输入节点，两个串接的PMOS开关管中的另一个PMOS开关管的漏极连接在所述上电复位电路模块的输出节点；所述四个共栅极的串接MOS开关管中的两个串接的NMOS开关管中的一个NMOS开关管的源极与所述接地端VSS连接，两个串接的NMOS开关管的另一个NMOS开关管的漏极连接在所述上电复位电路模块的输出节点；所述四个共栅极的MOS开关管的栅极与所述电阻和电容的串接点相连；所述两个共栅极MOS开关管中的PMOS开关管源级与所述四个共栅极中两个串接的PMOS开关管的串接点连接，其漏极与所述接地端VSS端连接，所述两个共栅极MOS开关管中的NMOS开关管源级与所述四个共栅极中两个串接的NMOS开关管的串接点连接，其漏极与所述电源模块接入端VDD连接；所述两个共栅极的NMOS开关管和PMOS开关管的栅极与所述上电复位电路模块的输出节点连接。

4.根据权利要求1所述的启动电路，其特征在于，所述主电路为采用自偏置技术的电路或带隙基准电压源电路。

5.根据权利要求4所述的启动电路，其特征在于，所述主电路为带隙基准电压源电路，其与所述上拉/下拉电路模块相连接的节点为两个，一个节点为需拉高节点，另一个节点为需拉低节点。

6.根据权利要求5所述的启动电路，其特征在于，所述上拉/下拉电路模块包括：两个NMOS开关管；所述两个NMOS开关管共栅极，且所述栅极同所述上拉/下拉电路模块的输入端相连；其中，一个NMOS开关管的源极同接地端VSS相连，其漏极与所述需拉低节点相连接，另一个NMOS开关管的漏极同电源模块的VDD端相连，其源极与所述需拉高节点相连接。

7.根据权利要求6所述的启动电路，其特征在于，所述带隙基准电压源电路在正常工作状态下，所述需拉高节点电压应为一个二极管的导通电压，所述需拉低节点的电压比所述电源模块的VDD低一个PMOS开关管的阈值电压。

8.根据权利要求1所述的启动电路，其特征在于，所述开关电路模块为受所述PWD信号控制的开关管。

9.根据权利要求1所述的启动电路，其特征在于，所述上电复位电路模块与其所在的系统中的其它上电复位电路模块共用。