CN102891654B - 一种d类音频功率放大器的功率管栅极的驱动器 - Google Patents

Abstract

本发明公开了一种D类音频功率放大器的功率管栅极的驱动器。通过采用互补电流源对功率管栅极进行驱动，本发明可以保证对功率管的栅极的驱动能力恒定，从而保证无论输出电流或大、或小、或正、或负，输出脉冲信号的变化速率不变。这样本发明在保证了电磁干扰较小的同时，又能减小输出信号较大变化速率引起的误差，达到减小在减小电磁干扰的同时尽可能减小总谐波失真。

Description

一种D类音频功率放大器的功率管栅极的驱动器

技术领域

本发明涉及一种功率管栅极的驱动器，尤其涉及一种D类音频功率放大器的功率管栅极的驱动器。

背景技术

D类放大器与线性音频放大器(如A类、B类和AB类)相比，在功效上有相当的优势。对于线性放大器(如AB类)来说，偏置元件和输出晶体管的线性工作方式会损耗大量功率。而因为D类音频功率放大器的功率输出级采用开关工作模式来控制流过负载的电流方向，所以静态功耗很小，能够实现较高的效率。放大器的功耗主要以热量的形式耗散，因此D类放大器对散热的要求大为降低，与常规模拟音频功率放大器相比，它甚至可不需要散热片，从而减小了系统成本和体积，延长了电池的寿命。D类音频功率放大器非常适用于紧凑型大功率应用，在便携式电子产品中得到广泛应用。

D类音频功率放大器的输出信号为占空比随输入信号变化的方波。由于产生电场、产生磁场，磁场和电场可以通过传导和辐射两种方式干扰系统其他电路的正常工作，因此必须采取措施来减小D类音频功率放大器中因此产生的电磁干扰，即控制D类音频功率放大器的输出脉冲信号的变化速率。

在D类音频功率放大器的功率管的输出信号上升、下降过程中，一定的负载电流对应了一定的功率管栅极电平，输出信号的上升、下降速度对应了一定对栅极到输出端的寄生电容充、放电的速度，而功率管尺寸确定了寄生电容的大小，因此上升、下降速度对应了对寄生电容充、放电的电流大小。

在现有的D类音频功率放大器的驱动电路中，存在以下两个缺点：

1.输出信号上升、下降速度随负载电流大小而变化很大。在功率管的输出信号上升、下降过程中，一般驱动器对功率管的栅极的驱动为特定尺寸的线性区工作的MOS电流源。MOS电流源的输出电流随其输出电平的变化而变化，MOS电流源的输出端连接到功率管栅极，因此，MOS电流源的电流大小随着电流的变化而变化，导致输出信号的上升、下降速率变化很大。上升、下降速率太大可能产生较强的电磁干扰，上升、下降速率太小将导致输出音频信号损失太大，从而导致较大的总谐波失真。

2.输出信号上升、下降速度随负载电流极性变化很大。在功率管的输出信号上升、下降过程中，负载电流的正、负极性也影响了输出信号的变化速率。现有驱动电路产生的输出音频信号的上升、下降变化速率不对称，既导致输出信号产生较大的总谐波失真又使得电磁干扰随速率增大而增大。

因此，本领域的技术人员致力于开发一种功率管栅极的驱动器，来实现D类音频功率放大器的低电磁干扰，同时又满足小的放大器信号的失真。

发明内容

有鉴于现有技术的上述缺陷，本发明解决的技术问题在于提供了一种采用互补电流源对功率管栅极进行驱动的D类音频功率放大器的驱动器，通过保证对功率管的栅极的恒定的驱动能力，从而保证无论输出电流或大、或小、或正、或负，输出脉冲信号的变化速率不变。这样保证了电磁干扰较小的同时，又能减小输出信号较大变化速率引起的误差，达到减小在减小电磁干扰的同时尽可能减小总谐波失真。

为实现上述目的，本发明提供了一种采用互补电流源对功率管栅极进行驱动的D类音频功率放大器的驱动器，包括逻辑控制单元、偏置单元、至少一对并联的pmos管与至少一对并联的nmos管。所述并联的pmos管与所述并联的nmos管串联，形成至少一组串联组。所述串联组都与所述逻辑控制单元、所述偏置单元连接，所述并联的pmos管构成第一互补电流源，所述并联的nmos管构成第二互补电流源。

进一步地，其中所述并联的pmos管包括两个pmos管，分别为第一pmos管、第二pmos管；所述并联的nmos管包括两个nmos管，分别为第一nmos管、第二nmos管。

进一步地，所述并联的pmos管和并联的nmos管的数量都为两对，以形成两组串联组，所述两组串联组分别接收来自所述逻辑控制单元的两个不同的输入脉冲信号，并对应输出两个不同的栅极驱动信号。

进一步地，所述逻辑控制单元与所述两组串联组内的第一pmos管和第一nmos管相连。

进一步地，所述偏置单元与所述两组串联组内的第二pmos管和第二nmos管相连，为其提供偏置电压。

进一步地，所述偏置单元产生的偏置电压随所述串联组输出的栅极驱动信号的升高而降低。

进一步地，所述偏置单元产生的偏置电压随所述串联组输出的栅极驱动信号的降低而升高。

进一步地，所述驱动器中，每一对并联的pmos管中的两个pmos管不同，每一对并联的nmos管中的两个nmos管不同。

进一步地，所述驱动器中，每一对并联的pmos管中的两个pmos管相同，每一对并联的nmos管中的两个nmos管相同。

在本发明较佳实施方式中，逻辑控制单元接受输入脉冲信号，产生开关控制信号。当驱动信号需要上升时，先断开并联的nmos管，即断开对驱动信号的下拉电流源，再开启与控制信号对应的并联的pmos管中的第一pmos管，偏置单元对开关控制信号和驱动信号进行分析产生偏置电压，并联的pmos管输出的并联电流对功率管栅极电容充电，控制输出脉冲信号按照设定速率变化。在输出信号的变化过程中，一定的负载电流对应一定的栅极电压，第一pmos管线性电流源会随栅极电压(即驱动信号)的增加而减小，第二pmos管线性电流源会随栅极电压(即驱动信号)的增加而增加，因此并联的pmos管构成一对互补电流源(第一互补电流源)，输出的并联电流随栅极电压变化较小，保证输出信号按照设定速度变化。当驱动信号需要下降时，先断开并联的pmos管，即断开对驱动信号的上拉电流源，再开启与控制信号对应的并联的nmos管中的第一nmos管，偏置单元对开关控制信号和驱动信号进行分析产生偏置电压，并联的nmos管输出的并联电流对功率管栅极电容充电，控制输出脉冲信号按照设定速率变化。在输出信号的变化过程中，一定的负载电流对应一定的栅极电压，第一nmos管线性电流源会随栅极电压(即驱动信号)的增加而增加，第二nmos管线性电流源会随栅极电压(即驱动信号)的增加而减小，因此并联的nmos管构成一对互补电流源(第二互补电流源)，输出的并联电流随栅极电压变化较小，保证输出信号按照设定速度变化。

因此，可以看出，无论输出信号的正、负、大、小，即无论栅极电平的大小，对栅极的驱动采用互补线性电流源驱动使得输出脉冲信号的变化速率恒定，保证输出梯形波不会变化太快而引入较强的电磁干扰，不会变化太慢引起总谐波失真。

以下将结合附图对本发明的构思、具体结构及产生的技术效果作进一步说明，以充分地了解本发明的目的、特征和效果。

附图说明

图1是本发明适用的D类音频功率放大器信号线路。

图2是本发明适用的D类音频功率放大器的输出级类型。

图3是本发明适用的D类音频功率放大器的另一种输出级类型。

图4是本发明功率管栅极的驱动器电路示意图。

图5是当负载电流由功率管流向负载时，本发明的功率管栅极的驱动器的信号波形图。

图6是当负载电流由负载流向功率管时，本发明的功率管栅极的驱动器的信号波形图。

图7是本发明中偏置单元的一个实例电路图。

图8是本发明中，并联的pmos管和并联的nmos管的并联电流随栅极电压变化的示意图。

具体实施方式

如图所示，图1是本发明适用的D类音频功率放大器信号线路图。音频输入信号X6被送入D类音频功率放大器10，经脉冲信号产生器产生脉冲信号X9。X9被送入驱动器和功率管X7，输出梯形波X8，其中X8的占空比代表了输入信号的强度。由于本发明作用于开关输出级，因此对于PWM和PFM调制均适用。

图2是本发明适用的D类音频功率放大器的输出级类型，采用互补型功率MOSFET，输入脉冲信号X9被送入功率管栅极的驱动器20，驱动器20驱动功率管P10和N10，产生输出信号X8。图3是本发明适用的D类音频功率放大器的另一类输出级类型，采用全N型功率MOSFET，输入脉冲信号X9被送入功率管栅极的驱动器20，驱动器20驱动功率管N20和N30，产生输出信号X8。

图4是本发明功率管栅极的驱动器的电路示意图。驱动器包括逻辑控制单元30、偏置单元(偏置电压产生电路)40、两对并联的pmos管(mp4与mp3、mp2与mp1)和两对并联的nmos管(mn4与mn3、mn2与mn1)。输入脉冲信号X9被送到逻辑控制单元30，逻辑控制单元根据X9确定开关控制信号enp、enn。两对并联的pmos管和两对并联的nmos管分别构成两组pmos管与nmos管的串联组，其中，第一组串联组包括并联的pmos管mp4与mp3，和并联的nmos管mn4与mn3，第二组串联组包括并联的pmos管mp2与mp1，和并联的nmos管mn2与mn1。逻辑控制单元30的开关控制信号enp、enn被对应地送至两组串联组内的第一pmos管(mp4、mp2)和第一nmos管(mn4、mn2)，两组串联组对应地输出功率MOSFET栅极的驱动信号vp和vn。偏置单元40接收开关控制信号enp和enn以及来自于两组串联组的信号vp和vn，进行分析产生偏置电压vb1、vb2、vb3和vb4，为所述两组串联组内的第二pmos管(mp3、mp1)和第二nmos管(mn3、mn1)提供偏置电压。

下面根据本发明功率管栅极的驱动器的信号波形图5和图6详细说明本实施例中驱动器的工作过程。

图5是当负载电流由功率管流向负载情况下的信号波形图。

当输入脉冲信号X9上升到高电平时，逻辑控制单元30产生的信号enn由低电平变成高电平，第二组pmos管与nmos管的串联组中的并联的pmos管(mp2与mp1)断开，并联的nmos管(mn2与mn1)导通，下拉栅极驱动信号vn。当vn下降到低电平时，逻辑控制单元30产生的信号enp由低电平变成高电平，第一组pmos管与nmos管的串联组中的并联的pmos管(mp4与mp3)断开，并联的nmos管(mn4与mn3)导通，下拉栅极驱动信号vp。当vp下降到vp0(vp0由负载电流的大小决定)时，输出信号X8以设定的速度上升，上升速度由第一组串联组内的并联的nmos管的并联电流Imn4+Imn3决定。当X8上升到高电平时，vp继续下降，直到下降到低电平。

当输入脉冲信号X9下降到低电平时，逻辑控制单元30产生的信号enp由高电平变成低电平，第一组pmos管与nmos管的串联组中的并联的nmos管(mn4与mn3)断开，并联的pmos管(mp4与mp3)导通，上拉栅极驱动信号vp。当vp上升到vp0(vp0由负载电流的大小决定)时，输出信号X8以设定的速度下降，下降速度由第一组串联组中的并联的pmos管的并联电流Imp4+Imp3决定。当X8下降到低电平时，vp继续上升，直到上升到高电平。当vp上升到高电平时，逻辑控制单元30产生的信号enn由高电平变成低电平，第二组pmos管与nmos管的串联组中的并联的nmos管(mn2与mn1)断开，并联的pmos管(mp2与mp1)导通，上拉栅极驱动信号vn直到高电平。

图6是当负载电流由负载流向功率管情况下的信号波形图。

当输入脉冲信号X9上升到高电平时，逻辑控制单元30产生的信号enn由低电平变成高电平，第二组pmos管与nmos管的串联组中的并联的pmos管(mp2与mp1)断开，并联的nmos管(mn2与mn1)导通，下拉栅极驱动信号vn。当vn下降到vn0时，输出信号X8以设定的速度上升，上升速度由第二组串联组中的并联的nmos管的并联电流Imn2+Imn1决定。当X8上升到高电平时，vn继续下降，直到下降到低电平。当vn下降到低电平时，逻辑控制单元30产生的信号enp由低电平变成高电平，第一组pmos管与nmos管的串联组中的并联的pmos管(mp4与mp3)断开，并联的nmos管(mn4与mn3)导通，下拉栅极驱动vp直到下降到低电平。

当输入脉冲信号X9下降到低电平时，逻辑控制单元30产生的信号enp由高电平变成低电平，第一组pmos管与nmos管的串联组中的并联的nmos管(mn4与mn3)断开，并联的pmos管(mp4与mp3)导通，上拉栅极驱动信号vp直到高电平。vp上升到高电平，逻辑控制单元30产生的信号enn由高电平变成低电平，第二组pmos管与nmos管的串联组中的并联的nmos管(mn2与mn1)断开，并联的pmos管(mp2与mp1)导通，上拉栅极驱动信号vn。当vn上升到vn0(vn0由负载电流的大小决定)时，输出信号X8以设定的速度下降，下降速度由第二组串联组中的并联的pmos管的并联电流Imp1+Imp2决定。当X8下降到低电平时，vn继续上升，直到上升到高电平。

偏置单元40接收开关控制信号enp和enn以及来自于两组pmos管与nmos管的串联组的栅极驱动信号vp和vn，进行分析产生偏置电压vb1、vb2、vb3和vb4，为所述两组串联组中的第二pmos管(mp3、mp1)和第二nmos管(mn3、mn1)提供偏置电压，是本发明的核心模块。图7给出了偏置单元40的一个实例电路图，图8给出了其中各pmos、nmos及并联的pmos管和并联的nmos管的并联电流随栅极电压变化的示意图。

从图7、图8中可以看出，当开关控制信号enp＝1时，偏置电压vb4＝vcc1，偏置电压vb3随vp降低而升高(或升高而降低)，使得Imn3随vp降低而增加(或升高而减小)，从而使得Imn4随vp降低而减小(或升高而升高)的缺点得到补偿，因此Imn4+Imn3不随vp的变化而变化。当开关控制信号enp＝0时，偏置电压vb3＝gnd1，偏置电压vb4随vp升高而降低(或降低而升高)，使得Imp3随vp升高而增加(或降低而减小)，从而使得Imp4随vp升高而减小(或降低而增加)的缺点得到补偿，因此Imp4+Imp3不随vp的变化而变化。当开关控制信号enn＝1时，偏置电压vb2＝vcc0，偏置电压vb1随vn降低而升高(或升高而降低)，使得Imn1随vn降低而增加(或升高而减小)，从而使得Imn2随vn降低而减小(或升高而增加)的缺点得到补偿，因此Imn2+Imn1不随vn的变化而变化。当开关控制信号enn＝0时，偏置电压vb1＝gnd0，偏置电压vb2随vn升高而降低(降低而升高)，使得Imp1随vn升高而增大(降低而减小)，从而使得Imp2随vn升高而减小(降低而增加)的缺点得到补偿，因此Imp4+Imp3不随vn的变化而变化。

以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术人员无需创造性劳动就可以根据本发明的构思做出诸多修改和变化。因此，凡本技术领域的技术人员依本实用新型的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。

Claims (3)

1.一种D类音频功率放大器的功率管栅极的驱动器，包括逻辑控制单元、偏置单元、至少一对并联的pmos管与至少一对并联的nmos管，其特征在于：所述并联的pmos管和并联的nmos管的数量都为两对，所述并联的pmos管与所述并联的nmos管串联，以形成第一串联组和第二串联组；

所述第一串联组连接在第一电压vcc1和第一地gnd1之间，在所述第一串联组中，所述并联的pmos管包括两个pmos管，分别为第一pmos管mp4、第二pmos管mp3；所述并联的nmos管包括两个nmos管，分别为第一nmos管mn4、第二nmos管mn3；所述并联的pmos管构成第一互补电流源，所述并联的nmos管构成第二互补电流源；

所述第二串联组连接在第二电压vcc0和第二地gnd0之间，在所述第二串联组中，所述并联的pmos管包括两个pmos管，分别为第三pmos管mp2、第四pmos管mp1；所述并联的nmos管包括两个nmos管，分别为第三nmos管mn2、第四nmos管mn1；所述并联的pmos管构成第三互补电流源，所述并联的nmos管构成第四互补电流源；

所述第一串联组与所述逻辑控制单元相连以接收来自所述逻辑控制单元的第一输入脉冲信号enp，所述第一输入脉冲信号enp输入所述第一pmos管mp4和所述第一nmos管mn4的栅极，所述第一串联组中并联的pmos管和并联的nmos管之间输出第一栅极驱动信号vp；所述第二串联组与所述逻辑控制单元相连以接收来自所述逻辑控制单元的第二输入脉冲信号enn，所述第二输入脉冲信号enn输入所述第三pmos管mp2和所述第三nmos管mn2的栅极，所述第二串联组中并联的pmos管和并联的nmos管之间输出第二栅极驱动信号vn；

所述偏置单元由四组电路构成，其中，第一组电路为：第五pmos管、第六pmos管和第五nmos管顺序地串联在第一电压vcc1和第一地gnd1之间，所述第五pmos管的栅极接受所述第一栅极驱动信号vp，所述第六pmos管的栅极接受所述第一输入脉冲信号enp，所述第五nmos管的栅极与其漏极相连，第七pmos管连接在第一电压vcc1和所述第五nmos管的栅极之间，所述第七pmos管通过第一反相器接受所述第一输入脉冲信号enp，所述第七pmos管的漏极输出第一偏置电压vb4；第二组电路为：第八pmos管、第六nmos管和第七nmos管顺序地串联在第一电压vcc1和第一地gnd1之间，所述第七nmos管的栅极接受所述第一栅极驱动信号vp，所述第六nmos管的栅极接受所述第一输入脉冲信号enp，所述第八pmos管的栅极与其漏极相连，第八nmos管连接在所述第八pmos管的栅极和第一地gnd1之间，所述第八nmos管通过第二反相器接受所述第一输入脉冲信号enp，所述第八nmos管的漏极输出第二偏置电压vb3；第三组电路为：第九pmos管、第十pmos管和第九nmos管顺序地串联在第二电压vcc0和第二地gnd0之间，所述第九pmos管的栅极接受所述第二栅极驱动信号vn，所述第十pmos管的栅极接受所述第二输入脉冲信号enn，所述第九nmos管的栅极与其漏极相连，第十一pmos管连接在第二电压vcc0和所述第九nmos管的栅极之间，所述第十一pmos管通过第三反相器接受所述第二输入脉冲信号enn，所述第十一pmos管的漏极输出第三偏置电压vb2；第四组电路为：第十二pmos管、第十nmos管和第十一nmos管顺序地串联在第二电压vcc0和第二地gnd0之间，所述第十一nmos管的栅极接受所述第二栅极驱动信号vn，所述第十nmos管的栅极接受所述第二输入脉冲信号enn，所述第十二pmos管的栅极与其漏极相连，第十二nmos管连接在所述第十二pmos管的栅极和第二地gnd0之间，所述第十二nmos管通过第四反相器接受所述第二输入脉冲信号enn，所述第十二nmos管的漏极输出第四偏置电压vb1；

所述第一串联组和所述第二串联组皆与所述偏置单元相连，以使所述第一偏置电压vb4输入所述第二pmos管mp3的栅极，所述第二偏置电压vb3输入所述第二nmos管mn3的栅极，所述第三偏置电压vb2输入所述第四pmos管mp1的栅极，所述第四偏置电压vb1输入所述第四nmos管mn1的栅极。

2.如权利要求1所述的驱动器，其中每一对并联的pmos管中的两个pmos管不同，每一对并联的nmos管中的两个nmos管不同。

3.如权利要求1所述的驱动器，其中每一对并联的pmos管中的两个pmos管相同，每一对并联的nmos管中的两个nmos管相同。