CN108305647A - 输出驱动器和存储器的读电路 - Google Patents

Abstract

本发明提供了一种输出驱动器及存储器的读电路，所述输出驱动器包括一上拉电路、一下拉电路以及一与上拉电路和下拉电路均连接的均衡电路；所述均衡电路可为所述上拉电路和/或所述下拉电路的信号节点处提供一均衡电压，以使所述输出驱动电路保持一稳定的状态，从而在第一次接收初始信号时，能够形成稳定的输出信号。将本发明提供的输出驱动器应用于其他的电路系统中，例如存储器的读电路中，可有效保障读电路在第一次读取数据信号时，可生成稳定的输出信号，进而可确保读操作的准确性。

Description

输出驱动器和存储器的读电路

技术领域

本发明涉及半导体技术领域，特别涉及一种输出驱动器和存储器的读电路。

背景技术

半导体设备中通常采用一输出驱动器对芯片之间的信号进行传输。其中，所述输出驱动器的输出端与一焊垫或其他的芯片接触，以形成负载端子。在输出驱动器中，根据不同电平值的输入信号，切换输出具有不同电压域的输出信号。

然而，当输出驱动器中的输入信号还未确定之前，即，处于初始状态时，所述输出驱动器处于不确定状态，进而会输出不稳定的输出信号。此时，当第一次接收输入信号，即接收初始信号时，由于输出驱动器处于不确定状态，导致初始信号对应的输出信号不稳定，进而会产生较大的功率损耗。

发明内容

本发明的目的在于提供一种输出驱动器和存储器的读电路，以解决现有的输出驱动器在其初始状态时不稳定，进而导致在第一次输入初始信号时无法稳定的产生输出信号的问题。

为解决上述技术问题，本发明提供一种输出驱动器，包括一上拉电路、一下拉电路和一均衡电路；

所述上拉电路的输入端与所述均衡电路的输出端相连并连接至一第一节点处；

所述下拉电路的输入端与所述均衡电路的输出端相连并连接至一第二节点处；

所述上拉电路的输出端和所述下拉电路的输出端均连接至所述输出驱动器的输出端；

当所述输出驱动器中没有信号输出时，所述均衡电路分别为所述第一节点和所述第二节点提供一均衡电压，所述上拉电路输出第一电压值和/或所述下拉电路输出第二电压值。

可选的，所述均衡电路包括：一均衡信号输入端、一均衡电压产生支路、一第一开关元件和一第二开关元件；

所述均衡信号输入端与所述均衡电压产生支路

所述第一开关元件连接于所述第三节点和所述第一节点之间；

所述第二开关元件连接于所述第三节点连接，所述均衡电压产生支路于一第三节点处产生所述均衡电压；和所述第二节点之间；

当所述输出驱动器中没有信号输出时，所述均衡信号输入端接收一均衡信号，所述均衡电压产生支路在所述第三节点处产生均衡电压，所述第一开关元件和所述第二开关元件均导通。

可选的，所述均衡电压产生支路包括一第一晶体管和一第二晶体管，所述第一晶体管和所述第二晶体管的栅极均连接至所述均衡信号输入端，所述第一晶体管的源极连接至一第一电压源，所述第一晶体管的漏极与所述第二晶体管的漏极相连并连接至所述第三节点，所述第二晶体管的源极连接至一第二电压源；

当所述均衡信号输入端接收一均衡信号时，所述第一晶体管和所述第二晶体管均导通，于所述第三节点处产生均衡电压。

可选的，所述第一晶体管为PMOS晶体管，所述第一晶体管通过一第一反相器连接至所述均衡信号输入端；所述第二晶体管为NMOS晶体管，所述第二晶体管直接连接至所述均衡信号输入端。

可选的，所述第一开关元件和所述第二开关元件均为NMOS晶体管，所述第一开关元件和所述第二开关元件的栅极均连接至所述均衡信号输入端，所述第一开关元件和所述第二开关的源极均连接至所述第三节点，所述第一开关元件的漏极连接至所述第一节点；所述第二开关的漏极连接至所述第二节点。

可选的，所述上拉电路包括一第三晶体管，所述第三晶体管的栅极与所述第一节点连接，所述第三晶体管的源极连接至一第三电压源，所述第三晶体管的漏极连接至所述输出驱动器的输出端。

可选的，所述下拉电路包括一第四晶体管，所述第四晶体管的栅极与所述第二节点连接，所述第四晶体管的源极连接至一第四电压源，所述第四晶体管的漏极连接至所述输出驱动器的输出端。

可选的，所述均衡电压的电平值介于所述上拉电路对应的上拉信号的电平值和所述下拉电路对应的下拉信号的电平值之间。

本发明的又一目的在于，提供一种存储器的读操作，包括如上所述的输出驱动器、一或非门、一与非门、一数据信号输入端和一使能信号输入端；

所述数据信号输入端和所述使能信号输入端均连接至所述或非门的输入端和所述与非门的输入端；所述或非门的输出端与所述输出驱动电路连接于第一节点处，所述与非门的输出端与所述输出驱动电路连接于第二节点处。

可选的，所述数据信号输入端通过一第二反相器分别连接于所述或非门的输入端和所述与非门的输入端。

可选的，所述使能信号输入端通过一第三反相器连接于所述或非门的输入端，所述使能信号输入端直接连接于所述与非门的输入端。

可选的，所述或非门的输出端通过一第四反相器连接于所述第一节点处。

可选的，所述与非门的输出端通过一第五反相器连接于所述第二节点处。

在本发明提供的输出驱动器中，均衡电路与上拉电路连接于第一节点处，均衡电路与下拉电路连接于第二节点处，进而可为上拉电路和下拉电路的输入端分别提供一均衡电压，在所述均衡电压的作用下可使所述输出驱动器维持一稳定的状态，进而在输入初始信号时，能够更快的形成输出信号，并可确保对应于所述初始信号的输出信号更稳定。

进而，在将所述输出驱动器应用于存储器中，例如应用于存储器的读电路中时，由于其输出驱动器的初始状态为稳定的状态，因此当所述读电路在第一次读取初始数据信号时，能够更稳定的输出相应的输出信号，进而可使第一次的读操作过程更为准确。

附图说明

图1为一种存储器的读电路的示意图；

图2为本发明一实施例中的输出驱动器的电路示意图；

图3为本发明一实施例中的存储器的读电路的示意图。

具体实施方式

如背景技术所述，输出驱动器在接收初始信号之前的初始状态中，由于其处于一不确定的状态，进而导致在输出初始信号对应的输出信号时，存在输出速度慢并且所述输出信号不稳定的问题。进而，在具有输出驱动器的电路系统中，必然会导致电路系统处于不稳定的状态，在输入初始的数据信号时，也将出现输出信号不稳定的问题。

图1为一种存储器的读电路的示意图，即将输出驱动器应用于存储器中。如图1所示，所述存储器的读电路包括一输出驱动器10、一数据信号输入端DATA、一使能信号输入端OUTEN、一或非门20和一与非门30。其中，所述或非门20的输入端分别连接至所述数据信号输入端DATA和所述使能信号输入端OUTEN，所述或非门20的输出端连接至所述输出驱动器10；所述与非门30的输入端也分别连接至所述数据信号输入端DATA和所述使能信号输入端OUTEN，所述与非门30的输出端连接至所述输出驱动器10；所述输出驱动器10根据其所接收到的信号，转换输出不同的电压值。

图1所示的读电路的工作原理为：当于所述使能信号输入端OUTEN输入使能信号时，此时，若于所述数据信号输入端DATA输入高电平的数据信号，所述或非门20的输出端输出一高电平的数据信号，进而可形成一上拉信号并被所述输出驱动电路接收，使所述输出驱动电路输出第一电压值；若于所述低电平的数据信号，所述与非门30的输出端输出一低电平的数据信号，进而可形成一下拉信号并被所述输出驱动电路接收，使所述输出驱动电路输出第二电压值，如此，即完成了所述读电路的读操作。

如上所述的读电路的工作原理，是基于所述读电路在读取数据信号之后的工作状态，此时，读电路中的输出驱动器的状态是确定的，进而在接收后续的数据信号时，可形成稳定的输出信号。然而，当所述读电路还未输出数据信号时，即读电路处于初始状态时，此时输出驱动器处于不稳定的状态，进而在读取初始的数据信号时，相当于所述读电路在不稳定的状态下进行读操作，导致输出驱动器的输出信号不稳定，直接影响读电路的读操作过程。

为解决以上所述的由于输出驱动器的初始状态不稳定而导致电路系统的初始操作异常的问题，本发明提供了一种输出驱动器，其包括：一上拉电路、一下拉电路和一均衡电路；

所述上拉电路的输入端与所述均衡电路的输出端相连并连接至所述第一节点；

所述下拉电路的输入端与所述均衡电路的输出端相连并连接至所述第二节点；

所述上拉电路的输出端和所述下拉电路的输出端均连接至所述输出驱动器的输出端；

当所述输出驱动器中没有信号输出时，所述均衡电路分别为所述第一节点和所述第二节点提供一均衡电压，所述上拉电路输出第一电压值和/或所述第二下拉电路输出第二电压值，所述输出驱动器的输出端输出一稳定的电压值。

本发明提供的输出驱动器中，通过均衡电路在上拉电路和下拉电路的输入端分别提供一均衡电压，所述均衡电压的电压值可以为达到上拉信号的电压值，也可以为达到下拉信号的电压值，上拉电路接收所述上拉信号以输出第一电压值，或者下拉电路接收下拉信号以输出第二电压值，又或者上拉电路和下拉电路同时输出电压值，进而在输出驱动器的输出端可输出一稳定的电压值。即，本发明的输出驱动器中，当处于初始状态时，可通过均衡电路提供一稳定的均衡电压，进而可确保所述输出驱动电路处于稳定的状态，如此一来，当所述输出驱动器接收初始信号时，能够更快的形成输出信号，并可确保对应于所述初始信号的输出信号更稳定。

以下结合附图和具体实施例对本发明提出的输出驱动器和读电路作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

图2为本发明一实施例中的输出驱动器的电路示意图，如图1所示，所述输出驱动器100包括：一上拉电路110、一下拉电路120和一均衡电路130；

所述上拉电路110的输入端与所述均衡电路130的输出端相连并连接至所述第一节点NA；

所述下拉电路120的输入端与所述均衡电路130的输出端相连并连接至所述第二节点NB；

所述上拉电路110的输出端和所述下拉电路120的输出端均连接至所述输出驱动器的输出端OUT。

当所述输出驱动器中没有信号输出时，即所述输出驱动器处于初始状态，所述均衡电路130分别为所述第一节点NA和所述第二节点NB提供一均衡电压。若所述均衡电压的电压值达到上拉信号Pull Up的电压值时，则所述上拉电路110输出第一电压值，此时，输出端OUT的电压值为稳定的第一电压值；若所述均衡电压的电压值达到下拉信号Pull Down的电压值时，则所述下拉电路120输出第二电压值，此时，输出端OUT的电压值为稳定的第二电压值；若所述均衡电压为上拉信号Pull Up和下拉信号Pull Down的临界电压，则所述上拉电路110和所述下拉电路120同时输出电压值，此时，所述输出端OUT的电压值仍为稳定的电压值，所述稳定的电压值为第一电压值和第二电压值之间的一个特定电压值。

此外，第一节点NA和第二节点NB处的均衡电压的电平为介于高电平(下拉信号的电平值)和低电平(下拉信号的电平值)之间的一中间电平，从而使第一节点NA处的电平值更接近其上拉信号的电平值，以及使第二节点NB处的电平值也更接近其下拉信号的电平值，如此一来，当所述输出驱动电路接收初始信号时，可有效提高上拉速度或下拉速度，进而可提高对应于所述初始信号的输出信号的输出速度。

继续参考图2所示，所述均衡电路130包括一均衡信号输入端EQ、一均衡电压产生支路131、一第一开关元件N3和一第二开关元件N4。其中，所述均衡信号输入端EQ与所述均衡电压产生支路131连接，根据所述均衡信号输入端EQ的均衡信号，所述均衡电压产生支路131可于一第三节点NC处产生所需的均衡电压；所述第一开关元件N3连接于所述第三节点NC和所述第一节点NA之间，所述第二开关元件N4连接于所述第三节点NC和所述第二节点NB之间，通过控制所述第一开关元件N3和第二开关元件N4的导通或关断，以将第三节点NC处的均衡电压传输至第一节点NA和第二节点NB。

当所述输出驱动器处于初始状态时，所述均衡信号输入端EQ接收一均衡信号，使所述均衡电压产生支路131在所述第三节点NC处产生均衡电压，此时，控制述所述第一开关元件N3和所述第二开关元件N4导通，从而可为第一节点NA和第二节点NB提供所述均衡电压。

具体的，所述均衡电压产生支路131包括一第一晶体管P2和一第二晶体管N2。其中，所述第一晶体管P2和所述第二晶体管N2的栅极均连接至所述均衡信号输入端EQ，所述第一晶体管P2的源极连接至一第一电压源VDD‐2，所述第一晶体管P2的漏极与所述第二晶体管N2的漏极相连并连接至所述第三节点NC，所述第二晶体管N2的源极连接至一第二电压源VSS‐2。

当所述均衡信号输入端EQ接收一均衡信号时，所述第一晶体管P2导通，从而输出第一电压源VDD‐2的电压值，所述第二晶体管N2也导通，从而可输出第二电压源VSS‐2的电压值，此时，在所述第三节点NC处即可形成一介于所述第一电压源VDD‐2的电压值和第二电压源VSS‐2的电压值之间的特定电压值。本实施例中，所述第一电压源VDD‐2为供电电源，所述第二电压源VSS‐2为接地电源。进一步的，所述均衡电压的特定电压值可通过对第一晶体管P2和第二晶体管N2的沟道宽长比进行调节，以得到所需的均衡电压，例如，所述第一电压源VDD‐2的电压值为2.5V，所述第二电压源VSS‐2的电压值为0V，所述均衡电压的电压值为1.25V。

本实施例中，所述第一晶体管P2为PMOS晶体管，进而所述第一晶体管P2可通过一第一反相器连接至所述均衡信号输入端EQ；所述第二晶体管N2为NMOS晶体管，所述第二晶体管N2K可直接连接至所述均衡信号输入端EQ。进而，当所述均衡信号输入端EQ接收一均衡信号(高电平)，高电平的均衡信号施加于所述第二晶体管N2的栅极上，使所述第二晶体管N2导通；高电平的均衡信号经所述第一反相器后形成低电平的反相信号后，施加于所述第一晶体管P2的栅极上，使第一晶体管P2导通。

进一步的，所述第一开关元件N3和第二开关元件N4可均采用晶体管构成。本实施例中，所述第一开关元件N3和第二开关元件N4均为NMOS晶体管，所述第一开关元件N3和所述第二开关元件N4的栅极均连接至所述均衡信号输入端EQ，所述第一开关元件N3和所述第二开关N4的源极均连接至所述第三节点NC，所述第一开关元件N3的漏极连接至所述第一节点NA；所述第二开关N4的漏极连接至所述第二节点NB。

即，所述第一开关元件N3和第二开关元件N4均通过均衡信号控制其导通或关断，进而可分别为第一节点NA和第二节点NB提供由均衡电压产生支路131产生的均衡电压。此外，本实施例中，第一开关元件N3和第二开关元件N4的导通或关断直接通过均衡信号控制，从而可使第一开关元件N3和第二开关元件N4与均衡电压产生支路131同时被触发。

可选的，所述上拉电路110包括一第三晶体管P1，所述第三晶体管P1的栅极与所述第一节点NA连接，所述第三晶体管P1的源极连接至一第三电压源VDD‐1，所述第三晶体管P1的漏极连接至所述输出驱动器的输出端OUT。当第一节点NA处的电压值达到其上拉信号Pull Up的电压值时，第三晶体管P1导通，输出第三电压源VDD‐1的电压值。本实施例中，所述第三晶体管P1为PMOS晶体管，所述第三电压源VDD‐1为供电电源。

可选的，所述下拉电路120包括一第四晶体管N1，所述第四晶体管N1的栅极与所述第二节点NB连接，所述第四晶体管N1的源极连接至一第四电压源VSS‐1，所述第四晶体管N1的漏极连接至所述输出驱动器的输出端OUT。当第二节点NB处的电压值达到其下上拉信号Pull Down的电压值时，第四晶体管N1导通，输出第四电压源VSS‐1的电压值。本实施例中，所述第四晶体管N1为NMOS晶体管，所述第四电压源VSS‐1为接地电源。

本实施例中，所述输出驱动电路的工作原理可参考如下。

当输出驱动电路处于初始状态时，均衡信号输入端EQ接收一均衡信号；

根据所述均衡信号，第一晶体管P2和第二晶体管N2导通，于第三节点NC处产生一均衡电压，所述均衡电压的电压值为介于第一电压源VDD‐1的电压值和第二电压源VSS‐1的电压值之间的一个特定电压值；

同时，根据所述均衡信号，第一开关元件N3和第二开关元件N4导通，以为第一节点NA和第二节点NB提供所述均衡电压；

根据所述均衡电压，以使第三晶体管P1和/或第四晶体管N1导通，进而可在输出端OUT输出一稳定的电压值，其中，所述均衡电压的电平为介于低电平(使第三晶体管P1导通)和高电平(使第四晶体管N1导通)之间的中间电平。

此时，当输出驱动器接收一初始信号时，即所述输出驱动电路是在一稳定的状态下执行数据输出的过程，进而可输出一稳定的输出信号；并且，由于所述第一节点NA和第二节点NB的电压值为均衡电压的电压值，并且其电平为中间电平，如此一来，即可有效提高上拉速度或下拉速度，进而可更快的输出输出信号。

此外，本发明还提供了一种存储器的读电路，通过将以上所述的输出驱动器应用于存储器的读电路中，以确保读电路在读取初始的数据信号时，也能够快速并稳定的产生输出信号。所述存储器例如可以是非易失性存储器(NVM)。

图3为本发明一实施例中的存储器的读电路的示意图，如图3所示，所述读电路包括如上所述的输出驱动器100、一或非门200、一与非门300、一数据信号输入端DATA和一使能信号输入端OUTEN。其中，所述数据信号输入端DATA和所述使能信号输入端OUTEN均连接至所述或非门200的输入端和所述与非门300的输入端；所述或非门200的输出端与所述输出驱动电路100连接于第一节点处NA，所述与非门300的输出端与所述输出驱动电路100连接于第二节点处NB。其中，所述输出驱动器100的电路结构即其工作原理可参考上述实施例，此处不做赘述。

当所述读电路未执行读操作，即所述读电路处于初始状态时，所述输出驱动器100中的均衡电路可于第一节点NA和第二节点NB处提供一均衡电压，使输出驱动器100处于一稳定的状态。进而，当所述读电路在第一次读取数据信号时，可稳定的产生一输出信号。此外，所述均衡电压的电平值为介于高电平和低电平之间的中间电平，因此，在读取初始数据时，第一节点NA处的电平值可更快的到达低电平，或者，第二节点NB处的电平值可更快的到达高电平，如此，即能够更快速的形成输出信号。

当所述读电路读取数据信号时，所述数据信号输入端DATA将数据信号和所述使能信号输入端OUTEN将使能信号分别输入至所述或非门200和所述与非门300中；所述或非门200和所述与非门300根据各自所接收到的信号产生分别一逻辑信号，若于第一节点NA处所产生的逻辑信号的电压值达到上拉信号Pull Up的电压值，则输出驱动器100输出第一电压值，若于第二节点NB处所产生的逻辑信号的电压值达到下拉信号Pull Down的电压值，则输出驱动器100输出第二电压值，进而可根据第一电压值或第二电压值读取所述数据信号。

进一步的，所述或非门200的输出端通过一第四反相器600连接于所述第一节点NA。以及，所述与非门300的输出端也可通过一第五反相器700连接于所述第二节点NB。本实施例中，当所述或非门200产生的逻辑信号为高电平时，经由所述第四反相器600后可于第一节点NAB处形成低电平的反相信号，该反相信号可构成所述输出驱动器100的上拉信号；当所述与非门300产生的逻辑信号为低电平时，经由第五反相器700后可于第二节点NB处形成高电平的反相信号，该反相信号可构成所述输出驱动器100的下拉信号。

继续参考图3所示，所述数据信号输入端DATA通过一第二反相器400分别连接于所述或非门200的输入端和所述与非门300的输入端。进一步的，所述使能信号输入端OUTEN通过一第三反相器500连接于所述或非门200的输入端，所述使能信号输入端OUTEN直接连接于所述与非门300的输入端。

即，当使能信号被使能而由所述使能信号输入端OUTEN输入时，高电平的使能信号经由第三反相器500后形成一低电平的反相信号，并输入至所述或非门200，以及高电平的使能信号直接输入至与非门300中。此时，若所述数据信号输入端DATA输入一高电平的数据信号时，高电平的数据信号经第二反相器400反相后形成一低电平的反相信号，低电平的反相信号输入至所述或非门200，所述或非门200根据接收到的两个低电平的反相信号后，产生一高电平的逻辑信号；若所述数据信号输入端DATA输入一低电平的数据信号，并经由第二反相器400后形成高电平的反相信号，高电平的反相信号输入至所述与非门300，所述与非门300根据所接收到的两个高电平的反相信号后，产生一低电平的逻辑信号。

综上所述，本发明提供的输出驱动器中具有一均衡电路，当输出驱动器处于初始状态时，所述均衡电路可提供一均衡电压，在所述均衡电压的作用下可使所述输出驱动器维持一稳定的状态，避免所述输出驱动器处于不稳定的状态，进而在初始信号输入后，仍能够更快的产生的稳定的输出信号。

如此一来，当将所述输出驱动器应用于存储器中，可更为准确的执行相应的操作。例如，在存储器的读电路中，由于其输出驱动器的初始状态为稳定的状态，进而当所述读电路在第一次读取初始数据信号时，能够更稳定的输出相应的输出信号，进而可使第一次的读操作过程更为准确。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (14)

1.一种输出驱动器，其特征在于，包括一上拉电路、一下拉电路和一均衡电路；

所述上拉电路的输入端与所述均衡电路的输出端相连并连接至一第一节点处；

所述下拉电路的输入端与所述均衡电路的输出端相连并连接至一第二节点处；

所述上拉电路的输出端和所述下拉电路的输出端均连接至所述输出驱动器的输出端；

当所述输出驱动器中没有信号输出时，所述均衡电路分别为所述第一节点和所述第二节点提供一均衡电压，所述上拉电路输出第一电压值和/或所述下拉电路输出第二电压值。

2.如权利要求1所述的输出驱动器，其特征在于，所述均衡电路包括：一均衡信号输入端、一均衡电压产生支路、一第一开关元件和一第二开关元件；

所述均衡信号输入端与所述均衡电压产生支路

所述第一开关元件连接于所述第三节点和所述第一节点之间；

所述第二开关元件连接于所述第三节点连接，所述均衡电压产生支路于一第三节点处产生所述均衡电压；和所述第二节点之间；

当所述输出驱动器中没有信号输出时，所述均衡信号输入端接收一均衡信号，所述均衡电压产生支路在所述第三节点处产生均衡电压，所述第一开关元件和所述第二开关元件均导通。

3.如权利要求2所述的输出驱动器，其特征在于，所述均衡电压产生支路包括一第一晶体管和一第二晶体管，所述第一晶体管和所述第二晶体管的栅极均连接至所述均衡信号输入端，所述第一晶体管的源极连接至一第一电压源，所述第一晶体管的漏极与所述第二晶体管的漏极相连并连接至所述第三节点，所述第二晶体管的源极连接至一第二电压源；

当所述均衡信号输入端接收一均衡信号时，所述第一晶体管和所述第二晶体管均导通，于所述第三节点处产生均衡电压。

4.如权利要求3所述的输出驱动器，其特征在于，所述第一晶体管为PMOS晶体管，所述第一晶体管通过一第一反相器连接至所述均衡信号输入端；所述第二晶体管为NMOS晶体管，所述第二晶体管直接连接至所述均衡信号输入端。

5.如权利要求2所述的输出驱动器，其特征在于，所述第一开关元件和所述第二开关元件均为NMOS晶体管，所述第一开关元件和所述第二开关元件的栅极均连接至所述均衡信号输入端，所述第一开关元件和所述第二开关的源极均连接至所述第三节点，所述第一开关元件的漏极连接至所述第一节点；所述第二开关的漏极连接至所述第二节点。

6.如权利要求1所述的输出驱动器，其特征在于，所述上拉电路包括一第三晶体管，所述第三晶体管的栅极与所述第一节点连接，所述第三晶体管的源极连接至一第三电压源，所述第三晶体管的漏极连接至所述输出驱动器的输出端。

7.如权利要求1所述的输出驱动器，其特征在于，所述下拉电路包括一第四晶体管，所述第四晶体管的栅极与所述第二节点连接，所述第四晶体管的源极连接至一第四电压源，所述第四晶体管的漏极连接至所述输出驱动器的输出端。

8.如权利要求1所述的输出驱动器，其特征在于，所述均衡电压的电平值介于所述上拉电路对应的上拉信号的电平值和所述下拉电路对应的下拉信号的电平值之间。

9.一种存储器的读电路，其特征在于，所述读电路包括如权利要求1‐8其中之一所述的输出驱动器、一或非门、一与非门、一数据信号输入端和一使能信号输入端；

所述数据信号输入端和所述使能信号输入端均连接至所述或非门的输入端和所述与非门的输入端；所述或非门的输出端与所述输出驱动电路连接于第一节点处，所述与非门的输出端与所述输出驱动电路连接于第二节点处。

10.如权利要求9所述的存储器的读电路，其特征在于，所述数据信号输入端通过一第二反相器分别连接于所述或非门的输入端和所述与非门的输入端。

11.如权利要求9所述的存储器的读电路，其特征在于，所述使能信号输入端通过一第三反相器连接于所述或非门的输入端，所述使能信号输入端直接连接于所述与非门的输入端。

12.如权利要求9所述的存储器的读电路，其特征在于，所述或非门的输出端通过一第四反相器连接于所述第一节点处。

13.如权利要求9所述的存储器的读电路，其特征在于，所述与非门的输出端通过一第五反相器连接于所述第二节点处。

14.如权利要求9所述的存储器的读电路，其特征在于，所述存储器为非易失性存储器。