CN111916124A - 数据读取电路及存储单元 - Google Patents

数据读取电路及存储单元 Download PDF

Info

Publication number
CN111916124A
CN111916124A CN201910381401.9A CN201910381401A CN111916124A CN 111916124 A CN111916124 A CN 111916124A CN 201910381401 A CN201910381401 A CN 201910381401A CN 111916124 A CN111916124 A CN 111916124A
Authority
CN
China
Prior art keywords
unit
voltage
current
comparison
reading circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910381401.9A
Other languages
English (en)
Other versions
CN111916124B (zh
Inventor
汪腾野
王韬
倪昊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201910381401.9A priority Critical patent/CN111916124B/zh
Priority to US16/864,723 priority patent/US11031060B2/en
Publication of CN111916124A publication Critical patent/CN111916124A/zh
Application granted granted Critical
Publication of CN111916124B publication Critical patent/CN111916124B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1697—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0033—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Read Only Memory (AREA)

Abstract

一种数据读取电路及存储单元，所述数据读取电路：被读取单元、参考电流产生单元、电流调节单元、基准单元、比较单元以及与所述基准单元对应的稳压单元，其中：所述电流调节单元用于调节所述参考电流的大小，并输出调节后的所述参考电流至所述比较单元；所述基准单元用于提供并输出基准电压至所述比较单元；所述比较单元用于根据调节后的所述参考电流和所述被读取单元的电流所对应的比较点电压，将所述比较点电压和所述基准电压进行比较，输出比较结果；所述稳压单元用于在所述基准单元与所述比较单元之间进行直流阻隔，维持所述基准电压与所述比较点电压的差分匹配。采用上述方案，可以在漏电情况下正确读出数据。

Description

数据读取电路及存储单元
技术领域
本发明属于集成电路技术领域，特别涉及一种数据读取电路及存储单元。
背景技术
如今，磁性随机存储器(Magnetic Random Access Memory，MRAM)具有不可估量的广阔前景。其中，以自旋转移矩磁性随机存储器(Spin Transfer Torque Magnetic RandomAccess Memory，STT-MRAM)为代表，具有高读写速度、高密度、低功耗、长数据保存时间和高寿命等特点。
MRAM具有电阻可变性，因此可以通过其不同的电阻状态来存储数据信息。但是，受现有工艺限制，MRAM中每个单元(Cell)的高阻和低阻两种状态的电阻值比率较低，由此导致MRAM读取过程中区分两种状态的窗口比较小。
现有技术中，通常输入到锁存比较器的基准电压点会连接到存储阵列，以与比较点进行匹配，进而根据基准电压和比较点电压的差值来读出存储器中的数据。但是电路中可能会存在漏电的情况，过大的漏电会导致比较点电压迅速下降，继而导致无法正确从MRAM中读出数据。
发明内容
本发明实施例解决的是由于漏电而无法正确读出数据的技术问题。
为解决上述技术问题，本发明实施例提供一种数据读取电路，包括：被读取单元、参考电流产生单元、电流调节单元、基准单元、比较单元以及与所述基准单元对应的稳压单元，其中：所述被读取单元，与所述电流调节单元以及所述比较单元连接，用于存储待读取的数据；所述参考电流产生单元，与所述电流调节单元连接，用于提供并输出参考电流至所述电流调节单元；所述电流调节单元，与所述参考电流产生单元、所述被读取单元以及所述比较单元连接，用于调节所述参考电流的大小，并输出调节后的所述参考电流至所述比较单元；所述基准单元，与所述稳压单元连接，用于提供并输出基准电压至所述比较单元；所述比较单元，与所述稳压单元、所述被读取单元以及所述电流调节单元连接，用于根据调节后的所述参考电流和所述被读取单元的电流所对应的比较点电压，将所述比较点电压和所述基准电压进行比较，输出比较结果；所述稳压单元，与所述基准单元以及所述比较单元连接，用于在所述基准单元与所述比较单元之间进行直流阻隔，维持所述基准电压与所述比较点电压的差分匹配。
可选的，所述基准单元包括：第一数据存储阵列；所述第一数据存储阵列对应的字线关闭。
可选的，所述参考电流产生单元包括：与所述第一数据存储阵列对应的第二数据存储阵列。
可选的，所述稳压单元，包括DC稳压电容以及AC噪声耦合电容，其中：所述DC稳压电容的第一端连接所述比较单元的基准电压输入端和所述AC噪声耦合电容，第二端接地；所述AC噪声耦合电容的第一端连接所述比较单元的基准电压输入端和所述DC稳压电容的第一端，第二端连接所述基准单元。
可选的，所述电流调节单元，用于镜像预设比例的所述参考电流到所述被读取单元。
可选的，所述参考电流产生单元，还用于控制所述参考电流产生单元的位线电压。
可选的，所述参考电流产生单元，包括：运算放大器、第一NMOS管以及第二数据存储阵列；所述运算放大器，同相输入端接外部偏置电压，反相输入端接所述第二数据存储阵列和所述第一NMOS管的漏极，输出端接所述第一NMOS管的栅极；所述第一NMOS管，源极接所述电流调节单元。
可选的，所述参考电流产生单元，包括：并联的可调电阻以及位线漏电补偿通路；所述可调电阻的第一端与所述位线漏电补偿通路并联，第二端接地；所述位线漏电补偿通路包括第三数据存储阵列，所述位线漏电补偿通路上位线连接的所述第三数据存储阵列的字线都被关闭。
可选的，所述参考电流产生单元，还包括：运算放大器和第一NMOS管；所述运算放大器，同相输入端接外部偏置电压，反相输入端接所述第三数据存储阵列、所述可调电阻的第一端和所述第一NMOS管的漏极，输出端接所述第一NMOS管的栅极；所述第一NMOS管，源极接所述电流调节单元。
可选的，所述电流调节单元，包括第一PMOS管和第二PMOS管；所述第一PMOS管，栅极接所述第一PMOS管的漏极、所述参考电流产生单元以及所述第二PMOS管的栅极，源极接所述第二PMOS管的源极；所述第二PMOS管，漏极接所述比较单元和所述被读取单元。
可选的，所述被读取单元，包括串联的数据存储器和位线选择器；所述位线选择器一端连接所述数据存储器，另一端连接所述比较单元和所述电流调节单元。
可选的，所述比较单元，包括至少一个锁存电压比较器。
可选的，所述比较单元，包括第一端接在所述比较单元的比较点电压输入端上的第一电容，所述第一电容的第二端接地。
本发明实施例还提供了一种存储单元，包括上述任一种所述的数据读取电路。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
在比较单元和基准单元之间增加稳压单元，避免了比较单元与基准单元之间“直接连接到阵列中”，以获取完美的噪声和负载匹配的现有技术的思路限制。通过增加稳压单元进行直流阻隔，维持基准电压与比较点电压的差分匹配，有效避免了漏电情况下对数据读取过程的影响。同时，通过电流调节单元调整参考电流，使得参考电流符合漏电趋势下的参考电流需要，有效改善读裕量。
进一步，参考电流产生单元包括：并联的可调电阻以及位线漏电补偿通路。对参考电流进行近似于被读取单元环境的电流补偿，使得被读取单元可以被正确读取。
附图说明
图1是现有技术中一种数据读取电路的电路结构图；
图2是现有技术中位线电压水平的示意图；
图3是本发明实施例中的一种数据读取电路的电路结构图；
图4是本发明实施例中的另一种参考电流产生单元的电路结构图。
具体实施方式
现有技术中，通常输入到锁存比较器的基准电压点会连接到存储阵列，以与比较点进行匹配，进而根据基准电压和比较点电压的差值来读出存储器中的数据。但是电路中可能会存在漏电的情况，过大的漏电会导致比较点电压迅速下降，继而导致无法正确从MRAM中读出数据。
参照图1，给出了现有技术中一种数据读取电路的电路结构图。图2是现有技术中位线电压水平的示意图。
现有的数据读取电路包括被读取单元、参考单元和锁存电压比较器。由图1可知，Vdd为电源电压，锁存电压比较器的一个输入端为电压比较点Vio，锁存电压比较器的另一个输入端与参考单元直接连接。当出现漏电的情况时，基准电压Vref会迅速下降。由图2可知，由位线漏电所导致的Vref下降使Vref达不到预期水平，在位线BL预充电后，Vref与位线BL经过放大后的电压2的差值缩小，Vref与位线BL经过放大后的电压1的差值放大，造成数据读取不正确。
另外，采用上述现有的数据读取电路进行数据读取时，可能出现基准电压Vref漂移以及被读取单元的阵列中存在噪声的情况，此时电压比较点Vio会受到噪声的影响，而Vref却不会受到影响。此时Vio和Vref的差值，即数据读取的判断窗口，会相应的减小，继而导致数据读取错误。
本发明实施例中，在比较单元和基准单元之间增加稳压单元，避免了比较单元与基准单元之间“直接连接到阵列中”，以获取完美的噪声和负载匹配的现有技术的思路限制。通过增加稳压单元进行直流阻隔，维持基准电压与比较点电压的差分匹配，有效避免了漏电情况下对数据读取过程的影响。同时，通过电流调节单元调整参考电流，使得参考电流符合漏电趋势下的参考电流需要，有效改善读裕量。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
本发明实施例提供了一种数据读取电路，参照图3，数据读取电路包括被读取单元301、参考电流产生单元302、电流调节单元303、基准单元304、比较单元305以及与所述基准单元对应的稳压单元306，其中：
被读取单元301，与电流调节单元303的输出端以及比较单元305的输入端连接，用于存储待读取的数据；
参考电流产生单元302，与电流调节单元303的输入端连接，用于提供并输出参考电流至电流调节单元303；
电流调节单元303，与参考电流产生单元302的输出端、被读取单元301的输入端以及比较单元305的输入端连接，用于调节所述参考电流的大小，并输出调节后的所述参考电流至比较单元305；
基准单元304，与稳压单元306的输入端连接，用于提供并输出基准电压Vref至比较单元305；
比较单元305，与稳压单元306的输出端、被读取单元301的输入端以及电流调节单元303的输出端连接，用于根据调节后的参考电流和被读取单元301的电流所对应的比较点电压Vio，将所述比较点电压Vio和所述基准电压Vref进行比较，输出比较结果；
稳压单元306，与基准单元304的输出端以及比较单元305的输入端连接，用于在所述基准单元304与所述比较单元305之间进行直流阻隔，维持所述基准电压Vref与所述比较点电压Vio的差分匹配。
在具体实施中，稳压单元306，可以包括DC稳压电容C2以及AC噪声耦合电容C1。
其中，DC稳压电容C2的第一端连接所述比较单元305的基准电压输入端Vref和所述AC噪声耦合电容C1，第二端接地；
AC噪声耦合电容C1的第一端连接所述比较单元306的基准电压输入端Vref和所述DC稳压电容出的第一端，第二端连接所述基准单元304。
在实际应用中，DC稳压电容C2的第一端连接所述比较单元305的基准电压输入端Vref，可以模拟信号输入点的位线负载，保证比较点电压Vio与基准电压Vref的良好差分匹配；AC噪声耦合电容C1的第二端耦合到所述基准单元304的位线，可以避免比较单元305与基准单元304直接连接所造成的漏电问题。因此，C1、C2的组合可以保证比较单元305的两个输入端实现较好的差分输入匹配，使得数据可以被正确读取。
在具体实施中，电流调节单元303可以用于镜像预设比例的参考电流到被读取单元301，以作为被读取单元301的负载，将被读取单元中的Cell电流Icell转换为电压信号。
在具体实施中，参考电流产生单元302中还可以设置稳压电路，以产生参考电流，并控制所述参考电流产生单元303的位线电压。
在具体实施中，参考电流产生单元302可以包括：并联的可调电阻以及位线漏电补偿通路；所述可调电阻的第一端与所述位线漏电补偿通路并联，第二端接地；所述位线漏电补偿通路包括第三数据存储阵列，所述位线漏电补偿通路上位线连接的所述第三数据存储阵列的字线WL都被关闭。
在实际应用中，第三数据存储阵列是数据存储器，例如MRAM，其中预设第三位置的N个Cell(N*Cell)所构成。同时，第三数据存储阵列对应的字线关闭，即对应的字线电压接低LV。
参考电流产生单元302可以对参考电流进行近似于被读取单元301环境的电流补偿Ileal，使得被读取单元301可以被正确读取。可以理解的是，参考电流产生单元302所提供的参考电流在可以实时反应漏电趋势的条件下，不限定参考电流产生单元302中阵列的组合方式，本发明在此不作赘述。
在具体实施中，参考电流产生单元302还可以包括：运算放大器OA和第一NMOS管NM1；所述运算放大器OA，同相输入端接外部偏置电压Vbias，反相输入端接所述第三数据存储阵列、所述可调电阻的第一端和所述第一NMOS管NM1的漏极，输出端接所述第一NMOS管NM1的栅极；所述第一NMOS管NM1，源极接所述电流调节单元303。运算放大器OA和第一NMOS管NM1可以组成稳压电路，精确控制参考电流产生单元303的位线电压水平。
在实际应用中，电流调节单元303可以将参考电流进行一定比例的放大或缩小，保证参考电流可以灵活调整，以符合漏电趋势下的参考电流变化需要。
在具体实施中，电流调节单元303可以包括第一PMOS管PM1和第二PMOS管PM2。第一PMOS管PM1和第二PMOS管PM2可以将参考电流进行一定比例的放大或缩小。所述第一PMOS管PM1，栅极接所述第一PMOS管PM1的漏极、所述参考电流产生单元302以及所述第二PMOS管PM2的栅极，源极接所述第二PMOS管PM2的源极；所述第二PMOS管PM2，漏极接所述比较单元305和所述被读取单元301。
在具体实施中，被读取单元301可以包括串联的数据存储器和位线选择器YMUX；所述位线选择器YMUX一端连接所述数据存储器，另一端连接所述比较单元305和所述电流调节单元303。数据存储器可以是MRAM等数据存储器中的N个Cell(N*Cell)，且数据存储器对应的字线电压接高HV。
在具体实施中，比较单元305可以包括至少一个锁存电压比较器。可以理解的是，在保证比较单元305可以实现根据调节后的所述参考电流和所述被读取单元301的电流所对应的比较点电压Vio，将所述比较点电压Vio和所述基准电压Vref进行比较，最后输出比较结果的目的，不限定比较单元305中比较器的类型和数据，本发明在此不作赘述。
在具体实施中，比较单元305可以包括第一端接在所述比较单元305的比较点电压Vio输入端上的第一电容C3，所述第一电容C3的第二端接地。
在具体实施中，基准单元304可以包括：第一数据存储阵列；所述第一数据存储阵列是数据存储器，例如MRAM，其中预设第一位置的N个Cell(N*Cell)所构成。同时，第一数据存储阵列对应的字线关闭，即对应的字线电压接低LV。
参照图4，给出了本发明实施例中的另一种参考电流产生单元302的电路结构图。
在具体实施中，参考电流产生单元302可以包括：与第一数据存储阵列对应的第二数据存储阵列。第二数据存储阵列是数据存储器，例如MRAM，其中预设第二位置的N个Cell(N*Cell)所构成。同时第二数据存储阵列对应的字线WL电压接高HV。
在具体实施中，参考电流产生单元302可以包括：运算放大器OA、第一NMOS管NM1以及第二数据存储阵列；所述运算放大器OA，同相输入端接外部偏置电压Vbias，反相输入端接所述第二数据存储阵列和所述第一NMOS管NM1的漏极，输出端接所述第一NMOS管NM1的栅极；所述第一NMOS管NM1，源极接所述电流调节单元303。运算放大器OA和第一NMOS管NM1可以组成稳压电路，精确控制参考电流产生单元303的位线电压水平。
在实际应用中，参考电流产生单元302中的第二数据存储阵列与基准单元304中的第一数据存储阵列对应。因此，参考电流产生单元302采用了基准单元304的数据存储阵列组合，可以完整模拟基准单元304中位线的漏电趋势，进而避免了比较点电压Vio与基准电压Vref的差分不匹配，进而无法正确读取数据的问题。
在具体实施中，第一数据存储阵列、第二数据存储阵列以及第三数据存储阵列为数据存储器的不同位置的存储单元(Cell)。
在具体实施中，所有PMOS管的衬底接电源VDD，所有NMOS管的衬底接地。
在实际应用中，MRAM的高阻和低阻状态的比率较低，且MRAM位线读取电压也较低，采用本发明实施例提供的数据读取电路，可以大大改善判断数据存储器状态的裕量。因此，本发明实施例提供的数据读取电路对于高阻和低阻状态的比率较低、位线读取电压较低或两者均较低的数据存储器，可以有效改善读裕量。
在实际应用中，可以先对锁存电压比较器的两个输入端以及被读取单元301的位线预充电到一定水平。然后放大位线电压信号，电压比较点Vio随被读取单元301的数据大小而发生改变，此时基准电压Vref保持稳定。当锁存电压比较器的两个输入端之间的差分信号满足一定裕量后，再激活锁存电压比较器，以完成对数据的锁存。可以理解的是，用户根据自身的不同需求，可以选择上述工作时序，也可以设置其他工作时序，本发明在此不作限定。
综上所述，在比较单元和基准单元之间增加稳压单元，避免了比较单元与基准单元之间“直接连接到阵列中”，以获取完美的噪声和负载匹配的现有技术的思路限制。通过增加稳压单元进行直流阻隔，维持基准电压与比较点电压的差分匹配，有效避免了漏电情况下对数据读取过程的影响。同时，通过电流调节单元调整参考电流，使得参考电流符合漏电趋势下的参考电流需要，有效改善读裕量。
本发明实施例还提供了一种存储单元，所述存储单元包括本发明上述实施例中提供的任一种数据读取电路。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (14)

1.一种数据读取电路，其特征在于，包括：被读取单元、参考电流产生单元、电流调节单元、基准单元、比较单元以及与所述基准单元对应的稳压单元，其中：
所述被读取单元，与所述电流调节单元以及所述比较单元连接，用于存储待读取的数据；
所述参考电流产生单元，与所述电流调节单元连接，用于提供并输出参考电流至所述电流调节单元；
所述电流调节单元，与所述参考电流产生单元、所述被读取单元以及所述比较单元连接，用于调节所述参考电流的大小，并输出调节后的所述参考电流至所述比较单元；
所述基准单元，与所述稳压单元连接，用于提供并输出基准电压至所述比较单元；
所述比较单元，与所述稳压单元、所述被读取单元以及所述电流调节单元连接，用于根据调节后的所述参考电流和所述被读取单元的电流所对应的比较点电压，将所述比较点电压和所述基准电压进行比较，输出比较结果；
所述稳压单元，与所述基准单元以及所述比较单元连接，用于在所述基准单元与所述比较单元之间进行直流阻隔，维持所述基准电压与所述比较点电压的差分匹配。
2.如权利要求1所述的数据读取电路，其特征在于，所述基准单元包括：第一数据存储阵列；所述第一数据存储阵列对应的字线关闭。
3.如权利要求2所述的数据读取电路，其特征在于，所述参考电流产生单元包括：与所述第一数据存储阵列对应的第二数据存储阵列。
4.如权利要求1所述的数据读取电路，其特征在于，所述稳压单元，包括DC稳压电容以及AC噪声耦合电容，其中：
所述DC稳压电容的第一端连接所述比较单元的基准电压输入端和所述AC噪声耦合电容，第二端接地；
所述AC噪声耦合电容的第一端连接所述比较单元的基准电压输入端和所述DC稳压电容的第一端，第二端连接所述基准单元。
5.如权利要求1所述的数据读取电路，其特征在于，所述电流调节单元，用于镜像预设比例的所述参考电流到所述被读取单元。
6.如权利要求1所述的数据读取电路，其特征在于，所述参考电流产生单元，还用于控制所述参考电流产生单元的位线电压。
7.如权利要求1所述的数据读取电路，其特征在于，所述参考电流产生单元，包括：运算放大器、第一NMOS管以及第二数据存储阵列；
所述运算放大器，同相输入端接外部偏置电压，反相输入端接所述第二数据存储阵列和所述第一NMOS管的漏极，输出端接所述第一NMOS管的栅极；所述第一NMOS管，源极接所述电流调节单元。
8.如权利要求1所述的数据读取电路，其特征在于，所述参考电流产生单元，包括：并联的可调电阻以及位线漏电补偿通路；
所述可调电阻的第一端与所述位线漏电补偿通路并联，第二端接地；
所述位线漏电补偿通路包括第三数据存储阵列，所述位线漏电补偿通路上位线连接的所述第三数据存储阵列的字线都被关闭。
9.如权利要求8所述的数据读取电路，其特征在于，所述参考电流产生单元，还包括：运算放大器和第一NMOS管；
所述运算放大器，同相输入端接外部偏置电压，反相输入端接所述第三数据存储阵列、所述可调电阻的第一端和所述第一NMOS管的漏极，输出端接所述第一NMOS管的栅极；
所述第一NMOS管，源极接所述电流调节单元。
10.如权利要求1所述的数据读取电路，其特征在于，所述电流调节单元，包括第一PMOS管和第二PMOS管；
所述第一PMOS管，栅极接所述第一PMOS管的漏极、所述参考电流产生单元以及所述第二PMOS管的栅极，源极接所述第二PMOS管的源极；
所述第二PMOS管，漏极接所述比较单元和所述被读取单元。
11.如权利要求1所述的数据读取电路，其特征在于，所述被读取单元，包括串联的数据存储器和位线选择器；所述位线选择器一端连接所述数据存储器，另一端连接所述比较单元和所述电流调节单元。
12.如权利要求1所述的数据读取电路，其特征在于，所述比较单元，包括至少一个锁存电压比较器。
13.如权利要求1所述的数据读取电路，其特征在于，所述比较单元，包括第一端接在所述比较单元的比较点电压输入端上的第一电容，所述第一电容的第二端接地。
14.一种存储单元，其特征在于，包括权利要求1至13任一项所述的数据读取电路。
CN201910381401.9A 2019-05-08 2019-05-08 数据读取电路及存储单元 Active CN111916124B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201910381401.9A CN111916124B (zh) 2019-05-08 2019-05-08 数据读取电路及存储单元
US16/864,723 US11031060B2 (en) 2019-05-08 2020-05-01 Data reading circuit and storage unit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910381401.9A CN111916124B (zh) 2019-05-08 2019-05-08 数据读取电路及存储单元

Publications (2)

Publication Number Publication Date
CN111916124A true CN111916124A (zh) 2020-11-10
CN111916124B CN111916124B (zh) 2022-05-13

Family

ID=73047247

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910381401.9A Active CN111916124B (zh) 2019-05-08 2019-05-08 数据读取电路及存储单元

Country Status (2)

Country Link
US (1) US11031060B2 (zh)
CN (1) CN111916124B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6163191A (en) * 1997-06-13 2000-12-19 Seiko Instruments Inc. Writing signal timer output circuit which includes a bistable timer signal generator
CN102467967A (zh) * 2010-11-12 2012-05-23 上海复旦微电子股份有限公司 用于电可擦写只读存储器的读出电路和读出方法
CN106169309A (zh) * 2016-07-01 2016-11-30 中国科学院上海高等研究院 调整读出电路参考电流的系统和方法、读出电路
CN106205713A (zh) * 2016-06-29 2016-12-07 上海电机学院 一种高速感应放大器
US20180158523A1 (en) * 2016-12-02 2018-06-07 SK Hynix Inc. Electronic device
CN108305647A (zh) * 2017-01-11 2018-07-20 中芯国际集成电路制造(上海)有限公司 输出驱动器和存储器的读电路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3596808B2 (ja) * 2000-08-10 2004-12-02 沖電気工業株式会社 不揮発性半導体記憶装置
US8149627B2 (en) * 2010-03-02 2012-04-03 Macronix International Co., Ltd. Current sink system based on sample and hold for source side sensing
WO2015132980A1 (en) * 2014-03-07 2015-09-11 Akira Katayama Memory device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6163191A (en) * 1997-06-13 2000-12-19 Seiko Instruments Inc. Writing signal timer output circuit which includes a bistable timer signal generator
CN102467967A (zh) * 2010-11-12 2012-05-23 上海复旦微电子股份有限公司 用于电可擦写只读存储器的读出电路和读出方法
CN106205713A (zh) * 2016-06-29 2016-12-07 上海电机学院 一种高速感应放大器
CN106169309A (zh) * 2016-07-01 2016-11-30 中国科学院上海高等研究院 调整读出电路参考电流的系统和方法、读出电路
US20180158523A1 (en) * 2016-12-02 2018-06-07 SK Hynix Inc. Electronic device
CN108154894A (zh) * 2016-12-02 2018-06-12 爱思开海力士有限公司 电子设备
CN108305647A (zh) * 2017-01-11 2018-07-20 中芯国际集成电路制造(上海)有限公司 输出驱动器和存储器的读电路

Also Published As

Publication number Publication date
US11031060B2 (en) 2021-06-08
US20200357451A1 (en) 2020-11-12
CN111916124B (zh) 2022-05-13

Similar Documents

Publication Publication Date Title
US7382674B2 (en) Static random access memory (SRAM) with clamped source potential in standby mode
US7382672B2 (en) Differential and hierarchical sensing for memory circuits
TW316980B (zh)
US8537625B2 (en) Memory voltage regulator with leakage current voltage control
US9019746B2 (en) Resistive memory device and method for driving the same
US9373383B2 (en) STT-MRAM sensing technique
CN105518798A (zh) 半导体存储装置及存储器系统
US7345512B2 (en) Sense amplifier for low voltage high speed sensing
US10566034B1 (en) Memory device with control and test circuit, and method for test reading and writing using bit line precharge voltage levels
US20120039143A1 (en) Sense amplifier with adjustable back bias
US9558792B2 (en) Voltage generating circuit
US10490259B2 (en) Integrated circuit
CN111916124B (zh) 数据读取电路及存储单元
US11670384B2 (en) Memory system capable of reducing the reading time
US9054654B2 (en) Differential amplifier circuit having plural current mirror circuits
TW201717205A (zh) 非依電性記憶體裝置及其操作方法
WO2022127428A1 (zh) 一种磁性随机存储器及其读电路
CN112967740A (zh) 非易失存储器超高速读出电路及读出方法
CN111916133B (zh) 一种数据读取电路及存储单元
US11574678B2 (en) Resistive random access memory, and method for manufacturing resistive random access memory
CN113160861B (zh) Mram单元读取电路及读取方法、stt-mram
US20220246192A1 (en) Dynamic memory with sustainable storage architecture and clean up circuit
WO2022222274A1 (zh) 一种阻变存储器的数据读出电路和阻变存储电路
JP2707828B2 (ja) ダイナミックメモリ
US9324383B2 (en) Source line voltage regulation scheme for leakage reduction

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant