JP3596808B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は，不揮発性半導体記憶装置にかかり，テスト回路を備えた不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来の不揮発性半導体記憶装置としてのワンタイムＰＲＯＭ（ＯＴＰ：Ｏｎｅ Ｔｉｍｅ ＰＲＯＭ）の回路構成を図１９に示す。
【０００３】
従来のＯＴＰに備えられたｎ個のデータ格納用メモリセル（以下，「セル」という）ＴＮ１−１〜ＴＮ１−ｎは，浮遊ゲートを有するＮチャネル型ＭＯＳトランジスタである。各コントロールゲートはワードラインＷＬ１〜ＷＬｎに接続され，各ドレインはビットラインＢＬに接続され，各ソースはグランドラインに接続されている。
【０００４】
ビットラインＢＬには，ｎ個のセルＴＮ１−１〜ＴＮ１−ｎに加えて，試験用セルＴＮ１−ｘが接続されている。この試験用セルＴＮ１−ｘのコントロールゲートは試験用ワードラインＷＬｘに接続されている。以下，試験用ワードラインＷＬｘおよび試験用セルＴＮ１−ｘをＯＴＰＲＯＷ部と称する。
【０００５】
リファレンスセルＴＮ１ｒ−１〜ＴＮ１ｒ−ｎ，ＴＮ１ｒ−ｘは，セルＴＮ１−１〜ＴＮ１−ｎおよび試験用セルＴＮ１−ｘから読み出されたデータを判定する際に用いられる判定基準電流を得るために備えられている。各リファレンスセルＴＮ１ｒ−１〜ＴＮ１ｒ−ｎ，ＴＮ１ｒ−ｘは，セルＴＮ１−１〜ＴＮ１−ｎ，ＴＮ１−ｘと同じサイズとなるように形成されている。各リファレンスセルＴＮ１ｒ−１〜ＴＮ１ｒ−ｎ，ＴＮ１ｒ−ｘのコントロールゲートはワードラインＷＬ１〜ＷＬｎ，ＷＬｘに接続され，各ドレインはリファレンスビットラインＢＬｒに接続され，各ソースはグランドラインに接続されている。
【０００６】
試験用ビットラインＢＬｙには，ｎ個の試験用セルＴＮ１ｙ−１〜ＴＮ１ｙ−ｎが接続されている。この試験用セルＴＮ１ｙ−１〜ＴＮ１ｙ−ｎの各コントロールゲートはワードラインＷＬ１〜ＷＬｎに接続され，各ソースはグランドラインに接続されている。以下，試験用ビットラインＢＬｙおよび試験用セルＴＮ１ｙ−１〜ＴＮ１ｙ−ｎをＯＴＰＣＯＬ部と称する。
【０００７】
各セルＴＮ１−１〜Ｔｎ１−ｎは，データが書込まれている時にはスレショルド電圧が高くなるため，ワードラインＷＬ１〜ＷＬｎがＬレベルからＨレベルに遷移してもオフ状態（あるいは，ドレイン電流量が小さい状態）を維持する。一方，リファレンスセルＴＮ１ｒ−１〜ＴＮ１ｒ−ｎは，データが書き込まれていないため，ワードラインＷＬがＨレベルのとき，オン状態となる。以下，データが書込まれていない場合のセルの状態を”１”と定義し，データが書込まれている場合の各セルの状態を”０”と定義する。
【０００８】
トランジスタＴＮ２は，列デコード信号Ｙによってオン／オフ制御され，カラムスイッチとして機能するものである。トランジスタＴＮ２ｒは，トランジスタＴＮ２に対応して備えられたダミー回路である。また，試験用列デコード信号Ｙｙによってオン／オフ制御され，試験用カラムスイッチとして機能するトランジスタＴＮ２ｙが備えられている。
【０００９】
ゲートに定電圧Ｖｂが印加されているトランジスタＴＮ３は，ビットラインＢＬに高電圧が印加されてセルＴＮ１−１〜ＴＮ１−ｎに誤ったデータが書き込まれることを防止するために備えられている。また，各セルＴＮ１−１〜ＴＮ１−ｎのドレインに印加される電圧が，トランジスタＴＮ３によって約１Ｖに制限されるため，ビットラインＢＬの寄生容量の充放電が抑制され，電流検出スピードが向上する。トランジスタＴＮ３ｒは，トランジスタＴＮ３に対応して備えられたダミー回路である。
【００１０】
トランジスタＴＰ１は，セルＴＮ１〜ＴＮ１−ｎ，ＴＮ１−ｘ，または，試験用セルＴＮ１ｙ−１〜ＴＮ１ｙ−ｎに流れる電流をセンスアンプ出力電圧Ｖｓｅｎに変換する負荷回路である。また，トランジスタＴＰ１ｒ１，ＴＰ１ｒ２は，リファレンスセルＴＮ１ｒ−１〜ＴＮ１ｒ−ｎ，ＴＮ１ｒ−ｘに流れる電流をリファレンス回路出力電圧Ｖｒｅｆに変換する負荷回路である。
【００１１】
ここで，トランジスタＴＰ１ｒ１とトランジスタＴＰ１ｒ２を１つの負荷回路として捉え，この負荷回路のオン抵抗をＲＴＰ１ｒとする。トランジスタＴＰ１は，そのオン抵抗ＲＴＰ１が，トランジスタＴＰ１ｒ１，ＴＰ１ｒ２から得られるオン抵抗ＲＴＰ１ｒよりも大きくなるように形成される。通常，トランジスタＴＰ１と同じサイズのトランジスタをリファレンス回路側に複数個備え，オン抵抗ＲＴＰ１がオン抵抗ＲＴＰ１ｒの２〜３倍となるように回路構成される。図１９に示した従来のＯＴＰには，リファレンス回路側に２個のトランジスタＴＰ１ｒ１，ＴＰ１ｒ２が備えられており，オン抵抗ＲＴＰ１とオン抵抗ＲＴＰ１ｒの比は，２：１とされている。これらダイオード接続されているトランジスタＴＰ１，ＴＰ１ｒ１，ＴＰ１ｒ２のオン抵抗は，セルＴＮ１−１〜ＴＮ１−ｎからのデータ読み出しスピードと，差動アンプａｍｐに入力されるセンスアンプ出力電圧Ｖｓｅｎとリファレンス回路出力電圧Ｖｒｅｆの電圧整合性を考慮して決定される。
【００１２】
差動アンプａｍｐは，一般的なものが用いられている。トランジスタＴＰ１とトランジスタＴＰ１ｒ１，ＴＰ１ｒ２は，それぞれ差動アンプａｍｐに対して，センスアンプ側とリファレンス回路側において同様に接続される。差動アンプａｍｐは，センスアンプ出力電圧Ｖｓｅｎとリファレンス回路出力電圧Ｖｒｅｆを受け，それらの電位差を増幅して電圧Ｖｏｕｔとして出力する。
【００１３】
ＯＴＰＲＯＷ部は，セルＴＮ１−１〜ＴＮ１−ｎと同じく，ビットラインＢＬに接続されているため，試験用セルＴＮ１−ｘにデータが書込まれた状態であれば，テストモードとして試験用ワードラインＷＬｘを選択することによって，ビットラインＢＬの状態を直接試験することが可能となる。
【００１４】
例えば，ワードラインとビットラインとの間にショート等の欠陥が存在し，ビットラインＢＬからグランドラインにセル電流ほどのリーク電流（定電流）が発生した場合の従来の不揮発性半導体記憶装置の動作について図２０を用いて説明する。
【００１５】
図２０に示した特性曲線図の横軸はセルＴＮ１（ＴＮ１−１〜ＴＮ１−ｎ，ＴＮ１−ｘ）のコントロールゲート電圧Ｖｃｇを示し，縦軸はセルＴＮ１のドレイン電流Ｉｄｓを示している。なお，ここではコントロールゲート電圧Ｖｃｇとして電源電圧Ｖｃｃが用いられた場合に即して説明する。
【００１６】
図２０の実線▲１▼は状態”１”にあるセルＴＮ１のドレイン電流Ｉｄｓを，実線▲２▼は状態”０”にあるセルＴＮ１のドレイン電流Ｉｄｓを，破線▲３▼は判定基準電流すなわちリファレンスセルＴＮ１ｒ（ＴＮ１ｒ−１〜ＴＮ１ｒ−ｎ，ＴＮ１ｒ−ｘ）のドレイン電流Ｉｄｓを，それぞれ理想的に表している。
【００１７】
リーク電流が発生した場合，実線▲１▼は実線▲１▼’にシフトし，実線▲２▼は実線▲２▼’にシフトする。状態”０”のセルＴＮ１のデータ読み出しの最低動作電圧Ｖｃｃｍｉｎおよび最大動作電圧Ｖｃｃｍａｘは，破線▲３▼と実線▲２▼’の交点ａ，交点ｂになる。
【００１８】
テストモードの場合，上述のように，試験用ワードラインＷＬｘをＨレベルとしてＯＴＰＲＯＷを選択し，ワードラインＷＬ０〜ＷＬｎをＬレベルとしてセルＴＮ１−１〜ＴＮ１−ｎを非選択とする。そして，試験用セルＴＮ１−ｘから格納データを読み出して，そのデータの”１”／”０”の判定が行われる。
【００１９】
試験用セルＴＮ１−ｘが状態”１”の場合，判定基準電流を示す破線▲３▼に基づき，差動アンプａｍｐはデータ”１”と判定して，判定結果に応じたレベルの電圧Ｖｏｕｔを出力する。
【００２０】
試験用セルＴＮ１−ｘが状態”０”の場合，コントロールゲート電圧Ｖｃｇが破線▲３▼と実線▲２▼’との交点ｂのＸ座標以上あるいは交点ａのＸ座標以下のとき，差動アンプはデータ”１”と判定して，判定結果に応じたレベルの電圧Ｖｏｕｔを出力する。
【００２１】
このように，ビットラインＢＬに存在するリークを伴う欠陥は，テストモードでＯＴＰＲＯＷを選択することによってスクリーニングすることが可能となる。
【００２２】
リファレンスセルＴＮ１ｒ（ＴＮ１ｒ−１〜ＴＮ１ｒ−ｎ）のスレショルド電圧Ｖｔが所定の値よりも高い欠陥については，試験用セルＴＮ１ｙ（ＴＮ１ｙ−１〜ＴＮ１ｙ−ｎ）にデータの書き込みを実施して状態”０”とする。その後，テストモードとして，試験用列デコード信号ＹｙおよびワードラインＷＬ１をＨレベルとする。選択された試験用セルＴＮ１ｙ−１とリファレンスセルＴＮ１ｒ−１について低電圧側の動作電圧マージンを測定することによって，状態”０”にあるセルについて，読み出し動作におけるコントロールゲート電圧Ｖｃｇのマージン不足が判断可能となる。
【００２３】
以上説明したように，従来のＯＴＰは，ＯＴＰＲＯＷおよびＯＴＰＣＯＬを備えており，ＯＴＰの組み立て後であっても，セルにデータを書き込むことなく欠陥セルのスクリーニングを実施することが可能であった。
【００２４】
【発明が解決しようとする課題】
しかしながら，従来のＯＴＰには，ＯＴＰＲＯＷやＯＴＰＣＯＬという通常動作には不必要な試験用回路が備えられていた。回路の微細化（配線層の薄膜化，配線間の狭ピッチ化等）が進むに伴い，ビットラインＢＬおよびワードラインＷＬはより細かく分割される傾向にある。一方，試験用セルは，メモリセルの分割の最少単位毎に挿入されなければならない。したがって，試験用セルの個数が著しく増加してしまい，全回路エリアに対するメモリセルエリアの割合が大きくなっていた。そして，このことは装置規模の縮小を妨げる要因の一つとなっていた。
【００２５】
さらに，従来の回路構成では，メモリセルの状態”１”／”０”を変化させて試験を行う必要があったため，試験フローのフレキシビリティが小さくなるうえ，試験用メモリセルに対するデータ書込み時間によって，試験時間が長くなっていた。
【００２６】
本発明は，上記のような問題点に鑑みてなされたものであり，その目的は，電流判定用メモリセルの試験が可能であり，かつ，データの書き込みが行われていない状態からのビットラインのリーク電流スクリーニングが可能なテスト回路を備えた不揮発性半導体記憶装置を提供することにある。
【００２７】
【課題を解決するための手段】
上記課題を解決するために，本発明の第１の観点によれば，データ格納用メモリセルと，データ格納用メモリセルに対応するダミーメモリセルと，第１入力ノードと第２入力ノードとの電位差を増幅して出力する差動アンプと，データ格納用メモリセルに流れる第１電流の大きさを規定するとともに，第１電流の大きさに応じた第１電圧を第１入力ノードに供給する第１負荷回路と，ダミーメモリセルに流れる第２電流の大きさを規定するとともに，第２電流の大きさに応じた第２電圧を第２入力ノードに供給する第２負荷回路とを備えた不揮発性半導体記憶装置が提供される。そして，この不揮発性半導体記憶装置の特徴は，第１電流の大きさを規定する第１負荷回路のインピーダンスと，第２電流の大きさを規定する第２負荷回路のインピーダンスとの大小関係が，不揮発性半導体記憶装置が第１モードにある場合と，第２モードにある場合とで逆転する点にある。
【００２８】
第１負荷回路および第２負荷回路はそれぞれ，１または並列に接続された２以上の負荷素子から構成されることが好ましい。そして，第１負荷回路および第２負荷回路のインピーダンスは，１または２以上の負荷素子の中から１または２以上の負荷素子を選択し，選択された負荷素子のみ活性化することによって調整されることが好ましい。かかる構成によれば，第１負荷回路と第２負荷回路のインピーダンスの調整が容易となる。
【００２９】
負荷素子をトランジスタで構成することによって，第１負荷回路および第２負荷回路を，データ格納用メモリセル，ダミーメモリセルとともに一連の製造プロセスの中で形成することが可能となる。また，精度の高いインピーダンス調整が実現する。
【００３０】
本発明の第２の観点によれば，データ格納用メモリセルと，データ格納用メモリセルに対応するダミーメモリセルと，第１入力ノードと第２入力ノードとの電位差を増幅して出力する差動アンプと，第１モードのとき，データ格納用メモリセルに流れる第１電流の大きさを規定するとともに，第１電流の大きさに応じた第１電圧を第１入力ノードに供給する第１負荷回路と，第１モードのとき，ダミーメモリセルに流れる第２電流の大きさを規定するとともに，第２電流の大きさに応じた第２電圧を第２入力ノードに供給する第２負荷回路とを備えた不揮発性半導体記憶装置が提供される。そして，この不揮発性半導体記憶装置の特徴は，第１負荷回路が，第２モードのとき，ダミーメモリセルに流れる第２電流の大きさを規定するとともに，第２電流の大きさに応じた第２電圧を第２入力ノードに供給し，第２負荷回路が，第２モードのとき，データ格納用メモリセルに流れる第１電流の大きさを規定するとともに，第１電流の大きさに応じた第１電圧を第１入力ノードに供給する点にある。すなわち，データ格納用メモリセルおよびダミーメモリセルに作用する回路として，第１モードと第２モードの切り替わりに応じて，第１負荷回路と第２負荷回路が入れ替わることになる。第１負荷回路と第２負荷回路がそれぞれ異なるインピーダンスを有するものであれば，データ格納用メモリセル側とダミーメモリセル側において，第１モードと第２モードの切り替わり応じてインピーダンスが逆転することになる。
【００３１】
第１負荷回路および第２負荷回路はそれぞれ，１または並列に接続された２以上の負荷素子から構成されることが好ましい。かかる構成によれば，第１負荷回路と第２負荷回路のインピーダンス調整が容易となる。
【００３２】
負荷素子をトランジスタで構成することによって，第１負荷回路および第２負荷回路をデータ格納用メモリセル，ダミーメモリセルとともに一連の製造プロセスの中で形成することが可能となる。また，精度の高いインピーダンス調整が実現する。
【００３３】
本発明の第３の観点によれば，データ格納用メモリセルと，データ格納用メモリセルに対応するダミーメモリセルとを備えた不揮発性半導体記憶装置が提供される。そして，この不揮発性半導体記憶装置は，第１入力ノードと第２入力ノードとの電位差または第３入力ノードと第４入力ノードとの電位差を増幅して出力する差動アンプと，第１モードのとき，データ格納用メモリセルに流れる第１電流を検出し，検出した第１電流の大きさと自内部に流れる第１内部電流の大きさに応じた第１電圧を第１入力ノードに供給する第１電流検出回路と，第１モードのとき，ダミーメモリセルに流れる第２電流を検出し，検出した第２電流の大きさと自内部に流れる第２内部電流の大きさに応じた第２電圧を第２入力ノードに供給する第２電流検出回路と，第２モードのとき，データ格納用メモリセルに流れる第１電流を検出し，検出した第１電流の大きさと自内部に流れる第３内部電流の大きさに応じた第３電圧を第３入力ノードに供給する第３電流検出回路と，第２モードのとき，ダミーメモリセルに流れる第２電流を検出し，検出した第２電流の大きさと自内部に流れる第４内部電流の大きさに応じた第４電圧を第４入力ノードに供給する第４電流検出回路とを備えたことを特徴としている。かかる構成によれば，データ格納用メモリセルに流れる電流は，第１モードのとき，第１電流検出回路によって検出され，第２モードのとき，第３電流検出回路によって検出される。一方，ダミーメモリセルに流れる電流は，第１モードのとき，第２電流検出回路によって検出され，第２モードのとき，第４電流検出回路によって検出される。
【００３４】
本発明の第４の観点によれば，データ格納用メモリセルと，データ格納用メモリセルに対応するダミーメモリセルと，第２入力ノードおよび第４入力ノードの電位を参照し，第１入力ノードおよび第３入力ノードの電位に応じた電圧を出力する差動アンプと，第１モードおよび第２モードのとき，データ格納用メモリセルに流れる第１電流を検出し，検出した第１電流の大きさと自内部に流れる第１内部電流の大きさに応じた第１電圧を第１入力ノードに供給する第１電流検出回路と，第１モードのとき，ダミーメモリセルに流れる第２電流を検出し，検出した第２電流の大きさと自内部に流れる第２内部電流の大きさに応じた第２電圧を第２入力ノードに供給する第２電流検出回路と，第２モードのとき，データ格納用メモリセルに流れる第１電流を検出し，検出した第１電流の大きさと自内部に流れる第３内部電流の大きさに応じた第３電圧を第３入力ノードに供給する第３電流検出回路と，第２モードのとき，ダミーメモリセルに流れる第２電流を検出し，検出した第２電流の大きさと自内部に流れる第４内部電流の大きさに応じた第４電圧を第４入力ノードに供給する第４電流検出回路と，を備えたことを特徴とする不揮発性半導体記憶装置が提供される。かかる構成によれば，データ格納用メモリセルに流れる電流は，第１モードのとき，第１電流検出回路によって検出され，第２モードのとき，第１電流検出回路および第３電流検出回路によって検出される。一方，ダミーメモリセルに流れる電流は，第１モードのとき，第２電流検出回路によって検出され，第２モードのとき，第４電流検出回路によって検出される。
【００３５】
本発明の第５の観点によれば，データ格納用メモリセルと，データ格納用メモリセルに対応するダミーメモリセルと，第１入力ノードと第２入力ノードとの電位差または第１入力ノードと第４入力ノードとの電位差を増幅して出力する差動アンプと，第１モードおよび第２モードのとき，データ格納用メモリセルに流れる第１電流を検出し，検出した第１電流の大きさと自内部に流れる第１内部電流の大きさに応じた第１電圧を第１入力ノードに供給する第１電流検出回路と，第１モードのとき，ダミーメモリセルに流れる第２電流を検出し，検出した第２電流の大きさと自内部に流れる第２内部電流の大きさに応じた第２電圧を第２入力ノードに供給する第２電流検出回路と，第２モードのとき，ダミーメモリセルに流れる第２電流を検出し，検出した第２電流の大きさと自内部に流れる第４内部電流の大きさに応じた第４電圧を第４入力ノードに供給する第４電流検出回路と，を備えたことを特徴とする，不揮発性半導体記憶装置が提供される。かかる構成によれば，データ格納用メモリセルに流れる電流は，第１モードのとき，第１電流検出回路によって検出され，第２モードのときも，第１電流検出回路によって検出される。一方，ダミーメモリセルに流れる電流は，第１モードのとき，第２電流検出回路によって検出され，第２モードのとき，第４電流検出回路によって検出される。
【００３６】
本発明の第６の観点によれば，データ格納用メモリセルと，データ格納用メモリセルに対応するダミーメモリセルと，第１入力ノードと第２入力ノードとの電位差または第３入力ノードと第４入力ノードとの電位差を増幅して出力する差動アンプと，第１モードのとき，データ格納用メモリセルに流れる第１電流を検出し，検出した第１電流の大きさと自内部に流れる第１内部電流の大きさに応じた第１電圧を第１入力ノードに供給する第１電流検出回路と，第１モードのとき，ダミーメモリセルに流れる第２電流を検出し，検出した第２電流の大きさと自内部に流れる第２内部電流の大きさに応じた第２電圧を第２入力ノードに供給する第２電流検出回路と，を備えた不揮発性半導体記憶装置が提供される。そして，この不揮発性半導体記憶装置の特徴は，第１電流検出回路が，第２モードのとき，ダミーメモリセルに流れる第２電流を検出し，検出した第２電流の大きさと自内部に流れる第１内部電流の大きさに応じた第３電圧を第１入力ノードに供給し，第２電流検出回路が，第２モードのとき，データ格納用メモリセルに流れる第１電流を検出し，検出した第１電流の大きさと自内部に流れる第２内部電流の大きさに応じた第４電圧を第２入力ノードに供給する点にある。すなわち，データ格納用メモリセルに流れる第１電流およびダミーメモリセルに流れる第２電流を検出する回路として，第１モードと第２モードの切り替わりに応じて，第１電流検出回路と第２電流検出回路が入れ替わることになる。
【００３７】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる不揮発性半導体記憶装置の好適な実施の形態について詳細に説明する。なお，以下の説明および添付された図面において，略同一の機能および構成を有する構成要素については，同一符号を付することによって重複説明を省略する。
【００３８】
まず，本発明の実施の形態にかかるテスト回路を備えた不揮発性半導体記憶装置のベースとなる回路（以下，「第１の基本回路」という）の構成およびその動作について，図１〜図４を用いて説明する。
【００３９】
本発明の実施の形態にかかる不揮発性半導体記憶装置は，アレイ状に配置された複数のデータ格納用のメモリセル（以下，「セル」という）を備えている。ここでは説明上，選択されているセルＴＮ１（第１負荷回路）のみ図１に示す。セルＴＮ１は，浮遊ゲートを有するＮチャネル型ＭＯＳトランジスタである。コントロールゲートはワードラインＷＬに接続され，ドレインはビットラインＢＬに接続され，ソースはグランドラインに接続されている。
【００４０】
リファレンスセルＴＮ１ｒは，判定基準電流を得るために備えられており，セルＴＮ１と同じサイズとなるように形成されている。リファレンスセルＴＮ１ｒのコントロールゲートはワードラインＷＬに接続され，ドレインはリファレンスビットラインＢＬｒに接続され，ソースはグランドラインに接続されている。
【００４１】
セルＴＮ１は，データが書込まれている時にはスレショルド電圧が高くなるため，ワードラインＷＬがＬレベルからＨレベルに遷移してもオフ状態（あるいは，ドレイン電流量が小さい状態）を維持する。一方，リファレンスセルＴＮ１ｒは，データが書き込まれていないため，ワードラインＷＬがＨレベルのとき，オン状態となる。以下，データが書込まれていない場合のセルの状態を”１”と定義し，データが書込まれている場合の各セルの状態を”０”と定義する。
【００４２】
トランジスタＴＮ２は，列デコード信号Ｙによってオン／オフ制御され，カラムスイッチとして機能するものである。トランジスタＴＮ２ｒは，トランジスタＴＮ２に対応して備えられたダミー回路である。
【００４３】
ゲートに定電圧Ｖｂが印加されているトランジスタＴＮ３は，ビットラインＢＬに高電圧が印加されてセルＴＮ１に誤ったデータが書き込まれることを防止するために備えられている。また，セルＴＮ１のドレインに印加される電圧が，トランジスタＴＮ３によって約１Ｖに制限されるため，ビットラインＢＬの寄生容量の充放電が抑制され，電流検出スピードが向上する。トランジスタＴＮ３ｒは，トランジスタＴＮ３に対応して備えられたダミー回路である。
【００４４】
トランジスタＴＰ１は，セルＴＮ１に流れる電流をセンスアンプ出力電圧Ｖｓｅｎに変換し，センスアンプ出力ノードＳｏｕｔ（差動アンプの第１入力ノード）に出力する負荷回路である。また，トランジスタＴＰ１ｒ１，ＴＰ１ｒ２は，（第２負荷回路）リファレンスセルＴＮ１ｒに流れる電流をリファレンス回路出力電圧Ｖｒｅｆに変換し，リファレンス回路出力ノードＲｏｕｔ（差動アンプの第２入力ノード）に出力する負荷回路である。
【００４５】
ここで，トランジスタＴＰ１ｒ１とトランジスタＴＰ１ｒ２を１つの仮想的なトランジスタＴＰ１ｒとして捉え，このトランジスタＴＰ１ｒのオン抵抗をＲＴＰ１ｒとする。トランジスタＴＰ１は，そのオン抵抗ＲＴＰ１が，トランジスタＴＰ１ｒから得られるオン抵抗ＲＴＰ１ｒよりも大きくなるように形成される。通常，トランジスタＴＰ１と同じサイズのトランジスタをリファレンス回路側に複数個備え，オン抵抗ＲＴＰ１がオン抵抗ＲＴＰ１ｒの２〜３倍となるように回路構成される。図１に示した第１の基本回路には，リファレンス回路側に２個のトランジスタＴＰ１ｒ１，ＴＰ１ｒ２が備えられており，オン抵抗ＲＴＰ１とオン抵抗ＲＴＰ１ｒの比は，２：１とされている。これらダイオード接続されているトランジスタＴＰ１，ＴＰ１ｒ１，ＴＰ１ｒ２のオン抵抗は，セルＴＮ１からのデータ読み出しスピードと，差動アンプａｍｐに入力されるセンスアンプ出力電圧Ｖｓｅｎとリファレンス回路出力電圧Ｖｒｅｆの電圧整合性を考慮して決定される。
【００４６】
差動アンプａｍｐは，一般的なものが用いられている。トランジスタＴＰ１とトランジスタＴＰ１ｒ１，ＴＰ１ｒ２は，それぞれ差動アンプａｍｐに対して，センスアンプ側とリファレンス回路側において同様に接続される。差動アンプａｍｐは，センスアンプ出力電圧Ｖｓｅｎとリファレンス回路出力電圧Ｖｒｅｆを受け，それらの電位差を増幅して電圧Ｖｏｕｔとして出力する。差動アンプａｍｐが”１”／”０”を判断する基準となるリファレンスセルＴＮ１ｒの電流値（判定基準電流値）は，ＲＴＰｒ／ＲＴＰ１（ここでは１／２）に一致する。
【００４７】
次に，図１に示した第１の基本回路の動作について説明する。
【００４８】
トランジスタＴＮ３（トランジスタＴＮ３ｒ），トランジスタＴＰ１，およびトランジスタＴＰ１ｒの静特性を図２に示す。図２に示した特性曲線図の横軸はセンスアンプ出力電圧Ｖｓｅｎまたはリファレンス回路出力電圧Ｖｒｅｆを示し，縦軸は各トランジスタを流れる電流を示す。実線▲１▼は，トランジスタＴＮ１およびトランジスタＴＮ１ｒにデータが書き込まれていない状態，すなわち状態”１”のときのトランジスタＴＮ３，ＴＮ３ｒのＶｄｓ−Ｉｄｓ（ドレイン電圧−ドレイン電流）特性を示している。一方，トランジスタＴＮ１にデータが書き込まれている状態，すなわち状態”０”のときのトランジスタＴＮ３，ＴＮ３ｒのＶｄｓ−Ｉｄｓは，Ｉｄｓ＝０となるため，横軸と重なる。実線▲２▼はトランジスタＴＰ１の静特性，実線▲３▼はトランジスタＴＰｒ１，ＴＰｒ２の静特性を示している。なお，Ｖｔｐは，Ｐ型トランジスタのスレショルド電圧である。
【００４９】
トランジスタＴＰ１に流れる電流値は，セルＴＮ１に流れる電流値と等しいため，センスアンプ出力電圧Ｖｓｅｎは，セルＴＮ１が状態”１”の場合，実線▲１▼と実線▲２▼の交点ａのＸ座標に相当する電圧Ｖａであり，セルＴＮ１が状態”０”の場合，横軸と実線▲２▼の交点ｂのＸ座標に相当するＶｂ＝Ｖｔｐである。つまり，センスアンプ出力電圧Ｖｓｅｎは，セルＴＮ１に流れる電流に応じて電圧Ｖａから電圧Ｖｂの値をとる。
【００５０】
一方，リファレンスセルＴＮ１ｒは常に状態”１”状態であるため，リファレンス回路出力電圧Ｖｒｅｆは，実線▲１▼とトランジスタＴＰ１ｒの負荷曲線である実線▲３▼との交点ｃのＸ座標に相当する電圧Ｖｃである。
【００５１】
差動アンプａｍｐは，センスアンプ出力電圧Ｖｓｅｎとリファレンス回路出力電圧Ｖｒｅｆの電位差を増幅して出力電圧Ｖｏｕｔとして出力する。出力電圧Ｖｏｕｔは，その電圧レベルによってセルＴＮ１の論理状態が”１”または”０”であることを示す。
【００５２】
次に，図１の第１の基本回路を用いた場合にコントロールゲート電圧Ｖｃｇとドレイン電流Ｉｄｓの関係によって規定されるセルＴＮ１およびリファレンスセルＴＮ１ｒの動作電圧範囲を，図３，図４を用いて説明する。なお，ここではコントロールゲート電圧Ｖｃｇとして電源電圧Ｖｃｃが用いられた場合に即して説明する。
【００５３】
図３に示した特性曲線図の横軸は，セルＴＮ１のコントロールゲート電圧Ｖｃｇ（ここでは電源電圧Ｖｃｃ）を示し，縦軸はドレイン電流Ｉｄｓを示す。図３の実線▲１▼は状態”１”にあるセルＴＮ１のドレイン電流Ｉｄｓを，実線▲２▼は状態”０”にあるセルＴＮ１のドレイン電流Ｉｄｓを，破線▲３▼は判定基準電流すなわちリファレンスセルＴＮ１ｒのドレイン電流Ｉｄｓ（セルＴＮ１のドレイン電流Ｉｄｓの１／２）を，それぞれ理想的に表している。
【００５４】
データが読み出されるとき，セルＴＮ１のドレイン電圧はほぼ一定の低電圧に保たれるため，コントロールゲート電圧Ｖｃｇが電源電圧Ｖｃｃに等しい場合のセルＴＮ１の特性は直線近似される。
【００５５】
図３から明らかなように，状態”１”のセルＴＮ１からデータを読み出す際の最小動作電圧Ｖｃｃｍｉｎは，データが書込まれていない状態”１”のセルＴＮ１のスレショルド電圧Ｖｔ（Ｖｔ１）によって規定され，データが書き込まれている状態”０”のセルＴＮ１からデータを読み出す際の最小動作電圧Ｖｃｃｍｉｎは，リファレンスセルＴＮ１ｒのスレショルド電圧Ｖｔによって規定される。
【００５６】
一方，最大動作電圧Ｖｃｃｍａｘは，実線▲２▼と破線▲３▼の交点から求められる。状態”０”のセルＴＮ１からデータを読み出す際の最大動作電圧Ｖｃｃｍａｘは，スレショルド電圧Ｖｔ１，データ書き込みによって変化したスレショルド電圧Ｖｔのシフト分（ΔＶｔ），および判定基準電流（リファレンスセルＴＮｒ１に流れるリファレンス電流）の傾きに依存する。例えば，判定基準電流をセルＴＮ１に流れる電流の１／２に設定した場合の最大動作電圧Ｖｃｃｍａｘは，Ｖｔ＋２×ΔＶｔから得られる。なお，状態”１”のセルＴＮ１からデータを読み出す際の最大動作電圧Ｖｃｃｍａｘは，セルＴＮ１には関係しない。
【００５７】
期待値”１”（データが書き込まれていない状態”１”のセルＴＮ１からデータを読み出し，データ”１”が出力電圧Ｖｏｕｔによって得られることについての期待）にのみ着目した場合，図４に示すように，最小動作電圧Ｖｃｃｍｉｎは，スレショルド電圧Ｖｔが基準値から最大にばらついたときのセルＴＮ１の特性を示す実線▲１▼’と破線▲３▼の交点から求められる。
【００５８】
以上のように，図１に示した第１の基本回路によれば，リファレンスセルＴＮ１ｒに流れる電流すなわち判定基準電流を基準として，セルＴＮ１に流れる電流量が判定される。ただし，期待値”０”（データが書き込まれている状態”０”のセルＴＮ１からデータを読み出し，データ”０”が出力電圧Ｖｏｕｔによって得られることについての期待）は，リファレンスセルＴＮｒ１のスレショルド電圧Ｖｔによって決定される。したがって，データが書き込まれたセルＴＮ１からデータを読み出す際の最小動作電圧Ｖｃｃｍｉｎのマージン測定（電流判定用メモリセルの試験と，データの書込みを行わない状態におけるビットラインにおけるリーク電流のスクリーニング）は，セルＴＮ１にデータを書込み，セルＴＮ１が電流を流さない状態（理論的にはリファレンスセルＴＮ１ｒに流れる電流の１／２以下）にしなければ実施できない。
【００５９】
例えば，図１の第１の基本回路がワンタイムＰＲＯＭ（Ｏｎｅ Ｔｉｍｅ ＰＲＯＭ：ＯＴＰ）に適用された場合を考える。一般的に，ＯＴＰが組み立てられた後，セルＴＮ１にデータを書き込むことはできない。つまり，図１の第１の基本回路がそのままＯＴＰに適用されたのでは，ＯＴＰが組み立てられた後の期待値”０”についての最小動作電圧Ｖｃｃｍｉｎのマージン測定は不可能となる。以下詳細に説明する本発明の実施の形態にかかる不揮発性半導体記憶装置によれば，この課題が解決される。
【００６０】
［第１の実施の形態］
本発明の第１の実施の形態にかかる不揮発性半導体記憶装置のテスト回路（以下，「テスト回路」という）の構成を図５に示す。第１の実施の形態にかかるテスト回路は，図１に示した第１の基本回路に対して，センスアンプ側にＰ型のトランジスタＴＰ２，ＴＰ２１，ＴＰ１１が追加され，リファレンス回路側にＰ型のトランジスタＴＰ１１ｒ，ＴＰ２１ｒが追加された構成を有する。
【００６１】
センスアンプに備えられたトランジスタＴＰ１のドレインおよびゲートは，センスアンプ出力ノードＳｏｕｔに共通接続されている。トランジスタＴＰ１のソースは，トランジスタＴＰ１１のドレインに接続されている。
【００６２】
トランジスタＴＰ１１のソースは電源電圧Ｖｃｃラインに接続されており，ゲートはグランドラインに接続されている。
【００６３】
トランジスタＴＰ２のゲートおよびドレインは，センスアンプ出力ノードＳｏｕｔに共通接続されている。トランジスタＴＰ２のソースは，トランジスタＴＰ２１のドレインに接続されている。
【００６４】
トランジスタＴＰ２１のソースは電源電圧Ｖｃｃラインに接続されており，ゲートには制御信号ｒｅａｄの伝送ラインに接続されている。
【００６５】
リファレンス回路に備えられたトランジスタＴＰ１ｒのドレインおよびゲートは，リファレンス回路出力ノードＲｏｕｔに共通接続されている。トランジスタＴＰ１ｒのソースは，トランジスタＴＰ１１ｒのドレインに接続されている。
【００６６】
トランジスタＴＰ１１ｒのソースは電源電圧Ｖｃｃラインに接続されており，ゲートはグランドラインに接続されている。
【００６７】
トランジスタＴＰ２ｒのドレインおよびゲートは，リファレンス回路出力ノードＲｏｕｔに共通接続されている。トランジスタＴＰ２ｒのソースは，トランジスタＴＰ２１ｒのドレインに接続されている。
【００６８】
トランジスタＴＰ２１ｒのソースは電源電圧Ｖｃｃラインに接続されており，ゲートには制御信号／ｒｅａｄの伝送ラインに接続されている。
【００６９】
制御信号ｒｅａｄは，データ読み出しが行われる通常モードでは”Ｈ”となり，テストモードでは”Ｌ”となるモード切替用の信号である。制御信号／ｒｅａｄは，制御信号ｒｅａｄの論理反転信号である。
【００７０】
トランジスタＴＰ１，ＴＰ２，ＴＰ１ｒ，Ｔｐ２ｒは同サイズとなるように形成されており，トランジスタＴＰ１１，ＴＰ２１，ＴＰ１１ｒ，ＴＰ２１ｒは同サイズとなるように形成されている。
【００７１】
また，センスアンプ出力電圧Ｖｓｅｎおよびリファレンス回路出力電圧Ｖｒｅｆに電圧降下を発生させないように，トランジスタＴＰ１１，ＴＰ２１，ＴＰ１１ｒ，ＴＰ２１ｒは，トランジスタＴＰ１，ＴＰ２，ＴＰ１ｒ，ＴＰ２ｒよりもオン抵抗が非常に小さくなるように構成されている。
【００７２】
以上のように構成された第１の実施の形態にかかるテスト回路の動作を説明する。
【００７３】
セルＴＮ１からデータを読み出す場合，制御信号ｒｅａｄは”Ｈ”（制御信号／ｒｅａｄは”Ｌ”）となるため，トランジスタＴＰ２１はオフし，トランジスタＴＰ２１ｒはオンする。また，トランジスタＴＰ１１，ＴＰ１１ｒは常時オン状態である。これらトランジスタＴＰ２１ｒ，ＴＰ１１，ＴＰ１１ｒのオン抵抗は極めて小さく，データ読み出し動作に影響を及ぼさない。したがって，図５に示した第１の実施の形態にかかるテスト回路は，図１に示した第１の基本回路と回路的に等価となり，そのデータ読み出し動作は，図２を用いて説明した第１の基本回路の動作と略同一となる。
【００７４】
これに対して，第１の実施の形態にかかるテスト回路がテストモードに移行したとき，制御信号ｒｅａｄは”Ｌ”（制御信号／ｒｅａｄは”Ｈ”）となるため，トランジスタＴＰ２１はオンし，トランジスタＴＰ２１ｒはオフする。
【００７５】
このように，第１の実施の形態にかかるテスト回路は，データ読み出し動作が行われる通常モードとテストモードとの切り替わりに応じて，センスアンプ側に構成された負荷トランジスタとリファレンス回路側に構成された負荷トランジスタが交換されるように動作する。つまり，データ読み出し動作が行われる通常モードにおけるセンスアンプ側の負荷トランジスタの回路構成は，テストモードにおけるリファレンス回路側の負荷トランジスタの回路構成に一致し，通常モードにおけるリファレンス回路側の負荷トランジスタの回路構成は，テストモードにおけるセンスアンプ側の負荷トランジスタの回路構成に一致する。
【００７６】
テストモードにおける第１の実施の形態にかかるテスト回路の出力特性は，図２によって説明される。実線▲１▼は，トランジスタＴＮ１およびトランジスタＴＮ１ｒにデータが書き込まれていない状態，すなわち状態”１”のときのトランジスタＴＮ３，ＴＮ３ｒのＶｄｓ−Ｉｄｓ（ドレイン電圧−ドレイン電流）特性を示している。一方，トランジスタＴＮ１にデータが書き込まれている状態，すなわち状態”０”のときのＶｄｓ−Ｉｄｓは，Ｉｄｓ＝０となるため，横軸と重なる。実線▲２▼はトランジスタＴＰ１ｒ，ＴＰｒ１１ｒの静特性，実線▲３▼はトランジスタＴＰ１，ＴＰ１１の静特性を示している。
【００７７】
次に，第１の実施の形態にかかるテスト回路のテストモードにおける動作を図６を用いて説明する。図６において，実線▲１▼はリファレンスセルＴＮ１ｒに流れる電流を示し，破線▲２▼はセルＴＮ１（Ｔｙｐｉｃａｌセル）に流れる電流を示している。ビットラインＢＬの欠陥によってリーク電流が発生している場合，リークによって破線▲２▼は破線▲３▼にシフトする。最小動作電圧Ｖｃｃｍｉｎは，ビットラインＢＬに正常に電流が流れている時の実線▲１▼と破線▲２▼との交点ａのＸ座標から，実線▲１▼と破線▲３▼との交点ｂのＸ座標に移動する。このようにして，ビットラインＢＬの欠陥が，最小動作電圧Ｖｃｃｍｉｎのマージンの悪化によって検出される。
【００７８】
以上説明したように，第１の実施の形態にかかるテスト回路によれば，センスアンプ側の負荷トランジスタ群とリファレンス回路側の負荷トランジスタ群の回路構成が，読み出し動作が行われる通常モードとテストモードで逆転する。したがって，セルＴＮ１の状態を変化させるためのセルＴＮ１に対するデータ書き込み動作を行うことなく，ビットラインＢＬの欠陥（電流リーク）を検出することが可能となる。
【００７９】
また，リファレンスセルＴＮ１ｒのスレショルド電圧Ｖｔの異常は，図６の実線▲１▼のＸ軸方向への平行移動で表される。この場合も実線▲１▼と破線▲２▼の交点が動作限界となる。最小動作電圧Ｖｃｃｍｉｎのマージンを測定することによって，ビットラインにおけるリーク電流のスクリーニングが実現する。
【００８０】
［第２の実施の形態］
本発明の第２の実施の形態にかかるテスト回路の構成を図７に示す。第２の実施の形態にかかるテスト回路は，図１に示した第１の基本回路に対して，センスアンプ側にＮ型のトランジスタＴＮ４，ＴＮ５が追加され，リファレンス回路側にＮ型のトランジスタＴＮ４ｒ，ＴＮ５ｒが追加された構成を有する。
【００８１】
第２の実施の形態にかかるテスト回路と第１の基本回路は，負荷トランジスタとしてのトランジスタＴＰ１，ＴＰ１ｒ１，ＴＰ１ｒ２および低電圧印加用トランジスタとしてのトランジスタＴＮ３，ＴＮ３ｒの接続に関して共通する。また，カラムスイッチとしてのトランジスタＴＮ２とそのダミートランジスタＴＮ２ｒ以下，セルＴＮ１，リファレンスセルＴＮ１ｒまで，第２の実施の形態にかかるテスト回路は第１の基本回路に共通する。以下，第２の実施の形態にかかるテスト回路の構成について，主に第１の基本回路と異なる部分を説明する。
【００８２】
トランジスタＴＮ４のソースはトランジスタＴＮ２のドレインに接続され，ドレインはトランジスタＴＮ３のソースに接続されている。トランジスタＴＮ４のゲートは，制御信号ｒｅａｄの伝送ラインに接続されている。制御信号ｒｅａｄは，データ読み出し動作が行われる通常モードでは”Ｈ”となり，テストモードでは”Ｌ”となるモード切替用の信号である。
【００８３】
トランジスタＴＮ５のソースはトランジスタＴＮ２ｒのドレインに接続され，ドレインはトランジスタＴＮ３のソースに接続されている。トランジスタＴＮ５のゲートは，制御信号ｒｅａｄの論理反転信号である制御信号／ｒｅａｄの伝送ラインに接続されている。
【００８４】
トランジスタＴＮ４ｒは，トランジスタＴＮ４に対応するダミートランジスタであって，そのソースはトランジスタＴＮ２ｒのドレインに接続され，ドレインはトランジスタＴＮ３ｒのソースに接続されている。トランジスタＴＮ４ｒのゲートは，制御信号ｒｅａｄの伝送ラインに接続されている。
【００８５】
トランジスタＴＮ５ｒは，トランジスタＴＮ５に対応するダミートランジスタであって，そのソースはトランジスタＴＮ２のドレインに接続され，ドレインはトランジスタＴＮ３ｒのソースに接続されている。トランジスタＴＮ５ｒのゲートは，制御信号／ｒｅａｄの伝送ラインに接続されている。
【００８６】
トランジスタＴＮ２およびトランジスタＴＮ２ｒのソースはそれぞれ，ビットラインＢＬ，およびリファレンスビットラインＢＬｒに接続されている。トランジスタＴＮ３およびトランジスタＴＮ３ｒのドレインはそれぞれ，センスアンプ出力ノードＳｏｕｔおよびリファレンス回路出力ノードＲｏｕｔに接続されている。
【００８７】
これらトランジスタＴＮ４，ＴＮ４ｒ，ＴＮ５，ＴＮ５ｒは，スイッチ用としてオン抵抗が極めて小さくなるように構成されており，回路動作に対する影響（電圧降下等）は無視できるものである。
【００８８】
以上のように構成された第２の実施の形態にかかるテスト回路の動作を説明する。
【００８９】
セルＴＮ１からデータが読み出される通常モードでは，制御信号ｒｅａｄは”Ｈ”であり，制御信号／ｒｅａｄは”Ｌ”であるため，トランジスタＴＮ４，ＴＮ４ｒはオンし，トランジスタＴＮ５，ＴＮ５ｒはオフする。したがって，通常オードにおける第２の実施の形態にかかるテスト回路は，図１に示した第１の基本回路と回路的に等価となり，図３，図４を用いて説明した第１の基本回路と略同一の動作を行う。
【００９０】
一方，テストモードでは，制御信号ｒｅａｄは”Ｌ”であり，制御信号／ｒｅａｄは”Ｈ”であるため，トランジスタＴＮ４，ＴＮ４ｒはオフし，トランジスタＴＮ５，ＴＮ５ｒはオンする。したがって，センスアンプ側の負荷トランジスタとリファレンス回路側の負荷トランジスタの構成が，通常モードとテストモードで逆になる。そして，テストモードにおける第２の実施の形態にかかるテスト回路の動作は，テストモードにおける第１の実施の形態にかかるテスト回路の動作と同様となる。
【００９１】
以上説明したように，第２の実施の形態にかかるテスト回路は，センスアンプ側に備えられた負荷トランジスタ（トランジスタＴＮ１），リファレンス回路側に備えられた負荷トランジスタ（トランジスタＴＮ１ｒ１，ＴＮ１ｒ２），セルＴＮ１，およびリファレンスセルＴＮ１ｒについて，従来のテスト回路に対して変更されていない。ただし，負荷トランジスタと，セルＴＮ１，リファレンスセルＴＮ１ｒの間にスイッチ用のトランジスタＴＮ４，ＴＮ４ｒ，ＴＮ５，ＴＮ５ｒが挿入されており，これらのトランジスタの動作によって，センスアンプ側の負荷トランジスタ，リファレンス回路側の負荷トランジスタ，セルＴＮ１，およびリファレンスセルＴＮ１ｒの組み合わせが，通常モードとテストモードで逆転する。したがって，第２の実施の形態にかかるテスト回路によれば，第１の実施の形態にかかるテスト回路と同様に，セルＴＮ１の状態を変化させるためのセルＴＮ１に対するデータ書き込み動作を行うことなく，ビットラインＢＬにおけるリーク電流のスクリーニング，および，リファレンスセルＴＮ１ｒの検査が可能となる。
【００９２】
［第３の実施の形態］
本発明の第３の実施の形態にかかるテスト回路の構成を図８に示す。第３の実施の形態にかかるテスト回路は，図１に示した第１の基本回路に対して，センスアンプ側にＰ型のトランジスタＴＰ１１が追加され，リファレンス回路側にＰ型のトランジスタＴＰ１１ｒ１，ＴＰ１１ｒ２，ＴＰ１ｒ３，ＴＰ１１ｒ３が追加された構成を有する。
【００９３】
センスアンプに備えられたトランジスタＴＰ１のゲートおよびドレインは，センスアンプ出力ノードＳｏｕｔに接続されている。トランジスタＴＰ１のソースは，トランジスタＴＰ１１のドレインに接続されている。
【００９４】
トランジスタＴＰ１１のソースは電源電圧Ｖｃｃラインに接続されており，ゲートはグランドラインに接続されている。
【００９５】
リファレンス回路に備えられたトランジスタＴＰ１ｒ１，ＴＰ１ｒ２のゲートおよびドレインは，リファレンス回路出力ノードＲｏｕｔに接続されている。トランジスタＴＰ１ｒ１，ＴＰ１ｒ２のソースはそれぞれトランジスタＴＰ１１ｒ１，ＴＰ１１ｒ２のドレインに接続されている。
【００９６】
トランジスタＴＰ１１ｒ１，ＴＰ１１ｒ２のソースは電源電圧Ｖｃｃラインに接続されており，ゲートは制御信号／ｒｅａｄの伝送ラインに接続されている。なお，トランジスタＴＰ１１ｒ１およびトランジスタＴＰ１１ｒ２を１つのトランジスタで構成することも可能である。
【００９７】
トランジスタＴＰ１ｒ３のゲートおよびドレインは，リファレンス回路出力ノードＲｏｕｔに接続されている。トランジスタＴＰ１ｒ３のソースは，トランジスタＴＰ１１ｒ３のドレインに接続されている。
【００９８】
トランジスタＴＰ１１ｒ３のソースは電源電圧Ｖｃｃラインに接続されており，ゲートは制御信号ｒｅａｄの伝送ラインに接続されている。
【００９９】
制御信号ｒｅａｄは，データ読み出しが行われる通常モードでは”Ｈ”となり，テストモードでは”Ｌ”となるモード切替用の信号である。制御信号／ｒｅａｄは，制御信号ｒｅａｄの論理反転信号である。
【０１００】
トランジスタＴＰ１，ＴＰ１ｒ，Ｔｐ２ｒは同サイズとなるように形成されており，トランジスタＴＰ１１，ＴＰ１１ｒ１，ＴＰ１１ｒ２，ＴＰ１１ｒ３は同サイズとなるように形成されている。ただし，トランジスタＴＰ１ｒ３は，そのオン抵抗が，トランジスタＴＰ１のオン抵抗の２倍となるように形成されている。
【０１０１】
また，これらトランジスタＴＰ１１，ＴＰ１１ｒ１，ＴＰ１１ｒ２，ＴＰ１１ｒ３は，スイッチ用としてオン抵抗が極めて小さくなるように構成されており，回路動作に対する影響（電圧降下等）は無視できるものである。
【０１０２】
以上のように構成された第３の実施の形態にかかるテスト回路の動作を説明する。
【０１０３】
セルＴＮ１からデータが読み出される通常モードでは，制御信号ｒｅａｄは”Ｈ”であり，制御信号／ｒｅａｄは”Ｌ”であるため，トランジスタＴＰ１１ｒ１，ＴＰ１１ｒ２はオンし，トランジスタＴＰ１１ｒ３はオフする。したがって，通常モードにおける第３の実施の形態にかかるテスト回路は，図１に示した第１の基本回路と回路的に等価となり，図２を用いて説明した第１の基本回路と略同一の動作を行う。
【０１０４】
一方，テストモードでは，制御信号ｒｅａｄは”Ｌ”であり，制御信号／ｒｅａｄは”Ｈ”であるため，トランジスタＴＰ１１ｒ１，ＴＰ１１ｒ２はオフし，トランジスタＴＰ１１ｒ３はオンする。したがって，テストモードにおけるリファレンス回路側の負荷トランジスタのオン抵抗は，通常モード時の４倍となる。
【０１０５】
テストモードにおける第３の実施の形態にかかるテスト回路の出力特性は，図２によって説明される。実線▲１▼は，トランジスタＴＮ１およびトランジスタＴＮ１ｒにデータが書き込まれていない状態，すなわち状態”１”のときのトランジスタＴＮ３，ＴＮ３ｒのＶｄｓ−Ｉｄｓ（ドレイン電圧−ドレイン電流）特性を示している。一方，トランジスタＴＮ１にデータが書き込まれている状態，すなわち状態”０”のときのＶｄｓ−Ｉｄｓは，Ｉｄｓ＝０となるため，横軸と重なる。実線▲２▼はトランジスタＴＰ１ｒ３の静特性，実線▲３▼はトランジスタＴＰ１の静特性を示している。
【０１０６】
次に，第３の実施の形態にかかるテスト回路のテストモードにおける動作を図９を用いて説明する。図９において，実線はリファレンスセルＴＮ１ｒを流れる電流を示し，破線▲１▼はセルＴＮ１（Ｔｙｐｉｃａｌセル）に流れる電流を示している。ビットラインＢＬの欠陥によってリーク電流が発生している場合，第１の実施の形態にかかるテスト回路によれば，破線▲１▼は破線▲２▼にシフトする。これに対して，第３の実施の形態にかかるテスト回路によれば，テストモードにおけるセンスアンプ側の負荷トランジスタが通常モードと同じ構成であるため，リーク電流の検出感度に関してテストモードと通常モードにおいて差がない。
【０１０７】
負荷トランジスタを基準にした場合，第１の実施の形態にかかるテスト回路によれば，テストモードにおいて検出されるリーク電流量は，通常モードにおけるリーク電流の半分の値となる。一方，第３の実施の形態にかかるテスト回路によれば，テストモードにおいて検出されるリーク電流量は，通常モードにおけるリーク電流量に一致する。したがって，第３の実施の形態にかかるテスト回路を用いた場合，ビットラインＢＬにリークが発生したときのセルＴＮ１に流れる電流は，破線▲３▼で表される。そして，最小動作電圧Ｖｃｃｍｉｎは，実線と破線▲２▼との交点ａのＸ座標（第１，２の実施の形態にかかるテスト回路）から実線と破線▲３▼との交点ｂのＸ座標（第３の実施の形態）にシフトする。
【０１０８】
以上説明したように，第３の実施の形態にかかるテスト回路によれば，センスアンプ側の負荷トランジスタの構成が通常モードとテストモードで共通となるため，リーク電流の検出感度を損なうことなくビットラインＢＬの欠陥を検査することが可能となる。
【０１０９】
［第４の実施の形態］
本発明の第４の実施の形態にかかるテスト回路の構成を図１０に示す。第４の実施の形態にかかるテスト回路は，図１に示した第１の基本回路に対して，センスアンプ側にＰ型のトランジスタＴＰ１１，ＴＰ２，ＴＰ２１が追加され，リファレンス回路側にＰ型のトランジスタＴＰ１１ｒ１，ＴＰ１１ｒ２，ＴＰ２ｒ，ＴＰ２１ｒが追加された構成を有する。
【０１１０】
センスアンプに備えられたトランジスタＴＰ１のゲートおよびドレインは，センスアンプ出力ノードＳｏｕｔに接続されている。トランジスタＴＰ１のソースは，トランジスタＴＰ１１のドレインに接続されている。
【０１１１】
トランジスタＴＰ１１のソースは電源電圧Ｖｃｃラインに接続されており，ゲートは制御信号／ｒｅａｄの伝送ラインに接続されている。
【０１１２】
トランジスタＴＰ２のゲートおよびドレインは，センスアンプ出力ノードＳｏｕｔに接続されている。トランジスタＴＰ２のソースは，トランジスタＴＰ２１のドレインに接続されている。
【０１１３】
トランジスタＴＰ２１のソースは電源電圧Ｖｃｃラインに接続されており，ゲートは制御信号ｒｅａｄの伝送ラインに接続されている。
【０１１４】
リファレンス回路に備えられたトランジスタＴＰ１ｒ１，ＴＰ１ｒ２のゲートおよびドレインは，リファレンス回路出力ノードＲｏｕｔに接続されている。トランジスタＴＰ１ｒ１，ＴＰ１ｒ２のソースはそれぞれトランジスタＴＰ１１ｒ１，ＴＰ１１ｒ２のドレインに接続されている。
【０１１５】
トランジスタＴＰ１１ｒ１，ＴＰ１１ｒ２のソースは電源電圧Ｖｃｃラインに接続されており，ゲートは制御信号／ｒｅａｄの伝送ラインに接続されている。なお，トランジスタＴＰ１１ｒ１およびトランジスタＴＰ１１ｒ２を１つのトランジスタで構成することも可能である。
【０１１６】
トランジスタＴＰ２ｒのゲートおよびドレインは，リファレンス回路出力ノードＲｏｕｔに接続されている。トランジスタＴＰ２ｒのソースは，トランジスタＴＰ２１ｒのドレインに接続されている。
【０１１７】
トランジスタＴＰ２１ｒのソースは電源電圧Ｖｃｃラインに接続されており，ゲートは制御信号ｒｅａｄの伝送ラインに接続されている。
【０１１８】
制御信号ｒｅａｄは，データ読み出しが行われる通常モードでは”Ｈ”となり，テストモードでは”Ｌ”となるモード切替用の信号である。制御信号／ｒｅａｄは，制御信号ｒｅａｄの論理反転信号である。
【０１１９】
トランジスタＴＰ１１，ＴＰ２１，ＴＰ１１ｒ１，ＴＰ１１ｒ２，ＴＰ２１ｒは，スイッチ用としてオン抵抗が極めて小さくなるように構成されており，回路動作に対する影響（電圧降下等）は無視できるものである。
【０１２０】
テストモードにおいてオンするトランジスタＴＰ２とトランジスタＴＰ２ｒは，トランジスタＴＰ２のオン抵抗をＲＴＰ２，トランジスタＴＰ２ｒのオン抵抗をＲＴＰ２ｒとした場合，ＲＴＰ２＜ＲＴＰ２ｒとなるように形成される。
【０１２１】
以上のように構成された第４の実施の形態にかかるテスト回路の動作を説明する。
【０１２２】
セルＴＮ１からデータが読み出される通常モードでは，制御信号ｒｅａｄは”Ｈ”であり，制御信号／ｒｅａｄは”Ｌ”であるため，トランジスタＴＰ１１，ＴＰ１１ｒ１，ＴＰ１１ｒ２はオンし，トランジスタＴＰ２１，ＴＰ２１ｒはオフする。したがって，通常モードにおける第４の実施の形態にかかるテスト回路は，図１に示した第１の基本回路と回路的に等価となり，図２を用いて説明した第１の基本回路と略同一の動作を行う。
【０１２３】
一方，テストモードでは，制御信号ｒｅａｄは”Ｌ”であり，制御信号／ｒｅａｄは”Ｈ”であるため，トランジスタＴＰ１１，ＴＰ１１ｒ１，ＴＰ１１ｒ２はオフし，トランジスタＴＰ２１，ＴＰ２１ｒはオンする。このときの第４の実施の形態にかかるテスト回路の動作は，図９を用いて説明した第３の実施の形態にかかるテスト回路の動作と略同一となる。
【０１２４】
第４の実施の形態にかかるテスト回路は，通常モードにおいてイネーブルとなる負荷トランジスタと，テストモードにおいてイネーブルとなる負荷トランジスタとをそれぞれ個別に備えている。テストモードでは，リファレンス回路側の負荷を決定するテスト用負荷トランジスタ（トランジスタＴｒ２ｒ）のサイズに応じて電流−電圧変換が行われる。そして，負荷トランジスタのオン抵抗が大きいほど負荷トランジスタのオン抵抗を基準にしたときの欠陥電流が大きくなる。したがって，第４の実施の形態にかかるテスト回路によれば，ビットラインＢＬにおけるリーク電流の検出感度を向上させることが可能となる。
【０１２５】
［第５の実施の形態］
本発明の第５の実施の形態にかかるテスト回路の構成を図１１に示す。第５の実施の形態にかかるテスト回路は，第４の実施の形態にかかるテスト回路に対して，リファレンス回路側に備えられたトランジスタＴＰ２ｒのゲートの接続先が，リファレンス回路出力ノードＲｏｕｔからセンスアンプ出力ノードＳｏｕｔに変更された構成を有する。
【０１２６】
制御信号ｒｅａｄは，データ読み出しが行われる通常モードでは”Ｈ”となり，テストモードでは”Ｌ”となるモード切替用の信号である。制御信号／ｒｅａｄは，制御信号ｒｅａｄの論理反転信号である。
【０１２７】
トランジスタＴＰ１１，ＴＰ２１，ＴＰ１１ｒ１，ＴＰ１１ｒ２，ＴＰ２１ｒは，スイッチ用としてオン抵抗が極めて小さくなるように構成されており，回路動作に対する影響（電圧降下等）は無視できるものである。
【０１２８】
テストモードにおいてオンするトランジスタＴＰ２とトランジスタＴＰ２ｒは，トランジスタＴＰ２のオン抵抗をＲＴＰ２，トランジスタＴＰ２ｒのオン抵抗をＲＴＰ２ｒとした場合，ＲＴＰ２＜ＲＴＰ２ｒとなるように形成される。
【０１２９】
以上のように構成された第５の実施の形態にかかるテスト回路の動作を説明する。
【０１３０】
セルＴＮ１からデータが読み出される通常モードでは，制御信号ｒｅａｄは”Ｈ”であり，制御信号／ｒｅａｄは”Ｌ”であるため，トランジスタＴＰ１１，ＴＰ１１ｒ１，ＴＰ１１ｒ２はオンし，トランジスタＴＰ２１，ＴＰ２１ｒはオフする。したがって，通常モードにおける第５の実施の形態にかかるテスト回路は，図１に示した第１の基本回路と回路的に等価となり，図２を用いて説明した第１の基本回路と略同一の動作を行う。
【０１３１】
一方，テストモードでは，制御信号ｒｅａｄは”Ｌ”であり，制御信号／ｒｅａｄは”Ｈ”であるため，トランジスタＴＰ１１，ＴＰ１１ｒ１，ＴＰ１１ｒ２はオフし，トランジスタＴＰ２１，ＴＰ２１ｒはオンする。このとき，トランジスタＴＰ２とトランジスタＴＰ２ｒのソース・ゲート間電圧が等しくなるため，センスアンプ側に流れる電流に対して，トランジスタＴＰ２とトランジスタＴＰ２ｒのオン抵抗の差分小さい定電流がリファレンス回路側に流れる。そして，セルＴＮ１に流れる電流とリファレンスセルＴＮ１ｒに流れる電流の僅かな差分を高感度に電圧増幅した結果が，リファレンス回路出力電圧Ｖｒｅｆとしてリファレンス回路出力ノードＲｏｕｔに現れる。
【０１３２】
以上説明したように，第５の実施の形態にかかるテスト回路によれば，テストモードにおいてイネーブルとなる２つの負荷トランジスタ（トランジスタＴＮ２，ＴＮ２ｒ）がカレントミラー回路を形成するように接続されているため，セルＴＮ１に流れる電流とリファレンスセルＴＮ１ｒに流れる電流の差分の増幅率が大きくなる。したがって，ビットラインＢＬにおけるリーク電流の検出感度が大きく向上することになる。
【０１３３】
以上，第１〜５の実施の形態にかかるテスト回路について説明した。ここまでは，シングルエンド型のセンスアンプを備えたテスト回路に対して，本発明を適用した例を第１〜５の実施の形態として説明したが，本発明は，セル電流が入力され，その電流量を検出する定電圧印加型のセンスアンプ（以下，「定電圧型センスアンプ」という）を備えるテスト回路についても適用可能である。
【０１３４】
ここで，本発明の実施の形態にかかる定電圧型センスアンプを備えたテスト回路のベースとなる回路（以下，「第２の基本回路」という）について，図１２を用いて説明する。
【０１３５】
図１２にはメモリセルとその周辺デコード部を簡略化し，セルＴＮ１とカラムスイッチとしてのトランジスタＴＮ２を示している。セルＴＮ１のドレインは，低電圧電源Ｖｃｄラインに接続されており，ソースはビットラインＢＬに接続されている。
【０１３６】
リファレンスセルＴＮ１ｒは，判定基準電流を得るために備えられており，セルＴＮ１と同じサイズとなるように形成されている。リファレンスセルＴＮ１ｒのドレインは，低電圧電源Ｖｃｄラインに接続されており，ソースはリファレンスビットラインＢＬに接続されている。
【０１３７】
図１に示した第１の基本回路では，センスアンプからセルＴＮ１に対して電流が流れるが，第２の基本回路では，セルＴＮ１からセンスアンプに対して電流が流れることになる。
【０１３８】
トランジスタＴＮ２は，上述のように，カラムスイッチとして機能する。トランジスタＴＮ２ｒは，トランジスタＴＮ２に対応して備えられたダミー回路である。
【０１３９】
セルＴＮ１に流れる電流を検出するセンスアンプ部は，センスアンプ（第１電流検出回路）と，リファレンス回路（第３電流検出回路）と，差動アンプａｍｐから構成されている。
【０１４０】
センスアンプは，トランジスタＴＮ３１，ＴＮ４１，ＴＰ１によって構成されている。
【０１４１】
トランジスタＴＮ３１のドレインとソースとゲートはそれぞれ，センスアンプ入力ノードＳｉｎ，グランドライン，センスアンプ出力ノードＳｏｕｔに接続されている。
【０１４２】
トランジスタＴＮ４１のドレインとソースとゲートはそれぞれ，センスアンプ出力ノードＳｏｕｔ，センスアンプ入力ノードＳｉｎ，リファレンス回路出力ノードＲｏｕｔに接続されている。
【０１４３】
トランジスタＴＮ１のドレインとソースとゲートはそれぞれ，センスアンプ出力ノードＳｏｕｔ，電源電圧Ｖｃｃライン，グランドラインに接続されている。
【０１４４】
リファレンス回路は，トランジスタＴＮ３１ｒ１，ＴＮ３１ｒ２，ＴＮ４１ｒ１，ＴＮ４１ｒ２，ＴＰ１ｒ１，ＴＰ１ｒ２から構成されている。
【０１４５】
トランジスタＴＮ３１ｒ１，ＴＮ３１ｒ２のドレインとソースとゲートはそれぞれ，リファレンス回路入力ノードＲｉｎ，グランドライン，リファレンス回路出力ノードＲｏｕｔに接続されている。
【０１４６】
トランジスタＴＮ４１ｒ１，ＴＮ４１ｒ２のドレインとソースとゲートはそれぞれ，リファレンス回路出力ノードＲｏｕｔ，リファレンス回路入力ノードＲｉｎ，リファレンス回路出力ノードＲｏｕｔに接続されている。
【０１４７】
トランジスタＴＮ１ｒ１，ＴＮ１ｒ２のドレインとソースとゲートはそれぞれ，リファレンス回路出力ノードＲｏｕｔ，電源電圧Ｖｃｃライン，グランドラインに接続されている。
【０１４８】
トランジスタＴＰ１，ＴＰ１ｒ１，ＴＰ１ｒ２は，相互に同サイズとなるように形成されている。同様に，トランジスタＴＮ３１，ＴＮ３１ｒ１，ＴＮ３１ｒ２は，相互に同サイズとなるように形成され，トランジスタＴＮ４１，ＴＮ４１ｒ１，ＴＮ４１ｒ２は，相互に同サイズとなるように形成されている。このように各トランジスタのサイズを設定することによって，センスアンプ電流Ｉｓとリファレンス回路電流Ｉｒの比は１：２となる。
【０１４９】
差動アンプａｍｐは，一般的なものが用いられており，センスアンプ出力電圧Ｖｓｅｎとリファレンス回路出力電圧Ｖｒｅｆを受け，それらの電位差を増幅して電圧Ｖｏｕｔとして出力する。
【０１５０】
次に，第２の基本回路の動作を式を用いて説明する。この第２の基本回路では，トランジスタＴＰ１，ＴＰ１ｒ１，ＴＰ１ｒ２のゲートがグランドラインに接続されており，実際には，センスアンプ電流Ｉｓとリファレンス回路電流Ｉｒはそれぞれ，センスアンプ出力ノードＳｏｕｔの電位変化，リファレンス回路出力ノードＲｏｕｔの電位変化に応じて変動する。しかし，センスアンプ電流Ｉｓとリファレンス回路電流Ｉｒの変動は，センス動作を考える上で無視できるほどの大きさである。したがって，ここでは説明を簡単にするため，センスアンプ電流Ｉｓおよびリファレンス回路電流Ｉｒは一定とする。また，メモリセル（セルＴＮ１，リファレンスセルＴＮ１ｒ）を流れる電流の値をＩｃで表し，トランジスタＴＮ３１，ＴＮ３１ｒ１，ＴＮ３１ｒ２のオン抵抗をそれぞれ２ｒで表す。
【０１５１】
リファレンス回路入力ノードＲｉｎの電位Ｖｒｅｆ（ｉ）は，
【０１５２】
Ｖｒｅｆ（ｉ）＝（Ｉｒ＋Ｉｃ）×ｒ＝（２Ｉｓ＋Ｉｃ）×ｒ＝（Ｉｓ×２ｒ）＋（Ｉｃ×ｒ）
【０１５３】
となる。
【０１５４】
一方，センスアンプ入力ノードＳｉｎの電位Ｖｓｅｎ（ｉ）は，
【０１５５】
Ｖｓｅｎ（ｉ）＝（Ｉｓ＋Ｉｃ）×２ｒ＝（Ｉｓ×２ｒ）＋２（Ｉｃ×ｒ）
【０１５６】
となる。
【０１５７】
ところで，状態”１”のセルＴＮ１からデータを読み出す場合，センスアンプ入力ノードＳｉｎに電流Ｉｃが流れるが，状態”０”のセルＴＮ１からデータを読み出す場合，センスアンプ入力ノードＳｉｎには電流が流れない（Ｉｃ＝０）。したがって，上式から，状態”１”のセルＴＮ１からデータを読み出したときのセンスアンプ入力ノードＳｉｎの電位Ｖｓｅｎ（ｉ）は，
【０１５８】
Ｖｓｅｎ（ｉ）＝（Ｉｓ×２ｒ）＋２（Ｉｃ×ｒ）・・・（”１”リード）
【０１５９】
となり，状態”０”のセルＴＮ１からデータを読み出したときのセンスアンプ入力ノードＳｉｎの電位Ｖｓｅｎ（ｉ）は，
【０１６０】
Ｖｓｅｎ（ｉ）＝Ｉｓ×２ｒ・・・（”０”リード）
【０１６１】
となる。
【０１６２】
このように，リファレンス回路入力ノードＲｉｎにおける電位Ｖｒｅｆ（ｉ）を中心にして，セル電流Ｉｃが流れる／流れないによって，センスアンプ入力ノードＳｉｎにおける電位Ｖｓｅｎ（ｉ）に±（Ｉｃ×ｒ）の差が生じる。定電圧型センスアンプの入力電圧は，セル電流の増減に対して線形性を有する。
【０１６３】
リファレンス回路出力電圧Ｖｒｅｆは，以上のプロセスで定まったリファレンス回路入力ノードＲｉｎにおける電位Ｖｒｅｆ（ｉ）と，トランジスタＴＮ４１ｒ１，ＴＮ４１ｒ２が流すリファレンス回路電流Ｉｒに基づいて固定される。
【０１６４】
このリファレンス回路出力電圧Ｖｒｅｆ（定電圧）がゲートに印加されるトランジスタＴＮ４１は，センスアンプ入力ノードＳｉｎがソースに接続されており，センスアンプ入力ノードＳｉｎの電位Ｖｓｅｎ（ｉ）の変化を増幅し，ドレインからセンスアンプ出力ノードＳｏｕｔに出力する。
【０１６５】
なお，コントロールゲート電圧Ｖｃｇとセル電流Ｉｃの関係によって規定される第２の基本回路の動作電圧範囲に関しては，先に図３，図４を用いて説明した第１の基本回路と同様である。
【０１６６】
［第６の実施の形態］
本発明の第６の実施の形態にかかるテスト回路の構成を図１３に示す。第６の実施の形態にかかるテスト回路は，図１２に示した第２の基本回路に対して，テスト用センスアンプ（第２電流検出回路），テスト用リファレンス回路（第４電流検出回路）が追加され，さらに，通常モードとテストモードに応じて，センスアンプ／テスト用センスアンプおよびリファレンス回路／テスト用リファレンス回路を切替えるトランジスタＴＮ５１，ＴＮ５１ｔ，ＴＮ５１ｒ，ＴＮ５１ｒｔが追加された構成を有する。また，第６の実施の形態にかかるテスト回路は，２入力の差動アンプａｍｐを備えた第２の基本回路とは異なり，４入力の差動アンプａｍｐ１を備えている。
【０１６７】
テスト用センスアンプは，トランジスタＴＰ１ｔ，ＴＮ３１ｔ，ＴＮ４１ｔから構成され，テスト用リファレンス回路は，トランジスタＴＰ１ｒｔ，ＴＮ３１ｒｔ，ＴＮ４１ｒｔから構成されている。
【０１６８】
制御信号ｒｅａｄは，データ読み出しが行われる通常モードでは”Ｈ”となり，テストモードでは”Ｌ”となるモード切替用の信号である。制御信号／ｒｅａｄは，制御信号ｒｅａｄの論理反転信号である。
【０１６９】
次に，第６の実施の形態にかかるテスト回路において，第２の基本回路から変更された回路接続箇所について説明する。
【０１７０】
センスアンプに備えられたトランジスタＴＰ１のゲートは，グランドラインから制御信号／ｒｅａｄの伝送ラインに接続変更されている。
【０１７１】
追加されたトランジスタＴＮ５１のドレインとソースとゲートはそれぞれ，センスアンプ出力ノードＳｏｕｔ，グランドライン，制御信号／ｒｅａｄの伝送ラインに接続されている。
【０１７２】
リファレンス回路に備えられたトランジスタＴＰ１ｒ１，ＴＰ１ｒ２のゲートは，グランドラインから制御信号／ｒｅａｄの伝送ラインに接続変更されている。
【０１７３】
追加されたトランジスタＴＮ５１ｒのドレインとソースとゲートはそれぞれ，リファレンス回路出力ノードＲｏｕｔ，グランドライン，制御信号／ｒｅａｄの伝送ラインに接続されている。
【０１７４】
テスト用センスアンプに備えられたトランジスタＴＰ１ｔのドレインとソースとゲートはそれぞれ，テスト用センスアンプ出力ノードＳＴｏｕｔ（差動アンプの第３入力ノード），電源電圧Ｖｃｃライン，制御信号ｒｅａｄの伝送ラインに接続されている。トランジスタＴＮ３１ｔのドレインとソースとゲートはそれぞれ，センスアンプ入力ノードＳｉｎ，グランドライン，テスト用センスアンプ出力ノードＳＴｏｕｔに接続されている。トランジスタＴＮ４１ｔのドレインとソースとゲートはそれぞれ，テスト用センスアンプ出力ノードＳＴｏｕｔ，センスアンプ入力ノードＳｉｎ，テスト用センスアンプ出力ノードＳＴｏｕｔに接続されている。
【０１７５】
追加されたトランジスタＴＮ５１ｔのドレインとソースとゲートはそれぞれ，テスト用センスアンプ出力ノードＳＴｏｕｔ，グランドライン，制御信号ｒｅａｄの伝送ラインに接続されている。
【０１７６】
テスト用リファレンス回路に備えられたトランジスタＴＰ１ｒｔのドレインとソースとゲートはそれぞれ，テスト用リファレンス回路出力ノードＲＴｏｕｔ（差動アンプの第４入力ノード），電源電圧Ｖｃｃライン，制御信号ｒｅａｄの伝送ラインに接続されている。トランジスタＴＮ３１ｒｔのドレインとソースとゲートはそれぞれ，リファレンス回路入力ノードＲｉｎ，グランドライン，テスト用リファレンス回路出力ノードＲＴｏｕｔに接続されている。トランジスタＴＮ４１ｒｔのドレインとソースとゲートはそれぞれ，テスト用リファレンス回路出力ノードＲＴｏｕｔ，リファレンス回路入力ノードＲｉｎ，テスト用センスアンプ出力ノードＳＴｏｕｔに接続されている。
【０１７７】
追加されたトランジスタＴＮ５１ｒｔのドレインとソースとゲートはそれぞれ，テスト用リファレンス回路出力ノードＲＴｏｕｔ，グランドライン，制御信号ｒｅａｄの伝送ラインに接続されている。
【０１７８】
差動アンプａｍｐ１は，図１４に示すように，トランジスタＴＰ３，ＴＰ３ｒ，ＴＮ６１，ＴＮ６１ｔ，ＴＮ６１ｒ，ＴＮ６１ｒｔから構成されている。
【０１７９】
トランジスタＴＰ３のドレインとソースとゲートはそれぞれ，出力電圧Ｖｏｕｔが出力されるノードＮ１−１，電源電圧Ｖｃｃライン，ノードＮ１−２に接続されている。トランジスタＴＰ３ｒのドレインとソースとゲートはそれぞれ，ノードＮ１−２，電源電圧Ｖｃｃライン，ノードＮ１−２に接続されている。
【０１８０】
トランジスタＴＮ６１のドレインとソースとゲートはそれぞれ，ノードＮ１−１，グランドライン，センスアンプ出力ノードＳｏｕｔに接続されている。トランジスタＴＮ６１ｔのドレインとソースとゲートはそれぞれ，ノードＮ１−１，グランドライン，テスト用センスアンプ出力ノードＳＴｏｕｔに接続されている。トランジスタＴＮ６１ｒのドレインとソースとゲートはそれぞれ，ノードＮ１−２，グランドライン，リファレンス回路出力ノードＲｏｕｔに接続されている。トランジスタＴＮ６１ｒｔのドレインとソースとゲートはそれぞれ，ノードＮ１−２，グランドライン，テスト用リファレンス回路出力ノードＲＴｏｕｔに接続されている。
【０１８１】
以上のように構成された第６の実施の形態にかかるテスト回路の動作を説明する。
【０１８２】
セルＴＮ１からデータが読み出される通常モードでは，制御信号ｒｅａｄは”Ｈ”であり，制御信号／ｒｅａｄは”Ｌ”であるため，トランジスタＴＰ１，ＴＰ１ｒ１，ＴＰ１ｒ２，ＴＮ５１ｔ，ＴＮ５１ｒｔはオンし，トランジスタＴＰ１ｔ，ＴＰ１ｒｔ，ＴＮ５１，ＴＮ５１ｒはオフする。したがって，通常モードにおける第６の実施の形態にかかるテスト回路は，図１２に示した第２の基本回路と回路的に等価となり，第２の基本回路と略同一の動作を行う。
【０１８３】
一方，テストモードでは，制御信号ｒｅａｄは”Ｌ”であり，制御信号／ｒｅａｄは”Ｈ”であるため，トランジスタＴＰ１，ＴＰ１ｒ１，ＴＰ１ｒ２，ＴＮ５１ｔ，ＴＮ５１ｒｔはオフし，トランジスタＴＰ１ｔ，ＴＰ１ｒｔ，ＴＮ５１，ＴＮ５１ｒはオンする。これによって，センスアンプおよびリファレンス回路がディスエーブルとなり，かわってテスト用センスアンプおよびテスト用リファレンス回路がイネーブルとなる。また，センスアンプ出力ノードＳｏｕｔとリファレンス回路出力ノードＲｏｕｔはそれぞれ，トランジスタＴＮ５１，ＴＮ５１ｒによってグランドレベルとされるため，差動アンプａｍｐ１に備えられたトランジスタＴＮ６１，ＴＮ６１ｒはオフ状態となる。
【０１８４】
テスト用センスアンプを構成する各トランジスタは，オン抵抗に関して，テスト用リファレンス回路構成する各トランジスタの１／２となるように形成されている。具体的には，テスト用センスアンプを構成する各トランジスタを，それらのゲート長がセンスアンプに備えられたトランジスタＴＰ１のゲート長に一致し，それらのゲート幅がトランジスタＴＰ１のゲート幅の２倍となるように形成する。また，テスト用リファレンス回路を構成する各トランジスタを，それらのゲート長とゲート幅をトランジスタＴＮ１のゲート長とゲート幅に一致するように形成する。このようにセンスアンプ，テスト用センスアンプ，リファレンス回路，テスト用リファレンス回路を構成することによって，通常モードとテストモードの切替に応じて，差動アンプａｍｐ１からみたセンスアンプ側（センスアンプ，テスト用センスアンプ）のインピーダンスと，リファレンス回路側（リファレンス回路，テスト用リファレンスアンプ）のインピーダンスとの大小関係が入れ替わることになる。
【０１８５】
以上説明したように，第６の実施の形態にかかるテスト回路によれば，ビットラインＢＬにおいて電流リークが発生した場合，セルＴＮ１にデータを書き込むことなくそのリーク電流を検出することが可能となる。
【０１８６】
［第７の実施の形態］
本発明の第７の実施の形態にかかるテスト回路の構成を図１５に示す。第７の実施の形態にかかるテスト回路は，図１３に示した第６の実施の形態にかかるテスト回路に対して，トランジスタＴＮ４３が追加され，トランジスタＴＮ５１が削除された構成を有する。また，トランジスタＴＰ１のゲートは，制御信号／ｒｅａｄの伝送ラインからグランドラインに接続変更されている。
【０１８７】
トランジスタＴＮ４３のドレインとソースとゲートはそれぞれ，センスアンプ出力ノードＳｏｕｔ，センスアンプ入力ノードＳｉｎ，テスト用センスアンプ出力ノードＳＴｏｕｔに接続されている。
【０１８８】
なお，テスト用センスアンプを構成するトランジスタＴＰ１ｔ，ＴＮ３１ｔ，ＴＮ４１ｔはそれぞれ，センスアンプを構成するトランジスタＴＰ１，ＴＮ３１，ＴＮ４１と同じサイズとなるように形成されている。第６の実施の形態にかかるテスト回路では，テスト用センスアンプを構成する各トランジスタは，センスアンプを構成するトランジスタに対してオン抵抗が１／２となるように形成されていたが，この点で第７の実施の形態にかかるテスト回路は，第６の実施の形態にかかるテスト回路と異なる。
【０１８９】
以上のように構成された第７の実施の形態にかかるテスト回路の動作を説明する。
【０１９０】
セルＴＮ１からデータが読み出される通常モードでは，制御信号ｒｅａｄは”Ｈ”であり，制御信号／ｒｅａｄは”Ｌ”であるため，トランジスタＴＰ１，ＴＰ１ｒ１，ＴＰ１ｒ２，ＴＮ５１ｔ，ＴＮ５１ｒｔはオンし，トランジスタＴＰ１ｔ，ＴＰ１ｒｔ，ＴＮ５１ｒはオフする。これによって，センスアンプおよびリファレンス回路がイネーブルとなり，テスト用センスアンプおよびテスト用リファレンス回路がディスエーブルとなる。また，テスト用センスアンプ出力ノードＳＴｏｕｔとテスト用リファレンス回路出力ノードＲＴｏｕｔはそれぞれ，トランジスタＴＮ５１ｔ，ＴＮ５１ｒｔによってグランドレベルとされるため，差動アンプａｍｐ１に備えられたトランジスタＴＮ６１ｔ，ＴＮ６１ｒｔはオフ状態となる。さらに，テスト用センスアンプ出力ノードＳＴｏｕｔがグランドレベルとされるため，トランジスタＴＮ４３はオフする。したがって，通常モードにおける第７の実施の形態にかかるテスト回路は，図１２に示した第２の基本回路と回路的に等価となり，第２の基本回路と略同一の動作を行う。
【０１９１】
一方，テストモードでは，制御信号ｒｅａｄは”Ｌ”であり，制御信号／ｒｅａｄは”Ｈ”であるため，トランジスタＴＰ１，ＴＰ１ｒ１，ＴＰ１ｒ２，ＴＮ５１ｔ，ＴＮ５１ｒｔはオフし，トランジスタＴＰ１ｔ，ＴＰ１ｒｔ，ＴＮ５１ｒはオンする。これによって，リファレンス回路がディスエーブルとなり，かわってテスト用センスアンプおよびテスト用リファレンス回路がイネーブルとなる。
【０１９２】
リファレンス回路出力ノードＲｏｕｔは，トランジスタＴＮ５１ｒによってグランドレベルとされるため，トランジスタＴＮ４１はオフとなるが，トランジスタＴＮ４３は，そのゲートがテスト用センスアンプ出力ノードＳＴｏｕｔに接続されているため，オン状態となる。したがって，テストモードにおけるセンスアンプは，通常モードでの状態と同じイネーブルとなる。
【０１９３】
このように，テストモードにある第７の実施の形態にかかるテスト回路によれば，セルＴＮ１側ではセンスアンプ，テスト用センスアンプが同時にイネーブルとなり，リファレンスセルＴＮ１ｒ側ではテスト用リファレンス回路のみがイネーブルとなる。上述のように，テスト用センスアンプを構成する各トランジスタは，センスアンプを構成する各トランジスタとサイズが同じとなるように形成されている。また，テスト用リファレンス回路を構成する各トランジスタは，リファレンス回路を構成する各トランジスタとサイズが同じとなるように形成されている。したがって，通常モードとテストモードの切替に応じて，差動アンプａｍｐ１からみたセンスアンプ側（センスアンプ，テスト用センスアンプ）のインピーダンスと，リファレンス回路側（リファレンス回路，テスト用リファレンスアンプ）のインピーダンスとの大小関係が入れ替わることになる。
【０１９４】
以上説明したように，第７の実施の形態にかかるテスト回路によれば，第６の実施の形態にかかるテスト回路と同様に，ビットラインＢＬにおいて電流リークが発生した場合，セルＴＮ１にデータを書き込むことなくそのリーク電流を検出することが可能となる。
【０１９５】
［第８の実施の形態］
本発明の第８の実施の形態にかかるテスト回路の構成を図１６に示す。第８の実施の形態にかかるテスト回路は，図１２に示した第２の基本回路に対して，トランジスタＴＮ７１，ＴＮ７１ｔ，ＴＮ７１ｒ，ＴＮ７１ｒｔが追加された構成を有する。
【０１９６】
制御信号ｒｅａｄは，データ読み出しが行われる通常モードでは”Ｈ”となり，テストモードでは”Ｌ”となるモード切替用の信号である。制御信号／ｒｅａｄは，制御信号ｒｅａｄの論理反転信号である。
【０１９７】
次に，第８の実施の形態にかかるテスト回路において，第２の基本回路から変更された回路接続箇所について説明する。
【０１９８】
トランジスタＴＮ７１のドレインとソースとゲートはそれぞれ，カラムスイッチとしてのトランジスタＴＮ２のソース，センスアンプ入力ノードＳｉｎ，制御信号ｒｅａｄの伝送ラインに接続されている。
【０１９９】
トランジスタＴＮ７１ｔのドレインとソースとゲートはそれぞれ，トランジスタＴＮ２のソース，リファレンス回路入力ノードＲｉｎ，制御信号／ｒｅａｄの伝送ラインに接続されている。
【０２００】
トランジスタＴＮ７１ｒのドレインとソースとゲートはそれぞれ，ダミーカラムスイッチとしてのトランジスタＴＮ２ｒのソース，リファレンス回路入力ノードＲｉｎ，制御信号ｒｅａｄの伝送ラインに接続されている。
【０２０１】
トランジスタＴＮ７１ｒｔのドレインとソースとゲートはそれぞれ，ダミーカラムスイッチとしてのトランジスタＴＮ２ｒのソース，センスアンプ入力ノードＳｉｎ，制御信号／ｒｅａｄの伝送ラインに接続されている。
【０２０２】
トランジスタＴＮ７１，ＴＮ７１ｔ，ＴＮ７１ｒ，ＴＮ７１ｒｔは，スイッチ用としてオン抵抗が極めて小さくなるように構成されており，回路動作に対する影響（電圧降下等）は無視できるものである。
【０２０３】
以上のように構成された第８の実施の形態にかかるテスト回路の動作を説明する。
【０２０４】
セルＴＮ１からデータが読み出される通常モードでは，制御信号ｒｅａｄは”Ｈ”であり，制御信号／ｒｅａｄは”Ｌ”であるため，トランジスタＴＮ７１，ＴＮ７１ｒはオンし，トランジスタＴＮ７１ｔ，ＴＮ７１ｒｔはオフする。したがって，通常モードにおける第８の実施の形態にかかるテスト回路は，図１２に示した第２の基本回路と回路的に等価となり，第２の基本回路と略同一の動作を行う。
【０２０５】
一方，テストモードでは，制御信号ｒｅａｄは”Ｌ”であり，制御信号／ｒｅａｄは”Ｈ”であるため，トランジスタＴＮ７１，ＴＮ７１ｒはオフし，トランジスタＴＮ７１ｔ，ＴＮ７１ｒｔはオンする。これによって，テストモードでは，セルＴＮ１に対してリファレンス回路が接続され，リファレンスセルＴＮ１ｒにセンスアンプが接続されることになる。
【０２０６】
センスアンプを構成する各トランジスタは，リファレンス回路を構成する各トランジスタとサイズが同じとなるように形成されている。したがって，通常モードとテストモードの切替に応じて，セルＴＮ１に接続される負荷トランジスタのインピーダンスと，リファレンスセルＴＮ１ｒに接続される負荷トランジスタのインピーダンスとの大小関係が入れ替わることになる。
【０２０７】
以上説明したように，第８の実施の形態にかかるテスト回路によれば，第６，７の実施の形態にかかるテスト回路と同様に，ビットラインＢＬにおいて電流リークが発生した場合，セルＴＮ１にデータを書き込むことなくそのリーク電流を検出することが可能となる。
【０２０８】
［第９の実施の形態］
本発明の第９の実施の形態にかかるテスト回路の構成を図１７に示す。第９の実施の形態にかかるテスト回路は，図１２に示した第２の基本回路に対して，テスト用リファレンス回路が追加され，通常モードとテストモードに応じて，リファレンス回路／テスト用リファレンス回路を切替えるトランジスタＴＮ５１ｒ，ＴＮ５１ｒｔが追加され，さらに，トランジスタＴＮ４１ｔが追加された構成を有する。また，第９の実施の形態にかかるテスト回路は，２入力の差動アンプａｍｐを備えた第２の基本回路とは異なり，３入力の差動アンプａｍｐ２を備えている。
【０２０９】
テスト用リファレンス回路は，トランジスタＴＰ１ｒｔ，ＴＮ３１ｒｔ，ＴＮ４１ｒｔから構成されている。これらのトランジスタＴＰ１ｒｔ，ＴＮ３１ｒｔ，ＴＮ４１ｒｔは，センスアンプを構成するトランジスタＴＰ１，ＴＮ３１，ＴＮ４１に対して，ゲート長が等しく，ゲート幅が半分となるように形成されている。すなわち，ＴＰ１ｒｔ，ＴＮ３１ｒｔ，ＴＮ４１ｒｔの各オン抵抗は，トランジスタＴＰ１，ＴＮ３１，ＴＮ４１の２倍となる。
【０２１０】
制御信号ｒｅａｄは，データ読み出しが行われる通常モードでは”Ｈ”となり，テストモードでは”Ｌ”となるモード切替用の信号である。制御信号／ｒｅａｄは，制御信号ｒｅａｄの論理反転信号である。
【０２１１】
次に，第９の実施の形態にかかるテスト回路において，第２の基本回路から変更された回路接続箇所について説明する。
【０２１２】
トランジスタＴＮ４１ｔのドレインとソースとゲートはそれぞれ，センスアンプ入力ノードＳｉｎ，センスアンプ出力ノードＳｏｕｔ，テスト用リファレンス回路出力ノードＲＴｏｕｔに接続されている。
【０２１３】
リファレンス回路に備えられたトランジスタＴＰ１ｒ１，ＴＰ１ｒ２のゲートは，グラントラインから制御信号／ｒｅａｄの伝送ラインに接続変更されている。
【０２１４】
トランジスタＴＮ５１ｒのドレインとソースとゲートはそれぞれ，リファレンス回路出力ノードＲｏｕｔ，グランドライン，制御信号／ｒｅａｄの伝送ラインに接続されている。トランジスタＴＮ５１ｒｔのドレインとソースとゲートはそれぞれ，テスト用リファレンス回路出力ノードＲＴｏｕｔ，グランドライン，制御信号ｒｅａｄの伝送ラインに接続されている。
【０２１５】
テスト用リファレンス回路に備えられたトランジスタＴＰ１ｒｔのトランジスタＴＰ１ｒｔのドレインとソースとゲートはそれぞれ，テスト用リファレンス回路出力ノードＲＴｏｕｔ，電源電圧Ｖｃｃライン，制御信号ｒｅａｄの伝送ラインに接続されている。トランジスタＴＮ３１ｒｔのドレインとソースとゲートはそれぞれ，リファレンス回路入力ノードＲｉｎ，グランドライン，テスト用リファレンス回路出力ノードＲＴｏｕｔに接続されている。トランジスタＴＮ４１ｒｔのドレインとソースとゲートはそれぞれ，テスト用リファレンス回路出力ノードＲＴｏｕｔ，リファレンス回路入力ノードＲｉｎ，テスト用リファレンス回路出力ノードＲＴｏｕｔに接続されている。
【０２１６】
差動アンプａｍｐ２は，図１８に示すように，トランジスタＴＰ３，ＴＰ３ｒ，ＴＮ６１，ＴＮ６１ｒ，ＴＮ６１ｒｔから構成されている。
【０２１７】
トランジスタＴＰ３のドレインとソースとゲートはそれぞれ，出力電圧Ｖｏｕｔが出力されるノードＮ２−１，電源電圧Ｖｃｃライン，ノードＮ２−２に接続されている。トランジスタＴＰ３ｒのドレインとソースとゲートはそれぞれ，ノードＮ２−２，電源電圧Ｖｃｃライン，ノードＮ２−２に接続されている。
【０２１８】
トランジスタＴＮ６１のドレインとソースとゲートはそれぞれ，ノードＮ２−１，グランドライン，センスアンプ出力ノードＳｏｕｔに接続されている。トランジスタＴＮ６１ｒのドレインとソースとゲートはそれぞれ，ノードＮ２−２，グランドライン，リファレンス回路出力ノードＲｏｕｔに接続されている。トランジスタＴＮ６１ｒｔのドレインとソースとゲートはそれぞれ，ノードＮ２−２，グランドライン，テスト用リファレンス回路出力ノードＲＴｏｕｔに接続されている。
【０２１９】
以上のように構成された第９の実施の形態にかかるテスト回路の動作を説明する。
【０２２０】
セルＴＮ１からデータが読み出される通常モードでは，制御信号ｒｅａｄは”Ｈ”であり，制御信号／ｒｅａｄは”Ｌ”であるため，トランジスタＴＰ１ｒ１，ＴＰ１ｒ２，ＴＮ５１ｒｔはオンし，トランジスタＴＰ１ｒｔ，ＴＮ５１ｒはオフする。また，トランジスタＴＰ１は常時オンである。テスト用リファレンス回路出力ノードＲＴｏｕｔは，トランジスタＴＮ５１ｒｔによってグランドレベルとされるため，このテスト用リファレンス回路出力ノードＲＴｏｕｔがゲートに接続されているトランジスタＴＮ４１ｔはオフする。これによって，テスト用リファレンス回路はディスエーブルとなり，センスアンプ，リファレンス回路はイネーブルとなる。したがって，通常モードにおける第９の実施の形態にかかるテスト回路は，図１２に示した第２の基本回路と回路的に等価となり，第２の基本回路と略同一の動作を行う。
【０２２１】
一方，テストモードでは，制御信号ｒｅａｄは”Ｌ”であり，制御信号／ｒｅａｄは”Ｈ”であるため，トランジスタＴＰ１ｒ１，ＴＰ１ｒ２，ＴＮ５１ｒｔはオフし，トランジスタＴＰ１ｒｔ，ＴＮ５１ｒはオンする。これによって，リファレンス回路がディスエーブルとなり，かわってテスト用リファレンス回路がイネーブルとなる。
【０２２２】
リファレンス回路出力ノードＲｏｕｔは，トランジスタＴＮ５１ｒによってグランドレベルとされるため，トランジスタＴＮ４１はオフとなるが，トランジスタＴＮ４１ｔは，そのゲートがテスト用センスアンプ出力ノードＳＴｏｕｔに接続されているため，オン状態となる。したがって，テストモードにおけるセンスアンプは，通常モードでの状態と同じイネーブルとなる。
【０２２３】
このように，テストモードにある第９の実施の形態にかかるテスト回路によれば，セルＴＮ１側ではセンスアンプがイネーブルとなり，リファレンスセルＴＮ１ｒ側ではテスト用リファレンス回路がイネーブルとなる。上述のように，テスト用リファレンス回路を構成するトランジスタＴＰ１ｒｔ，ＴＮ３１ｒｔ，ＴＮ４１ｒｔは，センスアンプを構成するトランジスタＴＰ１，ＴＮ３１，ＴＮ４１に対して，ゲート長が等しく，ゲート幅が半分となるように形成されている。すなわち，テスト用リファレンス回路のインピーダンスは，センスアンプのインピーダンスの２倍である。したがって，通常モードとテストモードの切替に応じて，差動アンプａｍｐ２からみたセンスアンプ側（センスアンプ，テスト用センスアンプ）のインピーダンスと，リファレンス回路側（リファレンス回路，テスト用リファレンスアンプ）のインピーダンスとの大小関係が入れ替わることになる。
【０２２４】
以上説明したように，第９の実施の形態にかかるテスト回路によれば，セルＴＮ１に流れる電流を基準としたリファレンスセルＴＮ１ｒの電流検出が可能となる。また，第２の実施の形態にかかるテスト回路と同様に，センスアンプ側の負荷トランジスタの構成が通常モードとテストモードで共通となるため，リーク電流の検出感度を損なうことなくビットラインＢＬの欠陥を検査することが可能となる。
【０２２５】
添付図面を参照しながら本発明の好適な実施の形態について説明したが，本発明はかかる実施の形態に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【０２２６】
【発明の効果】
以上説明したように，本発明によれば，電流判定用メモリセルの試験と，データの書込みを行わない状態でビットラインからのリーク電流スクリーニングとを同時に実施することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１〜５の実施の形態にかかるテスト回路の基本となる回路の構成を示す回路図である。
【図２】図１のテスト回路を構成する各トランジスタの静特性を示す特性曲線図である。
【図３】図１のテスト回路に備えられたデータ格納用メモリセルおよびリファレンスセルの動作電圧範囲を示す特性曲線図（その１）である。
【図４】図１のテスト回路に備えられたデータ格納用メモリセルおよびリファレンスセルの動作電圧範囲を示す特性曲線図（その２）である。
【図５】本発明の第１の実施の形態にかかるテスト回路の回路図である。
【図６】図５のテスト回路に備えられたデータ格納用メモリセルおよびリファレンスセルのテストモードにおける動作電圧範囲を示す特性曲線図である。
【図７】本発明の第２の実施の形態にかかるテスト回路の回路図である。
【図８】本発明の第３の実施の形態にかかるテスト回路の回路図である。
【図９】図８のテスト回路に備えられたデータ格納用メモリセルおよびリファレンスセルのテストモードにおける動作電圧範囲を示す特性曲線図である。
【図１０】本発明の第４の実施の形態にかかるテスト回路の回路図である。
【図１１】本発明の第５の実施の形態にかかるテスト回路の回路図である。
【図１２】本発明の第６〜９の実施の形態にかかるテスト回路の基本となる回路の構成を示す回路図である。
【図１３】本発明の第６の実施の形態にかかるテスト回路の回路図である。
【図１４】図１３のテスト回路に備えられた差動アンプの回路図である。
【図１５】本発明の第７の実施の形態にかかるテスト回路の回路図である。
【図１６】本発明の第８の実施の形態にかかるテスト回路の回路図である。
【図１７】本発明の第９の実施の形態にかかるテスト回路の回路図である。
【図１８】図１７のテスト回路に備えられた差動アンプの回路図である。
【図１９】従来のＯＴＰの回路図である。
【図２０】図２０のＯＴＰに備えられたデータ格納用メモリセルおよびリファレンスセルの動作電圧範囲を示す特性曲線図である。
【符号の説明】
ａｍｐ：差動アンプ
ＢＬ：ビットライン
ＢＬｒ：リファレンスビットライン
ｒｅａｄ，／ｒｅａｄ：制御信号
Ｒｉｎ：リファレンス回路入力ノード
Ｒｏｕｔ：リファレンス回路出力ノード
ＲＴｏｕｔ：テスト用リファレンス回路出力ノード
Ｓｉｎ：センスアンプ入力ノード
Ｓｏｕｔ：センスアンプ出力ノード
ＳＴｏｕｔ：テスト用センスアンプ出力ノード
ＴＮ１：セル
ＴＮ１ｒ：リファレンスセル
Ｖｓｅｎ：センスアンプ出力電圧
Ｖｒｅｆ：リファレンス回路出力電圧
ＷＬ：ワードライン
Ｙ：列デコード信号
【発明の属する技術分野】
本発明は，不揮発性半導体記憶装置にかかり，テスト回路を備えた不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来の不揮発性半導体記憶装置としてのワンタイムＰＲＯＭ（ＯＴＰ：Ｏｎｅ Ｔｉｍｅ ＰＲＯＭ）の回路構成を図１９に示す。
【０００３】
従来のＯＴＰに備えられたｎ個のデータ格納用メモリセル（以下，「セル」という）ＴＮ１−１〜ＴＮ１−ｎは，浮遊ゲートを有するＮチャネル型ＭＯＳトランジスタである。各コントロールゲートはワードラインＷＬ１〜ＷＬｎに接続され，各ドレインはビットラインＢＬに接続され，各ソースはグランドラインに接続されている。
【０００４】
ビットラインＢＬには，ｎ個のセルＴＮ１−１〜ＴＮ１−ｎに加えて，試験用セルＴＮ１−ｘが接続されている。この試験用セルＴＮ１−ｘのコントロールゲートは試験用ワードラインＷＬｘに接続されている。以下，試験用ワードラインＷＬｘおよび試験用セルＴＮ１−ｘをＯＴＰＲＯＷ部と称する。
【０００５】
リファレンスセルＴＮ１ｒ−１〜ＴＮ１ｒ−ｎ，ＴＮ１ｒ−ｘは，セルＴＮ１−１〜ＴＮ１−ｎおよび試験用セルＴＮ１−ｘから読み出されたデータを判定する際に用いられる判定基準電流を得るために備えられている。各リファレンスセルＴＮ１ｒ−１〜ＴＮ１ｒ−ｎ，ＴＮ１ｒ−ｘは，セルＴＮ１−１〜ＴＮ１−ｎ，ＴＮ１−ｘと同じサイズとなるように形成されている。各リファレンスセルＴＮ１ｒ−１〜ＴＮ１ｒ−ｎ，ＴＮ１ｒ−ｘのコントロールゲートはワードラインＷＬ１〜ＷＬｎ，ＷＬｘに接続され，各ドレインはリファレンスビットラインＢＬｒに接続され，各ソースはグランドラインに接続されている。
【０００６】
試験用ビットラインＢＬｙには，ｎ個の試験用セルＴＮ１ｙ−１〜ＴＮ１ｙ−ｎが接続されている。この試験用セルＴＮ１ｙ−１〜ＴＮ１ｙ−ｎの各コントロールゲートはワードラインＷＬ１〜ＷＬｎに接続され，各ソースはグランドラインに接続されている。以下，試験用ビットラインＢＬｙおよび試験用セルＴＮ１ｙ−１〜ＴＮ１ｙ−ｎをＯＴＰＣＯＬ部と称する。
【０００７】
各セルＴＮ１−１〜Ｔｎ１−ｎは，データが書込まれている時にはスレショルド電圧が高くなるため，ワードラインＷＬ１〜ＷＬｎがＬレベルからＨレベルに遷移してもオフ状態（あるいは，ドレイン電流量が小さい状態）を維持する。一方，リファレンスセルＴＮ１ｒ−１〜ＴＮ１ｒ−ｎは，データが書き込まれていないため，ワードラインＷＬがＨレベルのとき，オン状態となる。以下，データが書込まれていない場合のセルの状態を”１”と定義し，データが書込まれている場合の各セルの状態を”０”と定義する。
【０００８】
トランジスタＴＮ２は，列デコード信号Ｙによってオン／オフ制御され，カラムスイッチとして機能するものである。トランジスタＴＮ２ｒは，トランジスタＴＮ２に対応して備えられたダミー回路である。また，試験用列デコード信号Ｙｙによってオン／オフ制御され，試験用カラムスイッチとして機能するトランジスタＴＮ２ｙが備えられている。
【０００９】
ゲートに定電圧Ｖｂが印加されているトランジスタＴＮ３は，ビットラインＢＬに高電圧が印加されてセルＴＮ１−１〜ＴＮ１−ｎに誤ったデータが書き込まれることを防止するために備えられている。また，各セルＴＮ１−１〜ＴＮ１−ｎのドレインに印加される電圧が，トランジスタＴＮ３によって約１Ｖに制限されるため，ビットラインＢＬの寄生容量の充放電が抑制され，電流検出スピードが向上する。トランジスタＴＮ３ｒは，トランジスタＴＮ３に対応して備えられたダミー回路である。
【００１０】
トランジスタＴＰ１は，セルＴＮ１〜ＴＮ１−ｎ，ＴＮ１−ｘ，または，試験用セルＴＮ１ｙ−１〜ＴＮ１ｙ−ｎに流れる電流をセンスアンプ出力電圧Ｖｓｅｎに変換する負荷回路である。また，トランジスタＴＰ１ｒ１，ＴＰ１ｒ２は，リファレンスセルＴＮ１ｒ−１〜ＴＮ１ｒ−ｎ，ＴＮ１ｒ−ｘに流れる電流をリファレンス回路出力電圧Ｖｒｅｆに変換する負荷回路である。
【００１１】
ここで，トランジスタＴＰ１ｒ１とトランジスタＴＰ１ｒ２を１つの負荷回路として捉え，この負荷回路のオン抵抗をＲＴＰ１ｒとする。トランジスタＴＰ１は，そのオン抵抗ＲＴＰ１が，トランジスタＴＰ１ｒ１，ＴＰ１ｒ２から得られるオン抵抗ＲＴＰ１ｒよりも大きくなるように形成される。通常，トランジスタＴＰ１と同じサイズのトランジスタをリファレンス回路側に複数個備え，オン抵抗ＲＴＰ１がオン抵抗ＲＴＰ１ｒの２〜３倍となるように回路構成される。図１９に示した従来のＯＴＰには，リファレンス回路側に２個のトランジスタＴＰ１ｒ１，ＴＰ１ｒ２が備えられており，オン抵抗ＲＴＰ１とオン抵抗ＲＴＰ１ｒの比は，２：１とされている。これらダイオード接続されているトランジスタＴＰ１，ＴＰ１ｒ１，ＴＰ１ｒ２のオン抵抗は，セルＴＮ１−１〜ＴＮ１−ｎからのデータ読み出しスピードと，差動アンプａｍｐに入力されるセンスアンプ出力電圧Ｖｓｅｎとリファレンス回路出力電圧Ｖｒｅｆの電圧整合性を考慮して決定される。
【００１２】
差動アンプａｍｐは，一般的なものが用いられている。トランジスタＴＰ１とトランジスタＴＰ１ｒ１，ＴＰ１ｒ２は，それぞれ差動アンプａｍｐに対して，センスアンプ側とリファレンス回路側において同様に接続される。差動アンプａｍｐは，センスアンプ出力電圧Ｖｓｅｎとリファレンス回路出力電圧Ｖｒｅｆを受け，それらの電位差を増幅して電圧Ｖｏｕｔとして出力する。
【００１３】
ＯＴＰＲＯＷ部は，セルＴＮ１−１〜ＴＮ１−ｎと同じく，ビットラインＢＬに接続されているため，試験用セルＴＮ１−ｘにデータが書込まれた状態であれば，テストモードとして試験用ワードラインＷＬｘを選択することによって，ビットラインＢＬの状態を直接試験することが可能となる。
【００１４】
例えば，ワードラインとビットラインとの間にショート等の欠陥が存在し，ビットラインＢＬからグランドラインにセル電流ほどのリーク電流（定電流）が発生した場合の従来の不揮発性半導体記憶装置の動作について図２０を用いて説明する。
【００１５】
図２０に示した特性曲線図の横軸はセルＴＮ１（ＴＮ１−１〜ＴＮ１−ｎ，ＴＮ１−ｘ）のコントロールゲート電圧Ｖｃｇを示し，縦軸はセルＴＮ１のドレイン電流Ｉｄｓを示している。なお，ここではコントロールゲート電圧Ｖｃｇとして電源電圧Ｖｃｃが用いられた場合に即して説明する。
【００１６】
図２０の実線▲１▼は状態”１”にあるセルＴＮ１のドレイン電流Ｉｄｓを，実線▲２▼は状態”０”にあるセルＴＮ１のドレイン電流Ｉｄｓを，破線▲３▼は判定基準電流すなわちリファレンスセルＴＮ１ｒ（ＴＮ１ｒ−１〜ＴＮ１ｒ−ｎ，ＴＮ１ｒ−ｘ）のドレイン電流Ｉｄｓを，それぞれ理想的に表している。
【００１７】
リーク電流が発生した場合，実線▲１▼は実線▲１▼’にシフトし，実線▲２▼は実線▲２▼’にシフトする。状態”０”のセルＴＮ１のデータ読み出しの最低動作電圧Ｖｃｃｍｉｎおよび最大動作電圧Ｖｃｃｍａｘは，破線▲３▼と実線▲２▼’の交点ａ，交点ｂになる。
【００１８】
テストモードの場合，上述のように，試験用ワードラインＷＬｘをＨレベルとしてＯＴＰＲＯＷを選択し，ワードラインＷＬ０〜ＷＬｎをＬレベルとしてセルＴＮ１−１〜ＴＮ１−ｎを非選択とする。そして，試験用セルＴＮ１−ｘから格納データを読み出して，そのデータの”１”／”０”の判定が行われる。
【００１９】
試験用セルＴＮ１−ｘが状態”１”の場合，判定基準電流を示す破線▲３▼に基づき，差動アンプａｍｐはデータ”１”と判定して，判定結果に応じたレベルの電圧Ｖｏｕｔを出力する。
【００２０】
試験用セルＴＮ１−ｘが状態”０”の場合，コントロールゲート電圧Ｖｃｇが破線▲３▼と実線▲２▼’との交点ｂのＸ座標以上あるいは交点ａのＸ座標以下のとき，差動アンプはデータ”１”と判定して，判定結果に応じたレベルの電圧Ｖｏｕｔを出力する。
【００２１】
このように，ビットラインＢＬに存在するリークを伴う欠陥は，テストモードでＯＴＰＲＯＷを選択することによってスクリーニングすることが可能となる。
【００２２】
リファレンスセルＴＮ１ｒ（ＴＮ１ｒ−１〜ＴＮ１ｒ−ｎ）のスレショルド電圧Ｖｔが所定の値よりも高い欠陥については，試験用セルＴＮ１ｙ（ＴＮ１ｙ−１〜ＴＮ１ｙ−ｎ）にデータの書き込みを実施して状態”０”とする。その後，テストモードとして，試験用列デコード信号ＹｙおよびワードラインＷＬ１をＨレベルとする。選択された試験用セルＴＮ１ｙ−１とリファレンスセルＴＮ１ｒ−１について低電圧側の動作電圧マージンを測定することによって，状態”０”にあるセルについて，読み出し動作におけるコントロールゲート電圧Ｖｃｇのマージン不足が判断可能となる。
【００２３】
以上説明したように，従来のＯＴＰは，ＯＴＰＲＯＷおよびＯＴＰＣＯＬを備えており，ＯＴＰの組み立て後であっても，セルにデータを書き込むことなく欠陥セルのスクリーニングを実施することが可能であった。
【００２４】
【発明が解決しようとする課題】
しかしながら，従来のＯＴＰには，ＯＴＰＲＯＷやＯＴＰＣＯＬという通常動作には不必要な試験用回路が備えられていた。回路の微細化（配線層の薄膜化，配線間の狭ピッチ化等）が進むに伴い，ビットラインＢＬおよびワードラインＷＬはより細かく分割される傾向にある。一方，試験用セルは，メモリセルの分割の最少単位毎に挿入されなければならない。したがって，試験用セルの個数が著しく増加してしまい，全回路エリアに対するメモリセルエリアの割合が大きくなっていた。そして，このことは装置規模の縮小を妨げる要因の一つとなっていた。
【００２５】
さらに，従来の回路構成では，メモリセルの状態”１”／”０”を変化させて試験を行う必要があったため，試験フローのフレキシビリティが小さくなるうえ，試験用メモリセルに対するデータ書込み時間によって，試験時間が長くなっていた。
【００２６】
本発明は，上記のような問題点に鑑みてなされたものであり，その目的は，電流判定用メモリセルの試験が可能であり，かつ，データの書き込みが行われていない状態からのビットラインのリーク電流スクリーニングが可能なテスト回路を備えた不揮発性半導体記憶装置を提供することにある。
【００２７】
【課題を解決するための手段】
上記課題を解決するために，本発明の第１の観点によれば，データ格納用メモリセルと，データ格納用メモリセルに対応するダミーメモリセルと，第１入力ノードと第２入力ノードとの電位差を増幅して出力する差動アンプと，データ格納用メモリセルに流れる第１電流の大きさを規定するとともに，第１電流の大きさに応じた第１電圧を第１入力ノードに供給する第１負荷回路と，ダミーメモリセルに流れる第２電流の大きさを規定するとともに，第２電流の大きさに応じた第２電圧を第２入力ノードに供給する第２負荷回路とを備えた不揮発性半導体記憶装置が提供される。そして，この不揮発性半導体記憶装置の特徴は，第１電流の大きさを規定する第１負荷回路のインピーダンスと，第２電流の大きさを規定する第２負荷回路のインピーダンスとの大小関係が，不揮発性半導体記憶装置が第１モードにある場合と，第２モードにある場合とで逆転する点にある。
【００２８】
第１負荷回路および第２負荷回路はそれぞれ，１または並列に接続された２以上の負荷素子から構成されることが好ましい。そして，第１負荷回路および第２負荷回路のインピーダンスは，１または２以上の負荷素子の中から１または２以上の負荷素子を選択し，選択された負荷素子のみ活性化することによって調整されることが好ましい。かかる構成によれば，第１負荷回路と第２負荷回路のインピーダンスの調整が容易となる。
【００２９】
負荷素子をトランジスタで構成することによって，第１負荷回路および第２負荷回路を，データ格納用メモリセル，ダミーメモリセルとともに一連の製造プロセスの中で形成することが可能となる。また，精度の高いインピーダンス調整が実現する。
【００３０】
本発明の第２の観点によれば，データ格納用メモリセルと，データ格納用メモリセルに対応するダミーメモリセルと，第１入力ノードと第２入力ノードとの電位差を増幅して出力する差動アンプと，第１モードのとき，データ格納用メモリセルに流れる第１電流の大きさを規定するとともに，第１電流の大きさに応じた第１電圧を第１入力ノードに供給する第１負荷回路と，第１モードのとき，ダミーメモリセルに流れる第２電流の大きさを規定するとともに，第２電流の大きさに応じた第２電圧を第２入力ノードに供給する第２負荷回路とを備えた不揮発性半導体記憶装置が提供される。そして，この不揮発性半導体記憶装置の特徴は，第１負荷回路が，第２モードのとき，ダミーメモリセルに流れる第２電流の大きさを規定するとともに，第２電流の大きさに応じた第２電圧を第２入力ノードに供給し，第２負荷回路が，第２モードのとき，データ格納用メモリセルに流れる第１電流の大きさを規定するとともに，第１電流の大きさに応じた第１電圧を第１入力ノードに供給する点にある。すなわち，データ格納用メモリセルおよびダミーメモリセルに作用する回路として，第１モードと第２モードの切り替わりに応じて，第１負荷回路と第２負荷回路が入れ替わることになる。第１負荷回路と第２負荷回路がそれぞれ異なるインピーダンスを有するものであれば，データ格納用メモリセル側とダミーメモリセル側において，第１モードと第２モードの切り替わり応じてインピーダンスが逆転することになる。
【００３１】
第１負荷回路および第２負荷回路はそれぞれ，１または並列に接続された２以上の負荷素子から構成されることが好ましい。かかる構成によれば，第１負荷回路と第２負荷回路のインピーダンス調整が容易となる。
【００３２】
負荷素子をトランジスタで構成することによって，第１負荷回路および第２負荷回路をデータ格納用メモリセル，ダミーメモリセルとともに一連の製造プロセスの中で形成することが可能となる。また，精度の高いインピーダンス調整が実現する。
【００３３】
本発明の第３の観点によれば，データ格納用メモリセルと，データ格納用メモリセルに対応するダミーメモリセルとを備えた不揮発性半導体記憶装置が提供される。そして，この不揮発性半導体記憶装置は，第１入力ノードと第２入力ノードとの電位差または第３入力ノードと第４入力ノードとの電位差を増幅して出力する差動アンプと，第１モードのとき，データ格納用メモリセルに流れる第１電流を検出し，検出した第１電流の大きさと自内部に流れる第１内部電流の大きさに応じた第１電圧を第１入力ノードに供給する第１電流検出回路と，第１モードのとき，ダミーメモリセルに流れる第２電流を検出し，検出した第２電流の大きさと自内部に流れる第２内部電流の大きさに応じた第２電圧を第２入力ノードに供給する第２電流検出回路と，第２モードのとき，データ格納用メモリセルに流れる第１電流を検出し，検出した第１電流の大きさと自内部に流れる第３内部電流の大きさに応じた第３電圧を第３入力ノードに供給する第３電流検出回路と，第２モードのとき，ダミーメモリセルに流れる第２電流を検出し，検出した第２電流の大きさと自内部に流れる第４内部電流の大きさに応じた第４電圧を第４入力ノードに供給する第４電流検出回路とを備えたことを特徴としている。かかる構成によれば，データ格納用メモリセルに流れる電流は，第１モードのとき，第１電流検出回路によって検出され，第２モードのとき，第３電流検出回路によって検出される。一方，ダミーメモリセルに流れる電流は，第１モードのとき，第２電流検出回路によって検出され，第２モードのとき，第４電流検出回路によって検出される。
【００３４】
本発明の第４の観点によれば，データ格納用メモリセルと，データ格納用メモリセルに対応するダミーメモリセルと，第２入力ノードおよび第４入力ノードの電位を参照し，第１入力ノードおよび第３入力ノードの電位に応じた電圧を出力する差動アンプと，第１モードおよび第２モードのとき，データ格納用メモリセルに流れる第１電流を検出し，検出した第１電流の大きさと自内部に流れる第１内部電流の大きさに応じた第１電圧を第１入力ノードに供給する第１電流検出回路と，第１モードのとき，ダミーメモリセルに流れる第２電流を検出し，検出した第２電流の大きさと自内部に流れる第２内部電流の大きさに応じた第２電圧を第２入力ノードに供給する第２電流検出回路と，第２モードのとき，データ格納用メモリセルに流れる第１電流を検出し，検出した第１電流の大きさと自内部に流れる第３内部電流の大きさに応じた第３電圧を第３入力ノードに供給する第３電流検出回路と，第２モードのとき，ダミーメモリセルに流れる第２電流を検出し，検出した第２電流の大きさと自内部に流れる第４内部電流の大きさに応じた第４電圧を第４入力ノードに供給する第４電流検出回路と，を備えたことを特徴とする不揮発性半導体記憶装置が提供される。かかる構成によれば，データ格納用メモリセルに流れる電流は，第１モードのとき，第１電流検出回路によって検出され，第２モードのとき，第１電流検出回路および第３電流検出回路によって検出される。一方，ダミーメモリセルに流れる電流は，第１モードのとき，第２電流検出回路によって検出され，第２モードのとき，第４電流検出回路によって検出される。
【００３５】
本発明の第５の観点によれば，データ格納用メモリセルと，データ格納用メモリセルに対応するダミーメモリセルと，第１入力ノードと第２入力ノードとの電位差または第１入力ノードと第４入力ノードとの電位差を増幅して出力する差動アンプと，第１モードおよび第２モードのとき，データ格納用メモリセルに流れる第１電流を検出し，検出した第１電流の大きさと自内部に流れる第１内部電流の大きさに応じた第１電圧を第１入力ノードに供給する第１電流検出回路と，第１モードのとき，ダミーメモリセルに流れる第２電流を検出し，検出した第２電流の大きさと自内部に流れる第２内部電流の大きさに応じた第２電圧を第２入力ノードに供給する第２電流検出回路と，第２モードのとき，ダミーメモリセルに流れる第２電流を検出し，検出した第２電流の大きさと自内部に流れる第４内部電流の大きさに応じた第４電圧を第４入力ノードに供給する第４電流検出回路と，を備えたことを特徴とする，不揮発性半導体記憶装置が提供される。かかる構成によれば，データ格納用メモリセルに流れる電流は，第１モードのとき，第１電流検出回路によって検出され，第２モードのときも，第１電流検出回路によって検出される。一方，ダミーメモリセルに流れる電流は，第１モードのとき，第２電流検出回路によって検出され，第２モードのとき，第４電流検出回路によって検出される。
【００３６】
本発明の第６の観点によれば，データ格納用メモリセルと，データ格納用メモリセルに対応するダミーメモリセルと，第１入力ノードと第２入力ノードとの電位差または第３入力ノードと第４入力ノードとの電位差を増幅して出力する差動アンプと，第１モードのとき，データ格納用メモリセルに流れる第１電流を検出し，検出した第１電流の大きさと自内部に流れる第１内部電流の大きさに応じた第１電圧を第１入力ノードに供給する第１電流検出回路と，第１モードのとき，ダミーメモリセルに流れる第２電流を検出し，検出した第２電流の大きさと自内部に流れる第２内部電流の大きさに応じた第２電圧を第２入力ノードに供給する第２電流検出回路と，を備えた不揮発性半導体記憶装置が提供される。そして，この不揮発性半導体記憶装置の特徴は，第１電流検出回路が，第２モードのとき，ダミーメモリセルに流れる第２電流を検出し，検出した第２電流の大きさと自内部に流れる第１内部電流の大きさに応じた第３電圧を第１入力ノードに供給し，第２電流検出回路が，第２モードのとき，データ格納用メモリセルに流れる第１電流を検出し，検出した第１電流の大きさと自内部に流れる第２内部電流の大きさに応じた第４電圧を第２入力ノードに供給する点にある。すなわち，データ格納用メモリセルに流れる第１電流およびダミーメモリセルに流れる第２電流を検出する回路として，第１モードと第２モードの切り替わりに応じて，第１電流検出回路と第２電流検出回路が入れ替わることになる。
【００３７】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかる不揮発性半導体記憶装置の好適な実施の形態について詳細に説明する。なお，以下の説明および添付された図面において，略同一の機能および構成を有する構成要素については，同一符号を付することによって重複説明を省略する。
【００３８】
まず，本発明の実施の形態にかかるテスト回路を備えた不揮発性半導体記憶装置のベースとなる回路（以下，「第１の基本回路」という）の構成およびその動作について，図１〜図４を用いて説明する。
【００３９】
本発明の実施の形態にかかる不揮発性半導体記憶装置は，アレイ状に配置された複数のデータ格納用のメモリセル（以下，「セル」という）を備えている。ここでは説明上，選択されているセルＴＮ１（第１負荷回路）のみ図１に示す。セルＴＮ１は，浮遊ゲートを有するＮチャネル型ＭＯＳトランジスタである。コントロールゲートはワードラインＷＬに接続され，ドレインはビットラインＢＬに接続され，ソースはグランドラインに接続されている。
【００４０】
リファレンスセルＴＮ１ｒは，判定基準電流を得るために備えられており，セルＴＮ１と同じサイズとなるように形成されている。リファレンスセルＴＮ１ｒのコントロールゲートはワードラインＷＬに接続され，ドレインはリファレンスビットラインＢＬｒに接続され，ソースはグランドラインに接続されている。
【００４１】
セルＴＮ１は，データが書込まれている時にはスレショルド電圧が高くなるため，ワードラインＷＬがＬレベルからＨレベルに遷移してもオフ状態（あるいは，ドレイン電流量が小さい状態）を維持する。一方，リファレンスセルＴＮ１ｒは，データが書き込まれていないため，ワードラインＷＬがＨレベルのとき，オン状態となる。以下，データが書込まれていない場合のセルの状態を”１”と定義し，データが書込まれている場合の各セルの状態を”０”と定義する。
【００４２】
トランジスタＴＮ２は，列デコード信号Ｙによってオン／オフ制御され，カラムスイッチとして機能するものである。トランジスタＴＮ２ｒは，トランジスタＴＮ２に対応して備えられたダミー回路である。
【００４３】
ゲートに定電圧Ｖｂが印加されているトランジスタＴＮ３は，ビットラインＢＬに高電圧が印加されてセルＴＮ１に誤ったデータが書き込まれることを防止するために備えられている。また，セルＴＮ１のドレインに印加される電圧が，トランジスタＴＮ３によって約１Ｖに制限されるため，ビットラインＢＬの寄生容量の充放電が抑制され，電流検出スピードが向上する。トランジスタＴＮ３ｒは，トランジスタＴＮ３に対応して備えられたダミー回路である。
【００４４】
トランジスタＴＰ１は，セルＴＮ１に流れる電流をセンスアンプ出力電圧Ｖｓｅｎに変換し，センスアンプ出力ノードＳｏｕｔ（差動アンプの第１入力ノード）に出力する負荷回路である。また，トランジスタＴＰ１ｒ１，ＴＰ１ｒ２は，（第２負荷回路）リファレンスセルＴＮ１ｒに流れる電流をリファレンス回路出力電圧Ｖｒｅｆに変換し，リファレンス回路出力ノードＲｏｕｔ（差動アンプの第２入力ノード）に出力する負荷回路である。
【００４５】
ここで，トランジスタＴＰ１ｒ１とトランジスタＴＰ１ｒ２を１つの仮想的なトランジスタＴＰ１ｒとして捉え，このトランジスタＴＰ１ｒのオン抵抗をＲＴＰ１ｒとする。トランジスタＴＰ１は，そのオン抵抗ＲＴＰ１が，トランジスタＴＰ１ｒから得られるオン抵抗ＲＴＰ１ｒよりも大きくなるように形成される。通常，トランジスタＴＰ１と同じサイズのトランジスタをリファレンス回路側に複数個備え，オン抵抗ＲＴＰ１がオン抵抗ＲＴＰ１ｒの２〜３倍となるように回路構成される。図１に示した第１の基本回路には，リファレンス回路側に２個のトランジスタＴＰ１ｒ１，ＴＰ１ｒ２が備えられており，オン抵抗ＲＴＰ１とオン抵抗ＲＴＰ１ｒの比は，２：１とされている。これらダイオード接続されているトランジスタＴＰ１，ＴＰ１ｒ１，ＴＰ１ｒ２のオン抵抗は，セルＴＮ１からのデータ読み出しスピードと，差動アンプａｍｐに入力されるセンスアンプ出力電圧Ｖｓｅｎとリファレンス回路出力電圧Ｖｒｅｆの電圧整合性を考慮して決定される。
【００４６】
差動アンプａｍｐは，一般的なものが用いられている。トランジスタＴＰ１とトランジスタＴＰ１ｒ１，ＴＰ１ｒ２は，それぞれ差動アンプａｍｐに対して，センスアンプ側とリファレンス回路側において同様に接続される。差動アンプａｍｐは，センスアンプ出力電圧Ｖｓｅｎとリファレンス回路出力電圧Ｖｒｅｆを受け，それらの電位差を増幅して電圧Ｖｏｕｔとして出力する。差動アンプａｍｐが”１”／”０”を判断する基準となるリファレンスセルＴＮ１ｒの電流値（判定基準電流値）は，ＲＴＰｒ／ＲＴＰ１（ここでは１／２）に一致する。
【００４７】
次に，図１に示した第１の基本回路の動作について説明する。
【００４８】
トランジスタＴＮ３（トランジスタＴＮ３ｒ），トランジスタＴＰ１，およびトランジスタＴＰ１ｒの静特性を図２に示す。図２に示した特性曲線図の横軸はセンスアンプ出力電圧Ｖｓｅｎまたはリファレンス回路出力電圧Ｖｒｅｆを示し，縦軸は各トランジスタを流れる電流を示す。実線▲１▼は，トランジスタＴＮ１およびトランジスタＴＮ１ｒにデータが書き込まれていない状態，すなわち状態”１”のときのトランジスタＴＮ３，ＴＮ３ｒのＶｄｓ−Ｉｄｓ（ドレイン電圧−ドレイン電流）特性を示している。一方，トランジスタＴＮ１にデータが書き込まれている状態，すなわち状態”０”のときのトランジスタＴＮ３，ＴＮ３ｒのＶｄｓ−Ｉｄｓは，Ｉｄｓ＝０となるため，横軸と重なる。実線▲２▼はトランジスタＴＰ１の静特性，実線▲３▼はトランジスタＴＰｒ１，ＴＰｒ２の静特性を示している。なお，Ｖｔｐは，Ｐ型トランジスタのスレショルド電圧である。
【００４９】
トランジスタＴＰ１に流れる電流値は，セルＴＮ１に流れる電流値と等しいため，センスアンプ出力電圧Ｖｓｅｎは，セルＴＮ１が状態”１”の場合，実線▲１▼と実線▲２▼の交点ａのＸ座標に相当する電圧Ｖａであり，セルＴＮ１が状態”０”の場合，横軸と実線▲２▼の交点ｂのＸ座標に相当するＶｂ＝Ｖｔｐである。つまり，センスアンプ出力電圧Ｖｓｅｎは，セルＴＮ１に流れる電流に応じて電圧Ｖａから電圧Ｖｂの値をとる。
【００５０】
一方，リファレンスセルＴＮ１ｒは常に状態”１”状態であるため，リファレンス回路出力電圧Ｖｒｅｆは，実線▲１▼とトランジスタＴＰ１ｒの負荷曲線である実線▲３▼との交点ｃのＸ座標に相当する電圧Ｖｃである。
【００５１】
差動アンプａｍｐは，センスアンプ出力電圧Ｖｓｅｎとリファレンス回路出力電圧Ｖｒｅｆの電位差を増幅して出力電圧Ｖｏｕｔとして出力する。出力電圧Ｖｏｕｔは，その電圧レベルによってセルＴＮ１の論理状態が”１”または”０”であることを示す。
【００５２】
次に，図１の第１の基本回路を用いた場合にコントロールゲート電圧Ｖｃｇとドレイン電流Ｉｄｓの関係によって規定されるセルＴＮ１およびリファレンスセルＴＮ１ｒの動作電圧範囲を，図３，図４を用いて説明する。なお，ここではコントロールゲート電圧Ｖｃｇとして電源電圧Ｖｃｃが用いられた場合に即して説明する。
【００５３】
図３に示した特性曲線図の横軸は，セルＴＮ１のコントロールゲート電圧Ｖｃｇ（ここでは電源電圧Ｖｃｃ）を示し，縦軸はドレイン電流Ｉｄｓを示す。図３の実線▲１▼は状態”１”にあるセルＴＮ１のドレイン電流Ｉｄｓを，実線▲２▼は状態”０”にあるセルＴＮ１のドレイン電流Ｉｄｓを，破線▲３▼は判定基準電流すなわちリファレンスセルＴＮ１ｒのドレイン電流Ｉｄｓ（セルＴＮ１のドレイン電流Ｉｄｓの１／２）を，それぞれ理想的に表している。
【００５４】
データが読み出されるとき，セルＴＮ１のドレイン電圧はほぼ一定の低電圧に保たれるため，コントロールゲート電圧Ｖｃｇが電源電圧Ｖｃｃに等しい場合のセルＴＮ１の特性は直線近似される。
【００５５】
図３から明らかなように，状態”１”のセルＴＮ１からデータを読み出す際の最小動作電圧Ｖｃｃｍｉｎは，データが書込まれていない状態”１”のセルＴＮ１のスレショルド電圧Ｖｔ（Ｖｔ１）によって規定され，データが書き込まれている状態”０”のセルＴＮ１からデータを読み出す際の最小動作電圧Ｖｃｃｍｉｎは，リファレンスセルＴＮ１ｒのスレショルド電圧Ｖｔによって規定される。
【００５６】
一方，最大動作電圧Ｖｃｃｍａｘは，実線▲２▼と破線▲３▼の交点から求められる。状態”０”のセルＴＮ１からデータを読み出す際の最大動作電圧Ｖｃｃｍａｘは，スレショルド電圧Ｖｔ１，データ書き込みによって変化したスレショルド電圧Ｖｔのシフト分（ΔＶｔ），および判定基準電流（リファレンスセルＴＮｒ１に流れるリファレンス電流）の傾きに依存する。例えば，判定基準電流をセルＴＮ１に流れる電流の１／２に設定した場合の最大動作電圧Ｖｃｃｍａｘは，Ｖｔ＋２×ΔＶｔから得られる。なお，状態”１”のセルＴＮ１からデータを読み出す際の最大動作電圧Ｖｃｃｍａｘは，セルＴＮ１には関係しない。
【００５７】
期待値”１”（データが書き込まれていない状態”１”のセルＴＮ１からデータを読み出し，データ”１”が出力電圧Ｖｏｕｔによって得られることについての期待）にのみ着目した場合，図４に示すように，最小動作電圧Ｖｃｃｍｉｎは，スレショルド電圧Ｖｔが基準値から最大にばらついたときのセルＴＮ１の特性を示す実線▲１▼’と破線▲３▼の交点から求められる。
【００５８】
以上のように，図１に示した第１の基本回路によれば，リファレンスセルＴＮ１ｒに流れる電流すなわち判定基準電流を基準として，セルＴＮ１に流れる電流量が判定される。ただし，期待値”０”（データが書き込まれている状態”０”のセルＴＮ１からデータを読み出し，データ”０”が出力電圧Ｖｏｕｔによって得られることについての期待）は，リファレンスセルＴＮｒ１のスレショルド電圧Ｖｔによって決定される。したがって，データが書き込まれたセルＴＮ１からデータを読み出す際の最小動作電圧Ｖｃｃｍｉｎのマージン測定（電流判定用メモリセルの試験と，データの書込みを行わない状態におけるビットラインにおけるリーク電流のスクリーニング）は，セルＴＮ１にデータを書込み，セルＴＮ１が電流を流さない状態（理論的にはリファレンスセルＴＮ１ｒに流れる電流の１／２以下）にしなければ実施できない。
【００５９】
例えば，図１の第１の基本回路がワンタイムＰＲＯＭ（Ｏｎｅ Ｔｉｍｅ ＰＲＯＭ：ＯＴＰ）に適用された場合を考える。一般的に，ＯＴＰが組み立てられた後，セルＴＮ１にデータを書き込むことはできない。つまり，図１の第１の基本回路がそのままＯＴＰに適用されたのでは，ＯＴＰが組み立てられた後の期待値”０”についての最小動作電圧Ｖｃｃｍｉｎのマージン測定は不可能となる。以下詳細に説明する本発明の実施の形態にかかる不揮発性半導体記憶装置によれば，この課題が解決される。
【００６０】
［第１の実施の形態］
本発明の第１の実施の形態にかかる不揮発性半導体記憶装置のテスト回路（以下，「テスト回路」という）の構成を図５に示す。第１の実施の形態にかかるテスト回路は，図１に示した第１の基本回路に対して，センスアンプ側にＰ型のトランジスタＴＰ２，ＴＰ２１，ＴＰ１１が追加され，リファレンス回路側にＰ型のトランジスタＴＰ１１ｒ，ＴＰ２１ｒが追加された構成を有する。
【００６１】
センスアンプに備えられたトランジスタＴＰ１のドレインおよびゲートは，センスアンプ出力ノードＳｏｕｔに共通接続されている。トランジスタＴＰ１のソースは，トランジスタＴＰ１１のドレインに接続されている。
【００６２】
トランジスタＴＰ１１のソースは電源電圧Ｖｃｃラインに接続されており，ゲートはグランドラインに接続されている。
【００６３】
トランジスタＴＰ２のゲートおよびドレインは，センスアンプ出力ノードＳｏｕｔに共通接続されている。トランジスタＴＰ２のソースは，トランジスタＴＰ２１のドレインに接続されている。
【００６４】
トランジスタＴＰ２１のソースは電源電圧Ｖｃｃラインに接続されており，ゲートには制御信号ｒｅａｄの伝送ラインに接続されている。
【００６５】
リファレンス回路に備えられたトランジスタＴＰ１ｒのドレインおよびゲートは，リファレンス回路出力ノードＲｏｕｔに共通接続されている。トランジスタＴＰ１ｒのソースは，トランジスタＴＰ１１ｒのドレインに接続されている。
【００６６】
トランジスタＴＰ１１ｒのソースは電源電圧Ｖｃｃラインに接続されており，ゲートはグランドラインに接続されている。
【００６７】
トランジスタＴＰ２ｒのドレインおよびゲートは，リファレンス回路出力ノードＲｏｕｔに共通接続されている。トランジスタＴＰ２ｒのソースは，トランジスタＴＰ２１ｒのドレインに接続されている。
【００６８】
トランジスタＴＰ２１ｒのソースは電源電圧Ｖｃｃラインに接続されており，ゲートには制御信号／ｒｅａｄの伝送ラインに接続されている。
【００６９】
制御信号ｒｅａｄは，データ読み出しが行われる通常モードでは”Ｈ”となり，テストモードでは”Ｌ”となるモード切替用の信号である。制御信号／ｒｅａｄは，制御信号ｒｅａｄの論理反転信号である。
【００７０】
トランジスタＴＰ１，ＴＰ２，ＴＰ１ｒ，Ｔｐ２ｒは同サイズとなるように形成されており，トランジスタＴＰ１１，ＴＰ２１，ＴＰ１１ｒ，ＴＰ２１ｒは同サイズとなるように形成されている。
【００７１】
また，センスアンプ出力電圧Ｖｓｅｎおよびリファレンス回路出力電圧Ｖｒｅｆに電圧降下を発生させないように，トランジスタＴＰ１１，ＴＰ２１，ＴＰ１１ｒ，ＴＰ２１ｒは，トランジスタＴＰ１，ＴＰ２，ＴＰ１ｒ，ＴＰ２ｒよりもオン抵抗が非常に小さくなるように構成されている。
【００７２】
以上のように構成された第１の実施の形態にかかるテスト回路の動作を説明する。
【００７３】
セルＴＮ１からデータを読み出す場合，制御信号ｒｅａｄは”Ｈ”（制御信号／ｒｅａｄは”Ｌ”）となるため，トランジスタＴＰ２１はオフし，トランジスタＴＰ２１ｒはオンする。また，トランジスタＴＰ１１，ＴＰ１１ｒは常時オン状態である。これらトランジスタＴＰ２１ｒ，ＴＰ１１，ＴＰ１１ｒのオン抵抗は極めて小さく，データ読み出し動作に影響を及ぼさない。したがって，図５に示した第１の実施の形態にかかるテスト回路は，図１に示した第１の基本回路と回路的に等価となり，そのデータ読み出し動作は，図２を用いて説明した第１の基本回路の動作と略同一となる。
【００７４】
これに対して，第１の実施の形態にかかるテスト回路がテストモードに移行したとき，制御信号ｒｅａｄは”Ｌ”（制御信号／ｒｅａｄは”Ｈ”）となるため，トランジスタＴＰ２１はオンし，トランジスタＴＰ２１ｒはオフする。
【００７５】
このように，第１の実施の形態にかかるテスト回路は，データ読み出し動作が行われる通常モードとテストモードとの切り替わりに応じて，センスアンプ側に構成された負荷トランジスタとリファレンス回路側に構成された負荷トランジスタが交換されるように動作する。つまり，データ読み出し動作が行われる通常モードにおけるセンスアンプ側の負荷トランジスタの回路構成は，テストモードにおけるリファレンス回路側の負荷トランジスタの回路構成に一致し，通常モードにおけるリファレンス回路側の負荷トランジスタの回路構成は，テストモードにおけるセンスアンプ側の負荷トランジスタの回路構成に一致する。
【００７６】
テストモードにおける第１の実施の形態にかかるテスト回路の出力特性は，図２によって説明される。実線▲１▼は，トランジスタＴＮ１およびトランジスタＴＮ１ｒにデータが書き込まれていない状態，すなわち状態”１”のときのトランジスタＴＮ３，ＴＮ３ｒのＶｄｓ−Ｉｄｓ（ドレイン電圧−ドレイン電流）特性を示している。一方，トランジスタＴＮ１にデータが書き込まれている状態，すなわち状態”０”のときのＶｄｓ−Ｉｄｓは，Ｉｄｓ＝０となるため，横軸と重なる。実線▲２▼はトランジスタＴＰ１ｒ，ＴＰｒ１１ｒの静特性，実線▲３▼はトランジスタＴＰ１，ＴＰ１１の静特性を示している。
【００７７】
次に，第１の実施の形態にかかるテスト回路のテストモードにおける動作を図６を用いて説明する。図６において，実線▲１▼はリファレンスセルＴＮ１ｒに流れる電流を示し，破線▲２▼はセルＴＮ１（Ｔｙｐｉｃａｌセル）に流れる電流を示している。ビットラインＢＬの欠陥によってリーク電流が発生している場合，リークによって破線▲２▼は破線▲３▼にシフトする。最小動作電圧Ｖｃｃｍｉｎは，ビットラインＢＬに正常に電流が流れている時の実線▲１▼と破線▲２▼との交点ａのＸ座標から，実線▲１▼と破線▲３▼との交点ｂのＸ座標に移動する。このようにして，ビットラインＢＬの欠陥が，最小動作電圧Ｖｃｃｍｉｎのマージンの悪化によって検出される。
【００７８】
以上説明したように，第１の実施の形態にかかるテスト回路によれば，センスアンプ側の負荷トランジスタ群とリファレンス回路側の負荷トランジスタ群の回路構成が，読み出し動作が行われる通常モードとテストモードで逆転する。したがって，セルＴＮ１の状態を変化させるためのセルＴＮ１に対するデータ書き込み動作を行うことなく，ビットラインＢＬの欠陥（電流リーク）を検出することが可能となる。
【００７９】
また，リファレンスセルＴＮ１ｒのスレショルド電圧Ｖｔの異常は，図６の実線▲１▼のＸ軸方向への平行移動で表される。この場合も実線▲１▼と破線▲２▼の交点が動作限界となる。最小動作電圧Ｖｃｃｍｉｎのマージンを測定することによって，ビットラインにおけるリーク電流のスクリーニングが実現する。
【００８０】
［第２の実施の形態］
本発明の第２の実施の形態にかかるテスト回路の構成を図７に示す。第２の実施の形態にかかるテスト回路は，図１に示した第１の基本回路に対して，センスアンプ側にＮ型のトランジスタＴＮ４，ＴＮ５が追加され，リファレンス回路側にＮ型のトランジスタＴＮ４ｒ，ＴＮ５ｒが追加された構成を有する。
【００８１】
第２の実施の形態にかかるテスト回路と第１の基本回路は，負荷トランジスタとしてのトランジスタＴＰ１，ＴＰ１ｒ１，ＴＰ１ｒ２および低電圧印加用トランジスタとしてのトランジスタＴＮ３，ＴＮ３ｒの接続に関して共通する。また，カラムスイッチとしてのトランジスタＴＮ２とそのダミートランジスタＴＮ２ｒ以下，セルＴＮ１，リファレンスセルＴＮ１ｒまで，第２の実施の形態にかかるテスト回路は第１の基本回路に共通する。以下，第２の実施の形態にかかるテスト回路の構成について，主に第１の基本回路と異なる部分を説明する。
【００８２】
トランジスタＴＮ４のソースはトランジスタＴＮ２のドレインに接続され，ドレインはトランジスタＴＮ３のソースに接続されている。トランジスタＴＮ４のゲートは，制御信号ｒｅａｄの伝送ラインに接続されている。制御信号ｒｅａｄは，データ読み出し動作が行われる通常モードでは”Ｈ”となり，テストモードでは”Ｌ”となるモード切替用の信号である。
【００８３】
トランジスタＴＮ５のソースはトランジスタＴＮ２ｒのドレインに接続され，ドレインはトランジスタＴＮ３のソースに接続されている。トランジスタＴＮ５のゲートは，制御信号ｒｅａｄの論理反転信号である制御信号／ｒｅａｄの伝送ラインに接続されている。
【００８４】
トランジスタＴＮ４ｒは，トランジスタＴＮ４に対応するダミートランジスタであって，そのソースはトランジスタＴＮ２ｒのドレインに接続され，ドレインはトランジスタＴＮ３ｒのソースに接続されている。トランジスタＴＮ４ｒのゲートは，制御信号ｒｅａｄの伝送ラインに接続されている。
【００８５】
トランジスタＴＮ５ｒは，トランジスタＴＮ５に対応するダミートランジスタであって，そのソースはトランジスタＴＮ２のドレインに接続され，ドレインはトランジスタＴＮ３ｒのソースに接続されている。トランジスタＴＮ５ｒのゲートは，制御信号／ｒｅａｄの伝送ラインに接続されている。
【００８６】
トランジスタＴＮ２およびトランジスタＴＮ２ｒのソースはそれぞれ，ビットラインＢＬ，およびリファレンスビットラインＢＬｒに接続されている。トランジスタＴＮ３およびトランジスタＴＮ３ｒのドレインはそれぞれ，センスアンプ出力ノードＳｏｕｔおよびリファレンス回路出力ノードＲｏｕｔに接続されている。
【００８７】
これらトランジスタＴＮ４，ＴＮ４ｒ，ＴＮ５，ＴＮ５ｒは，スイッチ用としてオン抵抗が極めて小さくなるように構成されており，回路動作に対する影響（電圧降下等）は無視できるものである。
【００８８】
以上のように構成された第２の実施の形態にかかるテスト回路の動作を説明する。
【００８９】
セルＴＮ１からデータが読み出される通常モードでは，制御信号ｒｅａｄは”Ｈ”であり，制御信号／ｒｅａｄは”Ｌ”であるため，トランジスタＴＮ４，ＴＮ４ｒはオンし，トランジスタＴＮ５，ＴＮ５ｒはオフする。したがって，通常オードにおける第２の実施の形態にかかるテスト回路は，図１に示した第１の基本回路と回路的に等価となり，図３，図４を用いて説明した第１の基本回路と略同一の動作を行う。
【００９０】
一方，テストモードでは，制御信号ｒｅａｄは”Ｌ”であり，制御信号／ｒｅａｄは”Ｈ”であるため，トランジスタＴＮ４，ＴＮ４ｒはオフし，トランジスタＴＮ５，ＴＮ５ｒはオンする。したがって，センスアンプ側の負荷トランジスタとリファレンス回路側の負荷トランジスタの構成が，通常モードとテストモードで逆になる。そして，テストモードにおける第２の実施の形態にかかるテスト回路の動作は，テストモードにおける第１の実施の形態にかかるテスト回路の動作と同様となる。
【００９１】
以上説明したように，第２の実施の形態にかかるテスト回路は，センスアンプ側に備えられた負荷トランジスタ（トランジスタＴＮ１），リファレンス回路側に備えられた負荷トランジスタ（トランジスタＴＮ１ｒ１，ＴＮ１ｒ２），セルＴＮ１，およびリファレンスセルＴＮ１ｒについて，従来のテスト回路に対して変更されていない。ただし，負荷トランジスタと，セルＴＮ１，リファレンスセルＴＮ１ｒの間にスイッチ用のトランジスタＴＮ４，ＴＮ４ｒ，ＴＮ５，ＴＮ５ｒが挿入されており，これらのトランジスタの動作によって，センスアンプ側の負荷トランジスタ，リファレンス回路側の負荷トランジスタ，セルＴＮ１，およびリファレンスセルＴＮ１ｒの組み合わせが，通常モードとテストモードで逆転する。したがって，第２の実施の形態にかかるテスト回路によれば，第１の実施の形態にかかるテスト回路と同様に，セルＴＮ１の状態を変化させるためのセルＴＮ１に対するデータ書き込み動作を行うことなく，ビットラインＢＬにおけるリーク電流のスクリーニング，および，リファレンスセルＴＮ１ｒの検査が可能となる。
【００９２】
［第３の実施の形態］
本発明の第３の実施の形態にかかるテスト回路の構成を図８に示す。第３の実施の形態にかかるテスト回路は，図１に示した第１の基本回路に対して，センスアンプ側にＰ型のトランジスタＴＰ１１が追加され，リファレンス回路側にＰ型のトランジスタＴＰ１１ｒ１，ＴＰ１１ｒ２，ＴＰ１ｒ３，ＴＰ１１ｒ３が追加された構成を有する。
【００９３】
センスアンプに備えられたトランジスタＴＰ１のゲートおよびドレインは，センスアンプ出力ノードＳｏｕｔに接続されている。トランジスタＴＰ１のソースは，トランジスタＴＰ１１のドレインに接続されている。
【００９４】
トランジスタＴＰ１１のソースは電源電圧Ｖｃｃラインに接続されており，ゲートはグランドラインに接続されている。
【００９５】
リファレンス回路に備えられたトランジスタＴＰ１ｒ１，ＴＰ１ｒ２のゲートおよびドレインは，リファレンス回路出力ノードＲｏｕｔに接続されている。トランジスタＴＰ１ｒ１，ＴＰ１ｒ２のソースはそれぞれトランジスタＴＰ１１ｒ１，ＴＰ１１ｒ２のドレインに接続されている。
【００９６】
トランジスタＴＰ１１ｒ１，ＴＰ１１ｒ２のソースは電源電圧Ｖｃｃラインに接続されており，ゲートは制御信号／ｒｅａｄの伝送ラインに接続されている。なお，トランジスタＴＰ１１ｒ１およびトランジスタＴＰ１１ｒ２を１つのトランジスタで構成することも可能である。
【００９７】
トランジスタＴＰ１ｒ３のゲートおよびドレインは，リファレンス回路出力ノードＲｏｕｔに接続されている。トランジスタＴＰ１ｒ３のソースは，トランジスタＴＰ１１ｒ３のドレインに接続されている。
【００９８】
トランジスタＴＰ１１ｒ３のソースは電源電圧Ｖｃｃラインに接続されており，ゲートは制御信号ｒｅａｄの伝送ラインに接続されている。
【００９９】
制御信号ｒｅａｄは，データ読み出しが行われる通常モードでは”Ｈ”となり，テストモードでは”Ｌ”となるモード切替用の信号である。制御信号／ｒｅａｄは，制御信号ｒｅａｄの論理反転信号である。
【０１００】
トランジスタＴＰ１，ＴＰ１ｒ，Ｔｐ２ｒは同サイズとなるように形成されており，トランジスタＴＰ１１，ＴＰ１１ｒ１，ＴＰ１１ｒ２，ＴＰ１１ｒ３は同サイズとなるように形成されている。ただし，トランジスタＴＰ１ｒ３は，そのオン抵抗が，トランジスタＴＰ１のオン抵抗の２倍となるように形成されている。
【０１０１】
また，これらトランジスタＴＰ１１，ＴＰ１１ｒ１，ＴＰ１１ｒ２，ＴＰ１１ｒ３は，スイッチ用としてオン抵抗が極めて小さくなるように構成されており，回路動作に対する影響（電圧降下等）は無視できるものである。
【０１０２】
以上のように構成された第３の実施の形態にかかるテスト回路の動作を説明する。
【０１０３】
セルＴＮ１からデータが読み出される通常モードでは，制御信号ｒｅａｄは”Ｈ”であり，制御信号／ｒｅａｄは”Ｌ”であるため，トランジスタＴＰ１１ｒ１，ＴＰ１１ｒ２はオンし，トランジスタＴＰ１１ｒ３はオフする。したがって，通常モードにおける第３の実施の形態にかかるテスト回路は，図１に示した第１の基本回路と回路的に等価となり，図２を用いて説明した第１の基本回路と略同一の動作を行う。
【０１０４】
一方，テストモードでは，制御信号ｒｅａｄは”Ｌ”であり，制御信号／ｒｅａｄは”Ｈ”であるため，トランジスタＴＰ１１ｒ１，ＴＰ１１ｒ２はオフし，トランジスタＴＰ１１ｒ３はオンする。したがって，テストモードにおけるリファレンス回路側の負荷トランジスタのオン抵抗は，通常モード時の４倍となる。
【０１０５】
テストモードにおける第３の実施の形態にかかるテスト回路の出力特性は，図２によって説明される。実線▲１▼は，トランジスタＴＮ１およびトランジスタＴＮ１ｒにデータが書き込まれていない状態，すなわち状態”１”のときのトランジスタＴＮ３，ＴＮ３ｒのＶｄｓ−Ｉｄｓ（ドレイン電圧−ドレイン電流）特性を示している。一方，トランジスタＴＮ１にデータが書き込まれている状態，すなわち状態”０”のときのＶｄｓ−Ｉｄｓは，Ｉｄｓ＝０となるため，横軸と重なる。実線▲２▼はトランジスタＴＰ１ｒ３の静特性，実線▲３▼はトランジスタＴＰ１の静特性を示している。
【０１０６】
次に，第３の実施の形態にかかるテスト回路のテストモードにおける動作を図９を用いて説明する。図９において，実線はリファレンスセルＴＮ１ｒを流れる電流を示し，破線▲１▼はセルＴＮ１（Ｔｙｐｉｃａｌセル）に流れる電流を示している。ビットラインＢＬの欠陥によってリーク電流が発生している場合，第１の実施の形態にかかるテスト回路によれば，破線▲１▼は破線▲２▼にシフトする。これに対して，第３の実施の形態にかかるテスト回路によれば，テストモードにおけるセンスアンプ側の負荷トランジスタが通常モードと同じ構成であるため，リーク電流の検出感度に関してテストモードと通常モードにおいて差がない。
【０１０７】
負荷トランジスタを基準にした場合，第１の実施の形態にかかるテスト回路によれば，テストモードにおいて検出されるリーク電流量は，通常モードにおけるリーク電流の半分の値となる。一方，第３の実施の形態にかかるテスト回路によれば，テストモードにおいて検出されるリーク電流量は，通常モードにおけるリーク電流量に一致する。したがって，第３の実施の形態にかかるテスト回路を用いた場合，ビットラインＢＬにリークが発生したときのセルＴＮ１に流れる電流は，破線▲３▼で表される。そして，最小動作電圧Ｖｃｃｍｉｎは，実線と破線▲２▼との交点ａのＸ座標（第１，２の実施の形態にかかるテスト回路）から実線と破線▲３▼との交点ｂのＸ座標（第３の実施の形態）にシフトする。
【０１０８】
以上説明したように，第３の実施の形態にかかるテスト回路によれば，センスアンプ側の負荷トランジスタの構成が通常モードとテストモードで共通となるため，リーク電流の検出感度を損なうことなくビットラインＢＬの欠陥を検査することが可能となる。
【０１０９】
［第４の実施の形態］
本発明の第４の実施の形態にかかるテスト回路の構成を図１０に示す。第４の実施の形態にかかるテスト回路は，図１に示した第１の基本回路に対して，センスアンプ側にＰ型のトランジスタＴＰ１１，ＴＰ２，ＴＰ２１が追加され，リファレンス回路側にＰ型のトランジスタＴＰ１１ｒ１，ＴＰ１１ｒ２，ＴＰ２ｒ，ＴＰ２１ｒが追加された構成を有する。
【０１１０】
センスアンプに備えられたトランジスタＴＰ１のゲートおよびドレインは，センスアンプ出力ノードＳｏｕｔに接続されている。トランジスタＴＰ１のソースは，トランジスタＴＰ１１のドレインに接続されている。
【０１１１】
トランジスタＴＰ１１のソースは電源電圧Ｖｃｃラインに接続されており，ゲートは制御信号／ｒｅａｄの伝送ラインに接続されている。
【０１１２】
トランジスタＴＰ２のゲートおよびドレインは，センスアンプ出力ノードＳｏｕｔに接続されている。トランジスタＴＰ２のソースは，トランジスタＴＰ２１のドレインに接続されている。
【０１１３】
トランジスタＴＰ２１のソースは電源電圧Ｖｃｃラインに接続されており，ゲートは制御信号ｒｅａｄの伝送ラインに接続されている。
【０１１４】
リファレンス回路に備えられたトランジスタＴＰ１ｒ１，ＴＰ１ｒ２のゲートおよびドレインは，リファレンス回路出力ノードＲｏｕｔに接続されている。トランジスタＴＰ１ｒ１，ＴＰ１ｒ２のソースはそれぞれトランジスタＴＰ１１ｒ１，ＴＰ１１ｒ２のドレインに接続されている。
【０１１５】
トランジスタＴＰ１１ｒ１，ＴＰ１１ｒ２のソースは電源電圧Ｖｃｃラインに接続されており，ゲートは制御信号／ｒｅａｄの伝送ラインに接続されている。なお，トランジスタＴＰ１１ｒ１およびトランジスタＴＰ１１ｒ２を１つのトランジスタで構成することも可能である。
【０１１６】
トランジスタＴＰ２ｒのゲートおよびドレインは，リファレンス回路出力ノードＲｏｕｔに接続されている。トランジスタＴＰ２ｒのソースは，トランジスタＴＰ２１ｒのドレインに接続されている。
【０１１７】
トランジスタＴＰ２１ｒのソースは電源電圧Ｖｃｃラインに接続されており，ゲートは制御信号ｒｅａｄの伝送ラインに接続されている。
【０１１８】
制御信号ｒｅａｄは，データ読み出しが行われる通常モードでは”Ｈ”となり，テストモードでは”Ｌ”となるモード切替用の信号である。制御信号／ｒｅａｄは，制御信号ｒｅａｄの論理反転信号である。
【０１１９】
トランジスタＴＰ１１，ＴＰ２１，ＴＰ１１ｒ１，ＴＰ１１ｒ２，ＴＰ２１ｒは，スイッチ用としてオン抵抗が極めて小さくなるように構成されており，回路動作に対する影響（電圧降下等）は無視できるものである。
【０１２０】
テストモードにおいてオンするトランジスタＴＰ２とトランジスタＴＰ２ｒは，トランジスタＴＰ２のオン抵抗をＲＴＰ２，トランジスタＴＰ２ｒのオン抵抗をＲＴＰ２ｒとした場合，ＲＴＰ２＜ＲＴＰ２ｒとなるように形成される。
【０１２１】
以上のように構成された第４の実施の形態にかかるテスト回路の動作を説明する。
【０１２２】
セルＴＮ１からデータが読み出される通常モードでは，制御信号ｒｅａｄは”Ｈ”であり，制御信号／ｒｅａｄは”Ｌ”であるため，トランジスタＴＰ１１，ＴＰ１１ｒ１，ＴＰ１１ｒ２はオンし，トランジスタＴＰ２１，ＴＰ２１ｒはオフする。したがって，通常モードにおける第４の実施の形態にかかるテスト回路は，図１に示した第１の基本回路と回路的に等価となり，図２を用いて説明した第１の基本回路と略同一の動作を行う。
【０１２３】
一方，テストモードでは，制御信号ｒｅａｄは”Ｌ”であり，制御信号／ｒｅａｄは”Ｈ”であるため，トランジスタＴＰ１１，ＴＰ１１ｒ１，ＴＰ１１ｒ２はオフし，トランジスタＴＰ２１，ＴＰ２１ｒはオンする。このときの第４の実施の形態にかかるテスト回路の動作は，図９を用いて説明した第３の実施の形態にかかるテスト回路の動作と略同一となる。
【０１２４】
第４の実施の形態にかかるテスト回路は，通常モードにおいてイネーブルとなる負荷トランジスタと，テストモードにおいてイネーブルとなる負荷トランジスタとをそれぞれ個別に備えている。テストモードでは，リファレンス回路側の負荷を決定するテスト用負荷トランジスタ（トランジスタＴｒ２ｒ）のサイズに応じて電流−電圧変換が行われる。そして，負荷トランジスタのオン抵抗が大きいほど負荷トランジスタのオン抵抗を基準にしたときの欠陥電流が大きくなる。したがって，第４の実施の形態にかかるテスト回路によれば，ビットラインＢＬにおけるリーク電流の検出感度を向上させることが可能となる。
【０１２５】
［第５の実施の形態］
本発明の第５の実施の形態にかかるテスト回路の構成を図１１に示す。第５の実施の形態にかかるテスト回路は，第４の実施の形態にかかるテスト回路に対して，リファレンス回路側に備えられたトランジスタＴＰ２ｒのゲートの接続先が，リファレンス回路出力ノードＲｏｕｔからセンスアンプ出力ノードＳｏｕｔに変更された構成を有する。
【０１２６】
制御信号ｒｅａｄは，データ読み出しが行われる通常モードでは”Ｈ”となり，テストモードでは”Ｌ”となるモード切替用の信号である。制御信号／ｒｅａｄは，制御信号ｒｅａｄの論理反転信号である。
【０１２７】
トランジスタＴＰ１１，ＴＰ２１，ＴＰ１１ｒ１，ＴＰ１１ｒ２，ＴＰ２１ｒは，スイッチ用としてオン抵抗が極めて小さくなるように構成されており，回路動作に対する影響（電圧降下等）は無視できるものである。
【０１２８】
テストモードにおいてオンするトランジスタＴＰ２とトランジスタＴＰ２ｒは，トランジスタＴＰ２のオン抵抗をＲＴＰ２，トランジスタＴＰ２ｒのオン抵抗をＲＴＰ２ｒとした場合，ＲＴＰ２＜ＲＴＰ２ｒとなるように形成される。
【０１２９】
以上のように構成された第５の実施の形態にかかるテスト回路の動作を説明する。
【０１３０】
セルＴＮ１からデータが読み出される通常モードでは，制御信号ｒｅａｄは”Ｈ”であり，制御信号／ｒｅａｄは”Ｌ”であるため，トランジスタＴＰ１１，ＴＰ１１ｒ１，ＴＰ１１ｒ２はオンし，トランジスタＴＰ２１，ＴＰ２１ｒはオフする。したがって，通常モードにおける第５の実施の形態にかかるテスト回路は，図１に示した第１の基本回路と回路的に等価となり，図２を用いて説明した第１の基本回路と略同一の動作を行う。
【０１３１】
一方，テストモードでは，制御信号ｒｅａｄは”Ｌ”であり，制御信号／ｒｅａｄは”Ｈ”であるため，トランジスタＴＰ１１，ＴＰ１１ｒ１，ＴＰ１１ｒ２はオフし，トランジスタＴＰ２１，ＴＰ２１ｒはオンする。このとき，トランジスタＴＰ２とトランジスタＴＰ２ｒのソース・ゲート間電圧が等しくなるため，センスアンプ側に流れる電流に対して，トランジスタＴＰ２とトランジスタＴＰ２ｒのオン抵抗の差分小さい定電流がリファレンス回路側に流れる。そして，セルＴＮ１に流れる電流とリファレンスセルＴＮ１ｒに流れる電流の僅かな差分を高感度に電圧増幅した結果が，リファレンス回路出力電圧Ｖｒｅｆとしてリファレンス回路出力ノードＲｏｕｔに現れる。
【０１３２】
以上説明したように，第５の実施の形態にかかるテスト回路によれば，テストモードにおいてイネーブルとなる２つの負荷トランジスタ（トランジスタＴＮ２，ＴＮ２ｒ）がカレントミラー回路を形成するように接続されているため，セルＴＮ１に流れる電流とリファレンスセルＴＮ１ｒに流れる電流の差分の増幅率が大きくなる。したがって，ビットラインＢＬにおけるリーク電流の検出感度が大きく向上することになる。
【０１３３】
以上，第１〜５の実施の形態にかかるテスト回路について説明した。ここまでは，シングルエンド型のセンスアンプを備えたテスト回路に対して，本発明を適用した例を第１〜５の実施の形態として説明したが，本発明は，セル電流が入力され，その電流量を検出する定電圧印加型のセンスアンプ（以下，「定電圧型センスアンプ」という）を備えるテスト回路についても適用可能である。
【０１３４】
ここで，本発明の実施の形態にかかる定電圧型センスアンプを備えたテスト回路のベースとなる回路（以下，「第２の基本回路」という）について，図１２を用いて説明する。
【０１３５】
図１２にはメモリセルとその周辺デコード部を簡略化し，セルＴＮ１とカラムスイッチとしてのトランジスタＴＮ２を示している。セルＴＮ１のドレインは，低電圧電源Ｖｃｄラインに接続されており，ソースはビットラインＢＬに接続されている。
【０１３６】
リファレンスセルＴＮ１ｒは，判定基準電流を得るために備えられており，セルＴＮ１と同じサイズとなるように形成されている。リファレンスセルＴＮ１ｒのドレインは，低電圧電源Ｖｃｄラインに接続されており，ソースはリファレンスビットラインＢＬに接続されている。
【０１３７】
図１に示した第１の基本回路では，センスアンプからセルＴＮ１に対して電流が流れるが，第２の基本回路では，セルＴＮ１からセンスアンプに対して電流が流れることになる。
【０１３８】
トランジスタＴＮ２は，上述のように，カラムスイッチとして機能する。トランジスタＴＮ２ｒは，トランジスタＴＮ２に対応して備えられたダミー回路である。
【０１３９】
セルＴＮ１に流れる電流を検出するセンスアンプ部は，センスアンプ（第１電流検出回路）と，リファレンス回路（第３電流検出回路）と，差動アンプａｍｐから構成されている。
【０１４０】
センスアンプは，トランジスタＴＮ３１，ＴＮ４１，ＴＰ１によって構成されている。
【０１４１】
トランジスタＴＮ３１のドレインとソースとゲートはそれぞれ，センスアンプ入力ノードＳｉｎ，グランドライン，センスアンプ出力ノードＳｏｕｔに接続されている。
【０１４２】
トランジスタＴＮ４１のドレインとソースとゲートはそれぞれ，センスアンプ出力ノードＳｏｕｔ，センスアンプ入力ノードＳｉｎ，リファレンス回路出力ノードＲｏｕｔに接続されている。
【０１４３】
トランジスタＴＮ１のドレインとソースとゲートはそれぞれ，センスアンプ出力ノードＳｏｕｔ，電源電圧Ｖｃｃライン，グランドラインに接続されている。
【０１４４】
リファレンス回路は，トランジスタＴＮ３１ｒ１，ＴＮ３１ｒ２，ＴＮ４１ｒ１，ＴＮ４１ｒ２，ＴＰ１ｒ１，ＴＰ１ｒ２から構成されている。
【０１４５】
トランジスタＴＮ３１ｒ１，ＴＮ３１ｒ２のドレインとソースとゲートはそれぞれ，リファレンス回路入力ノードＲｉｎ，グランドライン，リファレンス回路出力ノードＲｏｕｔに接続されている。
【０１４６】
トランジスタＴＮ４１ｒ１，ＴＮ４１ｒ２のドレインとソースとゲートはそれぞれ，リファレンス回路出力ノードＲｏｕｔ，リファレンス回路入力ノードＲｉｎ，リファレンス回路出力ノードＲｏｕｔに接続されている。
【０１４７】
トランジスタＴＮ１ｒ１，ＴＮ１ｒ２のドレインとソースとゲートはそれぞれ，リファレンス回路出力ノードＲｏｕｔ，電源電圧Ｖｃｃライン，グランドラインに接続されている。
【０１４８】
トランジスタＴＰ１，ＴＰ１ｒ１，ＴＰ１ｒ２は，相互に同サイズとなるように形成されている。同様に，トランジスタＴＮ３１，ＴＮ３１ｒ１，ＴＮ３１ｒ２は，相互に同サイズとなるように形成され，トランジスタＴＮ４１，ＴＮ４１ｒ１，ＴＮ４１ｒ２は，相互に同サイズとなるように形成されている。このように各トランジスタのサイズを設定することによって，センスアンプ電流Ｉｓとリファレンス回路電流Ｉｒの比は１：２となる。
【０１４９】
差動アンプａｍｐは，一般的なものが用いられており，センスアンプ出力電圧Ｖｓｅｎとリファレンス回路出力電圧Ｖｒｅｆを受け，それらの電位差を増幅して電圧Ｖｏｕｔとして出力する。
【０１５０】
次に，第２の基本回路の動作を式を用いて説明する。この第２の基本回路では，トランジスタＴＰ１，ＴＰ１ｒ１，ＴＰ１ｒ２のゲートがグランドラインに接続されており，実際には，センスアンプ電流Ｉｓとリファレンス回路電流Ｉｒはそれぞれ，センスアンプ出力ノードＳｏｕｔの電位変化，リファレンス回路出力ノードＲｏｕｔの電位変化に応じて変動する。しかし，センスアンプ電流Ｉｓとリファレンス回路電流Ｉｒの変動は，センス動作を考える上で無視できるほどの大きさである。したがって，ここでは説明を簡単にするため，センスアンプ電流Ｉｓおよびリファレンス回路電流Ｉｒは一定とする。また，メモリセル（セルＴＮ１，リファレンスセルＴＮ１ｒ）を流れる電流の値をＩｃで表し，トランジスタＴＮ３１，ＴＮ３１ｒ１，ＴＮ３１ｒ２のオン抵抗をそれぞれ２ｒで表す。
【０１５１】
リファレンス回路入力ノードＲｉｎの電位Ｖｒｅｆ（ｉ）は，
【０１５２】
Ｖｒｅｆ（ｉ）＝（Ｉｒ＋Ｉｃ）×ｒ＝（２Ｉｓ＋Ｉｃ）×ｒ＝（Ｉｓ×２ｒ）＋（Ｉｃ×ｒ）
【０１５３】
となる。
【０１５４】
一方，センスアンプ入力ノードＳｉｎの電位Ｖｓｅｎ（ｉ）は，
【０１５５】
Ｖｓｅｎ（ｉ）＝（Ｉｓ＋Ｉｃ）×２ｒ＝（Ｉｓ×２ｒ）＋２（Ｉｃ×ｒ）
【０１５６】
となる。
【０１５７】
ところで，状態”１”のセルＴＮ１からデータを読み出す場合，センスアンプ入力ノードＳｉｎに電流Ｉｃが流れるが，状態”０”のセルＴＮ１からデータを読み出す場合，センスアンプ入力ノードＳｉｎには電流が流れない（Ｉｃ＝０）。したがって，上式から，状態”１”のセルＴＮ１からデータを読み出したときのセンスアンプ入力ノードＳｉｎの電位Ｖｓｅｎ（ｉ）は，
【０１５８】
Ｖｓｅｎ（ｉ）＝（Ｉｓ×２ｒ）＋２（Ｉｃ×ｒ）・・・（”１”リード）
【０１５９】
となり，状態”０”のセルＴＮ１からデータを読み出したときのセンスアンプ入力ノードＳｉｎの電位Ｖｓｅｎ（ｉ）は，
【０１６０】
Ｖｓｅｎ（ｉ）＝Ｉｓ×２ｒ・・・（”０”リード）
【０１６１】
となる。
【０１６２】
このように，リファレンス回路入力ノードＲｉｎにおける電位Ｖｒｅｆ（ｉ）を中心にして，セル電流Ｉｃが流れる／流れないによって，センスアンプ入力ノードＳｉｎにおける電位Ｖｓｅｎ（ｉ）に±（Ｉｃ×ｒ）の差が生じる。定電圧型センスアンプの入力電圧は，セル電流の増減に対して線形性を有する。
【０１６３】
リファレンス回路出力電圧Ｖｒｅｆは，以上のプロセスで定まったリファレンス回路入力ノードＲｉｎにおける電位Ｖｒｅｆ（ｉ）と，トランジスタＴＮ４１ｒ１，ＴＮ４１ｒ２が流すリファレンス回路電流Ｉｒに基づいて固定される。
【０１６４】
このリファレンス回路出力電圧Ｖｒｅｆ（定電圧）がゲートに印加されるトランジスタＴＮ４１は，センスアンプ入力ノードＳｉｎがソースに接続されており，センスアンプ入力ノードＳｉｎの電位Ｖｓｅｎ（ｉ）の変化を増幅し，ドレインからセンスアンプ出力ノードＳｏｕｔに出力する。
【０１６５】
なお，コントロールゲート電圧Ｖｃｇとセル電流Ｉｃの関係によって規定される第２の基本回路の動作電圧範囲に関しては，先に図３，図４を用いて説明した第１の基本回路と同様である。
【０１６６】
［第６の実施の形態］
本発明の第６の実施の形態にかかるテスト回路の構成を図１３に示す。第６の実施の形態にかかるテスト回路は，図１２に示した第２の基本回路に対して，テスト用センスアンプ（第２電流検出回路），テスト用リファレンス回路（第４電流検出回路）が追加され，さらに，通常モードとテストモードに応じて，センスアンプ／テスト用センスアンプおよびリファレンス回路／テスト用リファレンス回路を切替えるトランジスタＴＮ５１，ＴＮ５１ｔ，ＴＮ５１ｒ，ＴＮ５１ｒｔが追加された構成を有する。また，第６の実施の形態にかかるテスト回路は，２入力の差動アンプａｍｐを備えた第２の基本回路とは異なり，４入力の差動アンプａｍｐ１を備えている。
【０１６７】
テスト用センスアンプは，トランジスタＴＰ１ｔ，ＴＮ３１ｔ，ＴＮ４１ｔから構成され，テスト用リファレンス回路は，トランジスタＴＰ１ｒｔ，ＴＮ３１ｒｔ，ＴＮ４１ｒｔから構成されている。
【０１６８】
制御信号ｒｅａｄは，データ読み出しが行われる通常モードでは”Ｈ”となり，テストモードでは”Ｌ”となるモード切替用の信号である。制御信号／ｒｅａｄは，制御信号ｒｅａｄの論理反転信号である。
【０１６９】
次に，第６の実施の形態にかかるテスト回路において，第２の基本回路から変更された回路接続箇所について説明する。
【０１７０】
センスアンプに備えられたトランジスタＴＰ１のゲートは，グランドラインから制御信号／ｒｅａｄの伝送ラインに接続変更されている。
【０１７１】
追加されたトランジスタＴＮ５１のドレインとソースとゲートはそれぞれ，センスアンプ出力ノードＳｏｕｔ，グランドライン，制御信号／ｒｅａｄの伝送ラインに接続されている。
【０１７２】
リファレンス回路に備えられたトランジスタＴＰ１ｒ１，ＴＰ１ｒ２のゲートは，グランドラインから制御信号／ｒｅａｄの伝送ラインに接続変更されている。
【０１７３】
追加されたトランジスタＴＮ５１ｒのドレインとソースとゲートはそれぞれ，リファレンス回路出力ノードＲｏｕｔ，グランドライン，制御信号／ｒｅａｄの伝送ラインに接続されている。
【０１７４】
テスト用センスアンプに備えられたトランジスタＴＰ１ｔのドレインとソースとゲートはそれぞれ，テスト用センスアンプ出力ノードＳＴｏｕｔ（差動アンプの第３入力ノード），電源電圧Ｖｃｃライン，制御信号ｒｅａｄの伝送ラインに接続されている。トランジスタＴＮ３１ｔのドレインとソースとゲートはそれぞれ，センスアンプ入力ノードＳｉｎ，グランドライン，テスト用センスアンプ出力ノードＳＴｏｕｔに接続されている。トランジスタＴＮ４１ｔのドレインとソースとゲートはそれぞれ，テスト用センスアンプ出力ノードＳＴｏｕｔ，センスアンプ入力ノードＳｉｎ，テスト用センスアンプ出力ノードＳＴｏｕｔに接続されている。
【０１７５】
追加されたトランジスタＴＮ５１ｔのドレインとソースとゲートはそれぞれ，テスト用センスアンプ出力ノードＳＴｏｕｔ，グランドライン，制御信号ｒｅａｄの伝送ラインに接続されている。
【０１７６】
テスト用リファレンス回路に備えられたトランジスタＴＰ１ｒｔのドレインとソースとゲートはそれぞれ，テスト用リファレンス回路出力ノードＲＴｏｕｔ（差動アンプの第４入力ノード），電源電圧Ｖｃｃライン，制御信号ｒｅａｄの伝送ラインに接続されている。トランジスタＴＮ３１ｒｔのドレインとソースとゲートはそれぞれ，リファレンス回路入力ノードＲｉｎ，グランドライン，テスト用リファレンス回路出力ノードＲＴｏｕｔに接続されている。トランジスタＴＮ４１ｒｔのドレインとソースとゲートはそれぞれ，テスト用リファレンス回路出力ノードＲＴｏｕｔ，リファレンス回路入力ノードＲｉｎ，テスト用センスアンプ出力ノードＳＴｏｕｔに接続されている。
【０１７７】
追加されたトランジスタＴＮ５１ｒｔのドレインとソースとゲートはそれぞれ，テスト用リファレンス回路出力ノードＲＴｏｕｔ，グランドライン，制御信号ｒｅａｄの伝送ラインに接続されている。
【０１７８】
差動アンプａｍｐ１は，図１４に示すように，トランジスタＴＰ３，ＴＰ３ｒ，ＴＮ６１，ＴＮ６１ｔ，ＴＮ６１ｒ，ＴＮ６１ｒｔから構成されている。
【０１７９】
トランジスタＴＰ３のドレインとソースとゲートはそれぞれ，出力電圧Ｖｏｕｔが出力されるノードＮ１−１，電源電圧Ｖｃｃライン，ノードＮ１−２に接続されている。トランジスタＴＰ３ｒのドレインとソースとゲートはそれぞれ，ノードＮ１−２，電源電圧Ｖｃｃライン，ノードＮ１−２に接続されている。
【０１８０】
トランジスタＴＮ６１のドレインとソースとゲートはそれぞれ，ノードＮ１−１，グランドライン，センスアンプ出力ノードＳｏｕｔに接続されている。トランジスタＴＮ６１ｔのドレインとソースとゲートはそれぞれ，ノードＮ１−１，グランドライン，テスト用センスアンプ出力ノードＳＴｏｕｔに接続されている。トランジスタＴＮ６１ｒのドレインとソースとゲートはそれぞれ，ノードＮ１−２，グランドライン，リファレンス回路出力ノードＲｏｕｔに接続されている。トランジスタＴＮ６１ｒｔのドレインとソースとゲートはそれぞれ，ノードＮ１−２，グランドライン，テスト用リファレンス回路出力ノードＲＴｏｕｔに接続されている。
【０１８１】
以上のように構成された第６の実施の形態にかかるテスト回路の動作を説明する。
【０１８２】
セルＴＮ１からデータが読み出される通常モードでは，制御信号ｒｅａｄは”Ｈ”であり，制御信号／ｒｅａｄは”Ｌ”であるため，トランジスタＴＰ１，ＴＰ１ｒ１，ＴＰ１ｒ２，ＴＮ５１ｔ，ＴＮ５１ｒｔはオンし，トランジスタＴＰ１ｔ，ＴＰ１ｒｔ，ＴＮ５１，ＴＮ５１ｒはオフする。したがって，通常モードにおける第６の実施の形態にかかるテスト回路は，図１２に示した第２の基本回路と回路的に等価となり，第２の基本回路と略同一の動作を行う。
【０１８３】
一方，テストモードでは，制御信号ｒｅａｄは”Ｌ”であり，制御信号／ｒｅａｄは”Ｈ”であるため，トランジスタＴＰ１，ＴＰ１ｒ１，ＴＰ１ｒ２，ＴＮ５１ｔ，ＴＮ５１ｒｔはオフし，トランジスタＴＰ１ｔ，ＴＰ１ｒｔ，ＴＮ５１，ＴＮ５１ｒはオンする。これによって，センスアンプおよびリファレンス回路がディスエーブルとなり，かわってテスト用センスアンプおよびテスト用リファレンス回路がイネーブルとなる。また，センスアンプ出力ノードＳｏｕｔとリファレンス回路出力ノードＲｏｕｔはそれぞれ，トランジスタＴＮ５１，ＴＮ５１ｒによってグランドレベルとされるため，差動アンプａｍｐ１に備えられたトランジスタＴＮ６１，ＴＮ６１ｒはオフ状態となる。
【０１８４】
テスト用センスアンプを構成する各トランジスタは，オン抵抗に関して，テスト用リファレンス回路構成する各トランジスタの１／２となるように形成されている。具体的には，テスト用センスアンプを構成する各トランジスタを，それらのゲート長がセンスアンプに備えられたトランジスタＴＰ１のゲート長に一致し，それらのゲート幅がトランジスタＴＰ１のゲート幅の２倍となるように形成する。また，テスト用リファレンス回路を構成する各トランジスタを，それらのゲート長とゲート幅をトランジスタＴＮ１のゲート長とゲート幅に一致するように形成する。このようにセンスアンプ，テスト用センスアンプ，リファレンス回路，テスト用リファレンス回路を構成することによって，通常モードとテストモードの切替に応じて，差動アンプａｍｐ１からみたセンスアンプ側（センスアンプ，テスト用センスアンプ）のインピーダンスと，リファレンス回路側（リファレンス回路，テスト用リファレンスアンプ）のインピーダンスとの大小関係が入れ替わることになる。
【０１８５】
以上説明したように，第６の実施の形態にかかるテスト回路によれば，ビットラインＢＬにおいて電流リークが発生した場合，セルＴＮ１にデータを書き込むことなくそのリーク電流を検出することが可能となる。
【０１８６】
［第７の実施の形態］
本発明の第７の実施の形態にかかるテスト回路の構成を図１５に示す。第７の実施の形態にかかるテスト回路は，図１３に示した第６の実施の形態にかかるテスト回路に対して，トランジスタＴＮ４３が追加され，トランジスタＴＮ５１が削除された構成を有する。また，トランジスタＴＰ１のゲートは，制御信号／ｒｅａｄの伝送ラインからグランドラインに接続変更されている。
【０１８７】
トランジスタＴＮ４３のドレインとソースとゲートはそれぞれ，センスアンプ出力ノードＳｏｕｔ，センスアンプ入力ノードＳｉｎ，テスト用センスアンプ出力ノードＳＴｏｕｔに接続されている。
【０１８８】
なお，テスト用センスアンプを構成するトランジスタＴＰ１ｔ，ＴＮ３１ｔ，ＴＮ４１ｔはそれぞれ，センスアンプを構成するトランジスタＴＰ１，ＴＮ３１，ＴＮ４１と同じサイズとなるように形成されている。第６の実施の形態にかかるテスト回路では，テスト用センスアンプを構成する各トランジスタは，センスアンプを構成するトランジスタに対してオン抵抗が１／２となるように形成されていたが，この点で第７の実施の形態にかかるテスト回路は，第６の実施の形態にかかるテスト回路と異なる。
【０１８９】
以上のように構成された第７の実施の形態にかかるテスト回路の動作を説明する。
【０１９０】
セルＴＮ１からデータが読み出される通常モードでは，制御信号ｒｅａｄは”Ｈ”であり，制御信号／ｒｅａｄは”Ｌ”であるため，トランジスタＴＰ１，ＴＰ１ｒ１，ＴＰ１ｒ２，ＴＮ５１ｔ，ＴＮ５１ｒｔはオンし，トランジスタＴＰ１ｔ，ＴＰ１ｒｔ，ＴＮ５１ｒはオフする。これによって，センスアンプおよびリファレンス回路がイネーブルとなり，テスト用センスアンプおよびテスト用リファレンス回路がディスエーブルとなる。また，テスト用センスアンプ出力ノードＳＴｏｕｔとテスト用リファレンス回路出力ノードＲＴｏｕｔはそれぞれ，トランジスタＴＮ５１ｔ，ＴＮ５１ｒｔによってグランドレベルとされるため，差動アンプａｍｐ１に備えられたトランジスタＴＮ６１ｔ，ＴＮ６１ｒｔはオフ状態となる。さらに，テスト用センスアンプ出力ノードＳＴｏｕｔがグランドレベルとされるため，トランジスタＴＮ４３はオフする。したがって，通常モードにおける第７の実施の形態にかかるテスト回路は，図１２に示した第２の基本回路と回路的に等価となり，第２の基本回路と略同一の動作を行う。
【０１９１】
一方，テストモードでは，制御信号ｒｅａｄは”Ｌ”であり，制御信号／ｒｅａｄは”Ｈ”であるため，トランジスタＴＰ１，ＴＰ１ｒ１，ＴＰ１ｒ２，ＴＮ５１ｔ，ＴＮ５１ｒｔはオフし，トランジスタＴＰ１ｔ，ＴＰ１ｒｔ，ＴＮ５１ｒはオンする。これによって，リファレンス回路がディスエーブルとなり，かわってテスト用センスアンプおよびテスト用リファレンス回路がイネーブルとなる。
【０１９２】
リファレンス回路出力ノードＲｏｕｔは，トランジスタＴＮ５１ｒによってグランドレベルとされるため，トランジスタＴＮ４１はオフとなるが，トランジスタＴＮ４３は，そのゲートがテスト用センスアンプ出力ノードＳＴｏｕｔに接続されているため，オン状態となる。したがって，テストモードにおけるセンスアンプは，通常モードでの状態と同じイネーブルとなる。
【０１９３】
このように，テストモードにある第７の実施の形態にかかるテスト回路によれば，セルＴＮ１側ではセンスアンプ，テスト用センスアンプが同時にイネーブルとなり，リファレンスセルＴＮ１ｒ側ではテスト用リファレンス回路のみがイネーブルとなる。上述のように，テスト用センスアンプを構成する各トランジスタは，センスアンプを構成する各トランジスタとサイズが同じとなるように形成されている。また，テスト用リファレンス回路を構成する各トランジスタは，リファレンス回路を構成する各トランジスタとサイズが同じとなるように形成されている。したがって，通常モードとテストモードの切替に応じて，差動アンプａｍｐ１からみたセンスアンプ側（センスアンプ，テスト用センスアンプ）のインピーダンスと，リファレンス回路側（リファレンス回路，テスト用リファレンスアンプ）のインピーダンスとの大小関係が入れ替わることになる。
【０１９４】
以上説明したように，第７の実施の形態にかかるテスト回路によれば，第６の実施の形態にかかるテスト回路と同様に，ビットラインＢＬにおいて電流リークが発生した場合，セルＴＮ１にデータを書き込むことなくそのリーク電流を検出することが可能となる。
【０１９５】
［第８の実施の形態］
本発明の第８の実施の形態にかかるテスト回路の構成を図１６に示す。第８の実施の形態にかかるテスト回路は，図１２に示した第２の基本回路に対して，トランジスタＴＮ７１，ＴＮ７１ｔ，ＴＮ７１ｒ，ＴＮ７１ｒｔが追加された構成を有する。
【０１９６】
制御信号ｒｅａｄは，データ読み出しが行われる通常モードでは”Ｈ”となり，テストモードでは”Ｌ”となるモード切替用の信号である。制御信号／ｒｅａｄは，制御信号ｒｅａｄの論理反転信号である。
【０１９７】
次に，第８の実施の形態にかかるテスト回路において，第２の基本回路から変更された回路接続箇所について説明する。
【０１９８】
トランジスタＴＮ７１のドレインとソースとゲートはそれぞれ，カラムスイッチとしてのトランジスタＴＮ２のソース，センスアンプ入力ノードＳｉｎ，制御信号ｒｅａｄの伝送ラインに接続されている。
【０１９９】
トランジスタＴＮ７１ｔのドレインとソースとゲートはそれぞれ，トランジスタＴＮ２のソース，リファレンス回路入力ノードＲｉｎ，制御信号／ｒｅａｄの伝送ラインに接続されている。
【０２００】
トランジスタＴＮ７１ｒのドレインとソースとゲートはそれぞれ，ダミーカラムスイッチとしてのトランジスタＴＮ２ｒのソース，リファレンス回路入力ノードＲｉｎ，制御信号ｒｅａｄの伝送ラインに接続されている。
【０２０１】
トランジスタＴＮ７１ｒｔのドレインとソースとゲートはそれぞれ，ダミーカラムスイッチとしてのトランジスタＴＮ２ｒのソース，センスアンプ入力ノードＳｉｎ，制御信号／ｒｅａｄの伝送ラインに接続されている。
【０２０２】
トランジスタＴＮ７１，ＴＮ７１ｔ，ＴＮ７１ｒ，ＴＮ７１ｒｔは，スイッチ用としてオン抵抗が極めて小さくなるように構成されており，回路動作に対する影響（電圧降下等）は無視できるものである。
【０２０３】
以上のように構成された第８の実施の形態にかかるテスト回路の動作を説明する。
【０２０４】
セルＴＮ１からデータが読み出される通常モードでは，制御信号ｒｅａｄは”Ｈ”であり，制御信号／ｒｅａｄは”Ｌ”であるため，トランジスタＴＮ７１，ＴＮ７１ｒはオンし，トランジスタＴＮ７１ｔ，ＴＮ７１ｒｔはオフする。したがって，通常モードにおける第８の実施の形態にかかるテスト回路は，図１２に示した第２の基本回路と回路的に等価となり，第２の基本回路と略同一の動作を行う。
【０２０５】
一方，テストモードでは，制御信号ｒｅａｄは”Ｌ”であり，制御信号／ｒｅａｄは”Ｈ”であるため，トランジスタＴＮ７１，ＴＮ７１ｒはオフし，トランジスタＴＮ７１ｔ，ＴＮ７１ｒｔはオンする。これによって，テストモードでは，セルＴＮ１に対してリファレンス回路が接続され，リファレンスセルＴＮ１ｒにセンスアンプが接続されることになる。
【０２０６】
センスアンプを構成する各トランジスタは，リファレンス回路を構成する各トランジスタとサイズが同じとなるように形成されている。したがって，通常モードとテストモードの切替に応じて，セルＴＮ１に接続される負荷トランジスタのインピーダンスと，リファレンスセルＴＮ１ｒに接続される負荷トランジスタのインピーダンスとの大小関係が入れ替わることになる。
【０２０７】
以上説明したように，第８の実施の形態にかかるテスト回路によれば，第６，７の実施の形態にかかるテスト回路と同様に，ビットラインＢＬにおいて電流リークが発生した場合，セルＴＮ１にデータを書き込むことなくそのリーク電流を検出することが可能となる。
【０２０８】
［第９の実施の形態］
本発明の第９の実施の形態にかかるテスト回路の構成を図１７に示す。第９の実施の形態にかかるテスト回路は，図１２に示した第２の基本回路に対して，テスト用リファレンス回路が追加され，通常モードとテストモードに応じて，リファレンス回路／テスト用リファレンス回路を切替えるトランジスタＴＮ５１ｒ，ＴＮ５１ｒｔが追加され，さらに，トランジスタＴＮ４１ｔが追加された構成を有する。また，第９の実施の形態にかかるテスト回路は，２入力の差動アンプａｍｐを備えた第２の基本回路とは異なり，３入力の差動アンプａｍｐ２を備えている。
【０２０９】
テスト用リファレンス回路は，トランジスタＴＰ１ｒｔ，ＴＮ３１ｒｔ，ＴＮ４１ｒｔから構成されている。これらのトランジスタＴＰ１ｒｔ，ＴＮ３１ｒｔ，ＴＮ４１ｒｔは，センスアンプを構成するトランジスタＴＰ１，ＴＮ３１，ＴＮ４１に対して，ゲート長が等しく，ゲート幅が半分となるように形成されている。すなわち，ＴＰ１ｒｔ，ＴＮ３１ｒｔ，ＴＮ４１ｒｔの各オン抵抗は，トランジスタＴＰ１，ＴＮ３１，ＴＮ４１の２倍となる。
【０２１０】
制御信号ｒｅａｄは，データ読み出しが行われる通常モードでは”Ｈ”となり，テストモードでは”Ｌ”となるモード切替用の信号である。制御信号／ｒｅａｄは，制御信号ｒｅａｄの論理反転信号である。
【０２１１】
次に，第９の実施の形態にかかるテスト回路において，第２の基本回路から変更された回路接続箇所について説明する。
【０２１２】
トランジスタＴＮ４１ｔのドレインとソースとゲートはそれぞれ，センスアンプ入力ノードＳｉｎ，センスアンプ出力ノードＳｏｕｔ，テスト用リファレンス回路出力ノードＲＴｏｕｔに接続されている。
【０２１３】
リファレンス回路に備えられたトランジスタＴＰ１ｒ１，ＴＰ１ｒ２のゲートは，グラントラインから制御信号／ｒｅａｄの伝送ラインに接続変更されている。
【０２１４】
トランジスタＴＮ５１ｒのドレインとソースとゲートはそれぞれ，リファレンス回路出力ノードＲｏｕｔ，グランドライン，制御信号／ｒｅａｄの伝送ラインに接続されている。トランジスタＴＮ５１ｒｔのドレインとソースとゲートはそれぞれ，テスト用リファレンス回路出力ノードＲＴｏｕｔ，グランドライン，制御信号ｒｅａｄの伝送ラインに接続されている。
【０２１５】
テスト用リファレンス回路に備えられたトランジスタＴＰ１ｒｔのトランジスタＴＰ１ｒｔのドレインとソースとゲートはそれぞれ，テスト用リファレンス回路出力ノードＲＴｏｕｔ，電源電圧Ｖｃｃライン，制御信号ｒｅａｄの伝送ラインに接続されている。トランジスタＴＮ３１ｒｔのドレインとソースとゲートはそれぞれ，リファレンス回路入力ノードＲｉｎ，グランドライン，テスト用リファレンス回路出力ノードＲＴｏｕｔに接続されている。トランジスタＴＮ４１ｒｔのドレインとソースとゲートはそれぞれ，テスト用リファレンス回路出力ノードＲＴｏｕｔ，リファレンス回路入力ノードＲｉｎ，テスト用リファレンス回路出力ノードＲＴｏｕｔに接続されている。
【０２１６】
差動アンプａｍｐ２は，図１８に示すように，トランジスタＴＰ３，ＴＰ３ｒ，ＴＮ６１，ＴＮ６１ｒ，ＴＮ６１ｒｔから構成されている。
【０２１７】
トランジスタＴＰ３のドレインとソースとゲートはそれぞれ，出力電圧Ｖｏｕｔが出力されるノードＮ２−１，電源電圧Ｖｃｃライン，ノードＮ２−２に接続されている。トランジスタＴＰ３ｒのドレインとソースとゲートはそれぞれ，ノードＮ２−２，電源電圧Ｖｃｃライン，ノードＮ２−２に接続されている。
【０２１８】
トランジスタＴＮ６１のドレインとソースとゲートはそれぞれ，ノードＮ２−１，グランドライン，センスアンプ出力ノードＳｏｕｔに接続されている。トランジスタＴＮ６１ｒのドレインとソースとゲートはそれぞれ，ノードＮ２−２，グランドライン，リファレンス回路出力ノードＲｏｕｔに接続されている。トランジスタＴＮ６１ｒｔのドレインとソースとゲートはそれぞれ，ノードＮ２−２，グランドライン，テスト用リファレンス回路出力ノードＲＴｏｕｔに接続されている。
【０２１９】
以上のように構成された第９の実施の形態にかかるテスト回路の動作を説明する。
【０２２０】
セルＴＮ１からデータが読み出される通常モードでは，制御信号ｒｅａｄは”Ｈ”であり，制御信号／ｒｅａｄは”Ｌ”であるため，トランジスタＴＰ１ｒ１，ＴＰ１ｒ２，ＴＮ５１ｒｔはオンし，トランジスタＴＰ１ｒｔ，ＴＮ５１ｒはオフする。また，トランジスタＴＰ１は常時オンである。テスト用リファレンス回路出力ノードＲＴｏｕｔは，トランジスタＴＮ５１ｒｔによってグランドレベルとされるため，このテスト用リファレンス回路出力ノードＲＴｏｕｔがゲートに接続されているトランジスタＴＮ４１ｔはオフする。これによって，テスト用リファレンス回路はディスエーブルとなり，センスアンプ，リファレンス回路はイネーブルとなる。したがって，通常モードにおける第９の実施の形態にかかるテスト回路は，図１２に示した第２の基本回路と回路的に等価となり，第２の基本回路と略同一の動作を行う。
【０２２１】
一方，テストモードでは，制御信号ｒｅａｄは”Ｌ”であり，制御信号／ｒｅａｄは”Ｈ”であるため，トランジスタＴＰ１ｒ１，ＴＰ１ｒ２，ＴＮ５１ｒｔはオフし，トランジスタＴＰ１ｒｔ，ＴＮ５１ｒはオンする。これによって，リファレンス回路がディスエーブルとなり，かわってテスト用リファレンス回路がイネーブルとなる。
【０２２２】
リファレンス回路出力ノードＲｏｕｔは，トランジスタＴＮ５１ｒによってグランドレベルとされるため，トランジスタＴＮ４１はオフとなるが，トランジスタＴＮ４１ｔは，そのゲートがテスト用センスアンプ出力ノードＳＴｏｕｔに接続されているため，オン状態となる。したがって，テストモードにおけるセンスアンプは，通常モードでの状態と同じイネーブルとなる。
【０２２３】
このように，テストモードにある第９の実施の形態にかかるテスト回路によれば，セルＴＮ１側ではセンスアンプがイネーブルとなり，リファレンスセルＴＮ１ｒ側ではテスト用リファレンス回路がイネーブルとなる。上述のように，テスト用リファレンス回路を構成するトランジスタＴＰ１ｒｔ，ＴＮ３１ｒｔ，ＴＮ４１ｒｔは，センスアンプを構成するトランジスタＴＰ１，ＴＮ３１，ＴＮ４１に対して，ゲート長が等しく，ゲート幅が半分となるように形成されている。すなわち，テスト用リファレンス回路のインピーダンスは，センスアンプのインピーダンスの２倍である。したがって，通常モードとテストモードの切替に応じて，差動アンプａｍｐ２からみたセンスアンプ側（センスアンプ，テスト用センスアンプ）のインピーダンスと，リファレンス回路側（リファレンス回路，テスト用リファレンスアンプ）のインピーダンスとの大小関係が入れ替わることになる。
【０２２４】
以上説明したように，第９の実施の形態にかかるテスト回路によれば，セルＴＮ１に流れる電流を基準としたリファレンスセルＴＮ１ｒの電流検出が可能となる。また，第２の実施の形態にかかるテスト回路と同様に，センスアンプ側の負荷トランジスタの構成が通常モードとテストモードで共通となるため，リーク電流の検出感度を損なうことなくビットラインＢＬの欠陥を検査することが可能となる。
【０２２５】
添付図面を参照しながら本発明の好適な実施の形態について説明したが，本発明はかかる実施の形態に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【０２２６】
【発明の効果】
以上説明したように，本発明によれば，電流判定用メモリセルの試験と，データの書込みを行わない状態でビットラインからのリーク電流スクリーニングとを同時に実施することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１〜５の実施の形態にかかるテスト回路の基本となる回路の構成を示す回路図である。
【図２】図１のテスト回路を構成する各トランジスタの静特性を示す特性曲線図である。
【図３】図１のテスト回路に備えられたデータ格納用メモリセルおよびリファレンスセルの動作電圧範囲を示す特性曲線図（その１）である。
【図４】図１のテスト回路に備えられたデータ格納用メモリセルおよびリファレンスセルの動作電圧範囲を示す特性曲線図（その２）である。
【図５】本発明の第１の実施の形態にかかるテスト回路の回路図である。
【図６】図５のテスト回路に備えられたデータ格納用メモリセルおよびリファレンスセルのテストモードにおける動作電圧範囲を示す特性曲線図である。
【図７】本発明の第２の実施の形態にかかるテスト回路の回路図である。
【図８】本発明の第３の実施の形態にかかるテスト回路の回路図である。
【図９】図８のテスト回路に備えられたデータ格納用メモリセルおよびリファレンスセルのテストモードにおける動作電圧範囲を示す特性曲線図である。
【図１０】本発明の第４の実施の形態にかかるテスト回路の回路図である。
【図１１】本発明の第５の実施の形態にかかるテスト回路の回路図である。
【図１２】本発明の第６〜９の実施の形態にかかるテスト回路の基本となる回路の構成を示す回路図である。
【図１３】本発明の第６の実施の形態にかかるテスト回路の回路図である。
【図１４】図１３のテスト回路に備えられた差動アンプの回路図である。
【図１５】本発明の第７の実施の形態にかかるテスト回路の回路図である。
【図１６】本発明の第８の実施の形態にかかるテスト回路の回路図である。
【図１７】本発明の第９の実施の形態にかかるテスト回路の回路図である。
【図１８】図１７のテスト回路に備えられた差動アンプの回路図である。
【図１９】従来のＯＴＰの回路図である。
【図２０】図２０のＯＴＰに備えられたデータ格納用メモリセルおよびリファレンスセルの動作電圧範囲を示す特性曲線図である。
【符号の説明】
ａｍｐ：差動アンプ
ＢＬ：ビットライン
ＢＬｒ：リファレンスビットライン
ｒｅａｄ，／ｒｅａｄ：制御信号
Ｒｉｎ：リファレンス回路入力ノード
Ｒｏｕｔ：リファレンス回路出力ノード
ＲＴｏｕｔ：テスト用リファレンス回路出力ノード
Ｓｉｎ：センスアンプ入力ノード
Ｓｏｕｔ：センスアンプ出力ノード
ＳＴｏｕｔ：テスト用センスアンプ出力ノード
ＴＮ１：セル
ＴＮ１ｒ：リファレンスセル
Ｖｓｅｎ：センスアンプ出力電圧
Ｖｒｅｆ：リファレンス回路出力電圧
ＷＬ：ワードライン
Ｙ：列デコード信号
Claims (7)
- データ格納用メモリセルと，
前記データ格納用メモリセルに対応するダミーメモリセルと，
第１入力ノードと第２入力ノードとの電位差を増幅して出力する差動アンプと，
第１モードのとき，前記データ格納用メモリセルに流れる第１電流の大きさを規定するとともに，前記第１電流の大きさに応じた第１電圧を前記第１入力ノードに供給する第１負荷回路と，
第１モードのとき，前記ダミーメモリセルに流れる第２電流の大きさを規定するとともに，前記第２電流の大きさに応じた第２電圧を前記第２入力ノードに供給する第２負荷回路と，
を備えた不揮発性半導体記憶装置であって，
前記第１負荷回路は，第２モードのとき，前記ダミーメモリセルに流れる第２電流の大きさを規定するとともに，前記第２電流の大きさに応じた第３電圧を前記第１入力ノードに供給し，
前記第２負荷回路は，第２モードのとき，前記データ格納用メモリセルに流れる第１電流の大きさを規定するとともに，前記第１電流の大きさに応じた第４電圧を前記第２入力ノードに供給する，
ことを特徴とする，不揮発性半導体記憶装置。 - 前記第１負荷回路および前記第２負荷回路はそれぞれ，１または並列に接続された２以上の負荷素子から構成されていることを特徴とする，請求項１に記載の不揮発性半導体記憶装置。
- 前記負荷素子は，トランジスタであることを特徴とする，請求項２に記載の不揮発性半導体記憶装置。
- データ格納用メモリセルと，
前記データ格納用メモリセルに対応するダミーメモリセルと，
第１入力ノードと第２入力ノードとの電位差または第３入力ノードと第４入力ノードとの電位差を増幅して出力する差動アンプと，
第１モードのとき，前記データ格納用メモリセルに流れる第１電流を検出し，検出した第１電流の大きさと自内部に流れる第１内部電流の大きさに応じた第１電圧を前記第１入力ノードに供給する第１電流検出回路と，
第１モードのとき，前記ダミーメモリセルに流れる第２電流を検出し，検出した第２電流の大きさと自内部に流れる第２内部電流の大きさに応じた第２電圧を前記第２入力ノードに供給する第２電流検出回路と，
第２モードのとき，前記データ格納用メモリセルに流れる第１電流を検出し，検出した第１電流の大きさと自内部に流れる第３内部電流の大きさに応じた第３電圧を前記第３入力ノードに供給する第３電流検出回路と，
第２モードのとき，前記ダミーメモリセルに流れる第２電流を検出し，検出した第２電流の大きさと自内部に流れる第４内部電流の大きさに応じた第４電圧を前記第４入力ノードに供給する第４電流検出回路と，
を備えたことを特徴とする，不揮発性半導体記憶装置。 - データ格納用メモリセルと，
前記データ格納用メモリセルに対応するダミーメモリセルと，
第２入力ノードおよび第４入力ノードの電位を参照し，第１入力ノードおよび第３入力ノードの電位に応じた電圧を出力する差動アンプと，
第１モードおよび第２モードのとき，前記データ格納用メモリセルに流れる第１電流を検出し，検出した第１電流の大きさと自内部に流れる第１内部電流の大きさに応じた第１電圧を前記第１入力ノードに供給する第１電流検出回路と，
第１モードのとき，前記ダミーメモリセルに流れる第２電流を検出し，検出した第２電流の大きさと自内部に流れる第２内部電流の大きさに応じた第２電圧を前記第２入力ノードに供給する第２電流検出回路と，
第２モードのとき，前記データ格納用メモリセルに流れる第１電流を検出し，検出した第１電流の大きさと自内部に流れる第３内部電流の大きさに応じた第３電圧を前記第３入力ノードに供給する第３電流検出回路と，
第２モードのとき，前記ダミーメモリセルに流れる第２電流を検出し，検出した第２電流の大きさと自内部に流れる第４内部電流の大きさに応じた第４電圧を前記第４入力ノードに供給する第４電流検出回路と，
を備えたことを特徴とする，不揮発性半導体記憶装置。 - データ格納用メモリセルと，
前記データ格納用メモリセルに対応するダミーメモリセルと，
第１入力ノードと第２入力ノードとの電位差または第１入力ノードと第４入力ノードとの電位差を増幅して出力する差動アンプと，
第１モードおよび第２モードのとき，前記データ格納用メモリセルに流れる第１電流を検出し，検出した第１電流の大きさと自内部に流れる第１内部電流の大きさに応じた第１電圧を前記第１入力ノードに供給する第１電流検出回路と，
第１モードのとき，前記ダミーメモリセルに流れる第２電流を検出し，検出した第２電流の大きさと自内部に流れる第２内部電流の大きさに応じた第２電圧を前記第２入力ノードに供給する第２電流検出回路と，
第２モードのとき，前記ダミーメモリセルに流れる第２電流を検出し，検出した第２電流の大きさと自内部に流れる第４内部電流の大きさに応じた第４電圧を前記第４入力ノードに供給する第４電流検出回路と，
を備えたことを特徴とする，不揮発性半導体記憶装置。 - データ格納用メモリセルと，
前記データ格納用メモリセルに対応するダミーメモリセルと，
第１入力ノードと第２入力ノードとの電位差または第３入力ノードと第４入力ノードとの電位差を増幅して出力する差動アンプと，
第１モードのとき，前記データ格納用メモリセルに流れる第１電流を検出し，検出した第１電流の大きさと自内部に流れる第１内部電流の大きさに応じた第１電圧を前記第１入力ノードに供給する第１電流検出回路と，
第１モードのとき，前記ダミーメモリセルに流れる第２電流を検出し，検出した第２電流の大きさと自内部に流れる第２内部電流の大きさに応じた第２電圧を前記第２入力ノードに供給する第２電流検出回路と，
を備えた不揮発性半導体記憶装置であって，
前記第１電流検出回路は，第２モードのとき，前記ダミーメモリセルに流れる第２電流を検出し，検出した第２電流の大きさと自内部に流れる第１内部電流の大きさに応じた第３電圧を前記第１入力ノードに供給し，
前記第２電流検出回路は，第２モードのとき，前記データ格納用メモリセルに流れる第１電流を検出し，検出した第１電流の大きさと自内部に流れる第２内部電流の大きさに応じた第４電圧を前記第２入力ノードに供給する，
ことを特徴とする，不揮発性半導体記憶装置。
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