CN110890124B

CN110890124B - 存储器电路及其数据比特状态检测器

Info

Publication number: CN110890124B
Application number: CN201811042607.0A
Authority: CN
Inventors: 林哲逸; 何文乔
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2018-09-07
Filing date: 2018-09-07
Publication date: 2021-11-02
Anticipated expiration: 2038-09-07
Also published as: CN110890124A

Abstract

本发明提供一种存储器电路及其数据比特状态检测器。数据比特状态检测器包括感测放大电路、数据接收电路以及参考电路。感测放大电路具有第一感测输入端以及第二感测输入端。感测放大电路感测并放大第一感测输入端上的第一阻抗以及第二感测输入端上的第二阻抗的差值，以产生感测输出信号。数据接收电路接收数据信号的多个比特，并依据数据信号的比特在第一感测输入端与参考接地端间提供第一阻抗。参考电路接收多个偏压电压，并依据偏压电压在第二感测输入端与参考接地端间提供第二阻抗。

Description

存储器电路及其数据比特状态检测器

技术领域

本发明涉及一种存储器电路及其数据比特状态检测器，尤其涉及一种模拟电路形式的数据比特状态检测器。

背景技术

在快闪存储器的技术领域中，当要针对快闪存储器进行数据信号的写入动作时，可针对数据信号中为逻辑电平0的比特数量进行判断，并依据数据信号中，逻辑电平0的比特数量来设定程序化的能力，并执行程序化动作。在现有的技术领域中，数据信号可由静态随机存取存储器中被读出，并通过逻辑电路形式的比特计数器，来计算出数据信号中逻辑电平0的比特数量。此外，依据所计算出的逻辑电平0的比特数量，现有的快闪存储器可通过调整漏极升压电路所产生的漏极电压的驱动能力大小，来有效的完成数据信号的程序化(写入)动作。

现有技术提出另一种类的快闪存储器，通过由静态随机存取存储器中读取两笔数据信号，例如为两笔8比特的数据信号，并结合为一笔16比特的数据信号。再通过计数16比特的数据信号中为逻辑0的数量，以作为后续程序化动作的执行依据。

无论如何，现有技术中的快闪存储器，用以计算数据信号中为逻辑电平0的比特数的比特计数电路是必要的。而要准确的计算出逻辑电平0的比特数，现有技术常通过复杂的逻辑电路设计来建构比特计数电路，并需要耗费甚大的电路面积。

发明内容

本发明提供一种存储器电路及其数据比特状态检测器，其中的数据比特状态检测器利用模拟电路的形式来建构，有效降低所需的电路面积。

本发明的数据比特状态检测器包括感测放大电路、数据接收电路以及参考电路。感测放大电路具有第一感测输入端以及第二感测输入端。感测放大电路感测并放大第一感测输入端上的第一阻抗以及第二感测输入端上的第二阻抗的差值，以产生感测输出信号。数据接收电路接收数据信号的多个比特，并依据数据信号的比特在第一感测输入端与参考接地端间提供第一阻抗。参考电路接收多个偏压电压，并依据偏压电压在第二感测输入端与参考接地端间提供第二阻抗。

本发明的存储器电路包括如上所述的数据比特状态检测器以及多路复用电路。多路复用电路耦接至多个存储单元阵列以及数据比特状态检测器，用以依据感测输出信号以依序选择各存储单元阵列，或同时选择存储单元阵列以执行程序化动作。

基于上述，本发明通过模拟电路形式的数据比特状态检测器，通过数据接收电路以依据数据信号来提供第一阻抗，并通过比较第一阻抗与作为参考值的第二阻抗，来判断出数据信号的逻辑电平的状态，并据以产生感测输出信号。如此一来，本发明可简化电路设定的复杂度，并有效减低所需的电路面积。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1示出本发明一实施例的数据比特状态检测器的示意图。

图2示出本发明另一实施例的数据比特状态检测器的示意图。

图3A以及图3B分别示出本发明实施例的数据比特状态检测器的不同动作状态的动作波形图。

图4示出本发明实施例的存储器电路的示意图。

附图标记说明：

100、200、410：数据比特状态检测器；

110、210：感测放大电路；

120、220：数据接收电路；

130、230：参考电路；

400：存储器电路；

431、432：存储单元阵列；

420：多路复用电路；

421、422：多路复用器；

BUF1、BUF2：输出缓冲器；

Cell_EN：致能信号；

DATA：数据信号；

DATA[0:15]：数据信号的多个比特；

DISC：放电致能信号；

GND：参考接地端；

IV1、IV2：反向器；

MC10～MC27：存储单元；

Mcap1、Mcap2：电容；

MP0～MP3、MN0～MN6、MI0～MI15、MR1～MR2、M_MISC：晶体管；

NC：浮接；

NL_EN：下端致能信号；

PL_EN：上端致能信号；

SAIN、SAIN_R：电压；

SAOUT：感测输出信号；

ST1：第一感测输入端；

ST2：第二感测输入端；

TA1～TA4：时间区间；

VDD：电源电压；

WL：字线。

具体实施方式

图1示出本发明一实施例的数据比特状态检测器的示意图。请参照图1，数据比特状态检测器100包括感测放大电路110、数据接收电路120以及参考电路130。感测放大电路110具有第一感测输入端ST1以及第二感测输入端ST2。感测放大电路110用以感测并放大第一感测输入端ST1上的第一阻抗以及第二感测输入端ST2上的第二阻抗的差值，以产生感测输出信号SAOUT。数据接收电路120耦接在第一感测输入端ST1以及参考接地端GND间。数据接收电路120接收数据信号DATA，并依据数据信号DATA的多个比特来在第一感测输入端ST1以及参考接地端GND间提供第一阻抗。参考电路130耦接在第二感测输入端ST2以及参考接地端GND间。参考电路130接收多个偏压电压，并依据偏压电压来在第二感测输入端ST2以及参考接地端GND间提供第二阻抗。

具体而言，数据接收电路120可依据所接收的数据信号DATA的多个比特中，为逻辑电平0的比特的数量来提供第一阻抗。在另一方面，参考电路130则依据预先设定的多个偏压电压来提供第二阻抗。如此一来，感测放大电路110可通过比较数据接收电路120所提供的第一阻抗以及参考电路130所提供的第二阻抗，来获知数据接收电路120可依据数据信号DATA中，为逻辑电平0的比特的数量是否有大于一个参考值，上述的参考值则可通过设定第二阻抗的大小来进行设定。

以数据信号DATA具有16个比特为范例，在本发明实施例中，若数据信号DATA中具有小于或等于8个比特为逻辑电平0时，数据接收电路120所提供的第一阻抗值为R1，而若当数据信号DATA中具有大于8个比特为逻辑电平0时，数据接收电路120所提供的第一阻抗值为R2。另一方面，参考电路130则可依据所接收的偏压电压以被设定为可提供阻抗值介于R1及R2的第二阻抗。如此一来，数据比特状态检测器100可用以检测所接收的数据信号DATA中，所包括等于逻辑电平0的比特数是否有大于8个，并在当数据信号DATA包括等于逻辑电平0的比特大于8个时，产生等于第一逻辑电平的感测输出信号SAOUT。数据比特状态检测器100并可在当数据信号DATA包括等于逻辑电平0的比特小于或等于8个时，产生等于第二逻辑电平的感测输出信号SAOUT。其中，第一逻辑电平与第二逻辑电平不同。

图2示出本发明另一实施例的数据比特状态检测器的示意图。请参照图2，数据比特状态检测器200包括感测放大电路210、数据接收电路220以及参考电路230。感测放大电路210具有第一感测输入端ST1及第二感测输入端ST2。感测放大电路210包括反向器IV1及IV2。反向器IV1的输入端耦接至第二感测输入端ST2，反向器IV1的输出端耦接至第一感测输入端ST1。反向器IV2的输入端耦接至第一感测输入端ST1，反向器IV2的输出端则耦接至第二感测输入端ST2。另外，反向器IV1由晶体管MP1、MN5所构成，反向器IV2则由晶体管MP0、MN4所构成。

感测放大电路210另包括由晶体管MP3以及MN6所构成的致能开关。晶体管MP3受控于上端致能信号PL_EN以被导通或断开，其中，反向器IV1、IV2通过晶体管MP3接收电源电压VDD。晶体管MN6则受控于下端致能信号NL_EN以被导通或断开，其中，反向器IV1、IV2通过晶体管MN6以耦接至参考接地端GND并接收参考接地电压。

数据接收电路220耦接至感测放大电路210的第一感测输入端ST1。数据接收电路220包括多个晶体管MI0～MI15。晶体管MI0～MI15相互并联耦接，并耦接在第一感测输入端ST1与参考接地端GND间。晶体管MI0～MI15的控制端分别受控于数据信号的多个比特DATA[0:15]，并依据数据信号的多个比特DATA[0:15]以在第一感测输入端ST1与参考接地端GND间提供第一阻抗。

在另一方面，数据接收电路220另包括由晶体管MN1所构成的下拉开关。晶体管MN1串接在晶体管MI0～MI15耦接参考接地端GND的路径间。晶体管MN1并受控于致能信号Cell_EN以被导通或断开。

参考电路230耦接至感测放大电路210的第二感测输入端ST2。参考电路230包括多个晶体管MR1～MR2。晶体管MR1～MR2相互并联耦接，并耦接在第二感测输入端ST2与参考接地端GND间。晶体管MR1～MR2的控制端分别接收不同的偏压电压(晶体管MR1的控制端接收电源电压VDD以作为偏压电压，晶体管MR2的控制端耦接至参考接地端GND以接收参考接地电压GND以作为偏压电压)，并在第二感测输入端ST2与参考接地端GND间提供第二阻抗。在本发明实施例中，参考电路230并包括另一晶体管M_MISC，晶体管M_MISC与多个晶体管MR1～MR2并联耦接，且其控制端接收电源电压VDD以作为偏压电压。

在另一方面，参考电路230另包括由晶体管MN0所构成的下拉开关。晶体管MN0串接在多个晶体管MR1～MR2耦接参考接地端GND的路径间。晶体管MN0并受控于致能信号Cell_EN以被导通或断开。

在本实施例中，晶体管MR1及MR2的数量可各自为一个或多个，且晶体管MR1及MR2的总数量可与晶体管MI0～MI15的数量相同。此外，晶体管MN0、MN1的导通断开状态相同。

在本发明实施例中，数据比特状态检测器200还包括电容Mcap1、Mcap2、由晶体管MN2、MN3所建构的放电开关以及输出缓冲器BUF1、BUF2。电容Mcap1、Mcap2可以为晶体管电容，并分别耦接至第一感测输入端ST1以及第二感测输入端ST2。晶体管MN3所建构的放电开关串接在第一感测输入端ST1与参考接地端GND间，并依据放电致能信号DISC以被导通或断开。晶体管MN2所建构的放电开关串接在第二感测输入端ST2与参考接地端GND间，并依据放电致能信号DISC以被导通或断开。在当晶体管MN3、MN2被导通时，电容Mcap1、Mcap2进行放电动作，并拉低第一感测输入端ST1与第二感测输入端ST2上的电压值。

输出缓冲器BUF1、BUF2分别耦接至第一感测输入端ST1与第二感测输入端ST2。输出缓冲器BUF1、BUF2为反向器，输出缓冲器BUF1、BUF2用以反向第一感测输入端ST1与第二感测输入端ST2上的逻辑电平。其中，输出缓冲器BUF1用以产生感测输出信号SAOUT。输出缓冲器BUF2可以维持浮接NC。

图3A以及图3B分别示出本发明实施例的数据比特状态检测器的不同动作状态的动作波形图。以下说明数据比特状态检测器200的动作细节，请同步参照图2以及图3A，在时间区间TA1，上端致能信号PL_EN被拉高为逻辑高电平，下端致能信号NL_EN被下拉为逻辑低电平，对应于此，作为致能开关的晶体管MP3导通，晶体管MN6断开。同样在时间区间TA1，致能信号Cell_EN被拉高为逻辑高电平，晶体管MN0、MN1被导通，参考电路230以及数据接收电路220连接参考接地电压GND的路径被导通。另外，放电致能信号DISC在时间区间TA1被拉高为逻辑高电平，晶体管MN2、MN3被导通，并使第一感测输入端ST1与第二感测输入端ST2上的电压SAIN、SAIN_R被拉低。

在本发明实施例中，参考电路230中包括八个晶体管MR1以及八个晶体管MR2。晶体管MR1接收等于电源电压VDD的偏压电压，晶体管MR2接收等于参考接地电压的偏压电压。数据接收电路220则接收具有16比特DATA[0:15]的数据信号。

在时间区间TA1后的时间区间TA2，上端致能信号PL_EN以及放电致能信号DISC被拉低为逻辑低电平，致能信号Cell_EN则维持为逻辑高电平。在此同时，若数据接收电路220提供的第一阻抗大于参考电路230提供的第二阻抗时(也即数据信号的比特DATA[0:15]中，为逻辑电平0的比特的数量大于8时)，感测放大电路210启动感测放大动作，并依据第一阻抗与第二阻抗的大小关系，拉低第二感测输入端ST2上的电压SAIN_R，并同步拉高第一感测输入端ST1上的电压SAIN。

在时间区间TA2后的时间区间TA3，上端致能信号PL_EN维持为逻辑低电平(晶体管MP3导通)，下端致能信号NL_EN被拉高为逻辑高电平，使晶体管MN6导通，并藉以增加电压SAIN的上升速率，同时也加速电压SAIN_R的下降速率。

在时间区间TA3后的时间区间TA4，电压SAIN的电压值上升至超过反向器IV2的临界电压。因此，电压SAIN在时间区间TA4中快速地被拉升至逻辑高电平，相对的，电压SAIN_R在时间区间TA4中则快速地被拉低至逻辑低电平。

在时间区间TA4中，等于逻辑低电平的电压SAIN_R以及等于逻辑高电平的电压SAIN闩锁在感测放大电路210中，并通过输出缓冲器BUF1以输出感测输出信号SAOUT。

在图3B中，时间区间TA1中的动作与图3A中的描述相同。在时间区间TA1后的时间区间TA2，上端致能信号PL_EN以及放电致能信号DISC被拉低为逻辑低电平，致能信号Cell_EN则维持为逻辑高电平。在此同时，若数据接收电路220提供的第一阻抗小于参考电路230提供的第二阻抗时(也即数据信号的比特DATA[0:15]中，为逻辑电平0的比特的数量小于或等于8时)，感测放大电路210启动感测放大动作，并依据第一阻抗与第二阻抗的大小关系，拉高第二感测输入端ST2上的电压SAIN_R，并同步拉低第一感测输入端ST1上的电压SAIN。

在时间区间TA2后的时间区间TA3，上端致能信号PL_EN被拉高为逻辑低电平(晶体管MP3导通)，下端致能信号NL_EN被拉高为逻辑高电平，使晶体管MN6导通，并藉以增加电压SAIN的下降速率，同时也加速电压SAIN_R的上升速率。

在时间区间TA3后的时间区间TA4，电压SAIN_R的电压值上升至超过反向器IV1的临界电压。因此，电压SAIN_R在时间区间TA4中快速地被拉升至逻辑高电平，相对的，电压SAIN在时间区间TA4中则快速地被拉低至逻辑低电平。

以下请参照图4，图4示出本发明实施例的存储器电路的示意图。存储器电路400包括存储单元阵列431、432、多路复用电路420以及数据比特状态检测器410。数据比特状态检测器410耦接至多路复用电路420。数据比特状态检测器410接收要进行程序化(写入)的数据信号DATA，并判断数据信号DATA的多个比特的逻辑电平状态来产生感测输出信号SAOUT。多路复用电路420包括多路复用器421、422。多路复用器421、422分别耦接至存储单元阵列431、432。多路复用电路420接收感测输出信号SAOUT，并依据感测输出信号SAOUT来决定同时开启存储单元阵列431、432，或依序开启存储单元阵列431、432，以针对存储单元阵列431中的存储单元MC10～MC17以及存储单元阵列432中的存储单元MC20～MC27进行程序化动作。

值得一提的，当数据比特状态检测器410判断出数据信号DATA中，为逻辑电平0的比特的数量大于8时，表示要进行写入的数据比特较多，并需要耗去较多的电量。因此，多路复用器421、422依序被导通(一次导通一个)，并使存储单元阵列431、432依序执行程序化动作。相对的，当数据比特状态检测器410判断出数据信号DATA中，为逻辑电平0的比特的数量小于或等于8时，表示要进行写入的数据比特较少，需要耗去较少的电量。因此，多路复用器421、422可同时被导通，并使存储单元阵列431、432同时执行程序化动作。

在本发明实施例中，存储单元MC10～MC27的栅极耦接至字线WL，并依据字线WL上的字线信号选取需程序化的存储单元以进行存取动作。

综上所述，本发明通过模拟电路形式的数据比特状态检测器，通过依据数据信号的多个比特的比特状态来产生第一阻抗，并使第一阻抗与参考阻抗相比较，以感测出数据信号的多个比特的比特状态。如此一来，可有效减低电路设计的复杂度，以及降低电路所需的面积，降低存储器电路所需的成本，增加其产品竞争力。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视所附权利要求所界定者为准。

Claims

1.一种数据比特状态检测器，包括：

感测放大电路，具有第一感测输入端以及第二感测输入端，感测并放大所述第一感测输入端上的第一阻抗以及所述第二感测输入端上的第二阻抗的差值，以产生感测输出信号；

数据接收电路，接收数据信号的多个比特，并依据所述数据信号的所述多个比特在所述第一感测输入端与参考接地端间提供所述第一阻抗；以及

参考电路，接收多个偏压电压，并依据所述多个偏压电压在所述第二感测输入端与所述参考接地端间提供所述第二阻抗；

第一电容，串接在所述第一感测输入端与所述参考接地端间；以及

第二电容，串接在所述第二感测输入端与所述参考接地端间。

2.根据权利要求1所述的数据比特状态检测器，其中所述数据接收电路包括多个第一晶体管，所述多个第一晶体管相互并联耦接在所述第一感测输入端与所述参考接地端间，所述多个第一晶体管的控制端分别接收所述数据信号的所述多个比特。

3.根据权利要求2所述的数据比特状态检测器，其中所述参考电路包括多个第二晶体管，所述多个第二晶体管相互并联耦接在所述第二感测输入端与所述参考接地端间，所述多个第二晶体管的控制端分别接收所述多个偏压电压，

其中，各所述偏压电压为电源电压或参考接地电压。

4.根据权利要求3所述的数据比特状态检测器，其中所述多个第二晶体管的数量与所述多个第一晶体管的数量相同。

5.根据权利要求3所述的数据比特状态检测器，其中所述参考电路还包括：

第三晶体管，与各所述第二晶体管并联耦接，所述第三晶体管的控制端接收所述电源电压。

6.根据权利要求3所述的数据比特状态检测器，其中所述数据接收电路还包括：

第一下拉开关，耦接在所述数据接收电路与所述参考接地端间，依据一致能信号以被导通或断开，

其中，所述参考电路还包括：

第二下拉开关，耦接在所述参考电路与所述参考接地端间，依据所述致能信号以被导通或断开。

7.根据权利要求1所述的数据比特状态检测器，还包括：

第一放电开关，串接在所述第一感测输入端与所述参考接地端间，依据放电致能信号以被导通或断开；以及

第二放电开关，串接在所述第二感测输入端与所述参考接地端间，依据所述放电致能信号以被导通或断开。

8.根据权利要求1所述的数据比特状态检测器，其中所述感测放大电路包括：

第一反向器，具有输入端耦接至所述第二感测输入端，所述第一反向器的输出端耦接至所述第一感测输入端；以及

第二反向器，具有输入端耦接至所述第一感测输入端，所述第二反向器的输出端耦接至所述第二感测输入端。

9.根据权利要求8所述的数据比特状态检测器，其中所述感测放大电路还包括：

第一致能开关，受控于上端致能信号以被导通或断开，其中所述第一反向器与所述第二反向器通过所述第一致能开关接收电源电压；以及

第二致能开关，受控于下端致能信号以被导通或断开，其中所述第一反向器与所述第二反向器通过所述第二致能开关接收参考接地电压。

10.根据权利要求1所述的数据比特状态检测器，还包括：

第一输出缓冲器，其输入端耦接至所述第一感测输入端，所述第一输出缓冲器的输出端产生所述感测输出信号；以及

第二输出缓冲器，其输入端耦接至所述第二感测输入端，所述第二输出缓冲器的输出端浮接。

11.一种存储器电路，包括：

如权利要求1所述的数据比特状态检测器；以及

多路复用电路，耦接至多个存储单元阵列以及所述数据比特状态检测器，用以依据所述感测输出信号以依序选择各所述存储单元阵列，或同时选择所述多个存储单元阵列以执行程序化动作。