JP3641517B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置、特に、内部回路の電流消費状態（リーク電流）をモニタする必要のある半導体装置に関する。
【０００２】
【従来の技術】
図２２は、従来の半導体装置（ＰＬＬ回路）を示す概略ブロック図である。
【０００３】
図２２を参照して、従来の半導体装置１は、複数の内部回路ａ１〜ａ５、電源電圧ＶＣＣを供給するためのＶＣＣピンおよび接地電位ＧＮＤを供給するためのＧＮＤピンを含む。内部回路ａ１〜ａ５は、ＶＣＣピンとＧＮＤピンから動作電圧の供給を受けている。内部回路ａ１〜ａ５は、主に、半導体装置１の動作制御を司る回路であり、ＣＭＯＳで構成されるロジックや、アナログ回路などである。
【０００４】
通常、このような半導体装置１の消費電流（リーク電流）、特に、待機時の消費電流（リーク電流）を測定しようとした場合、半導体装置１の外部のテスタ３により、ＶＣＣピンとＧＮＤピンとの間に流れる電流を測定することで消費電流（リーク電流）を検出する。
【０００５】
【発明が解決しようとする課題】
このような従来の半導体装置１では、測定可能な消費電流（リーク電流）は内部回路ａ１〜ａ５全体での消費電流（リーク電流）が測定されることであり、内部回路ａ１〜ａ５のうちどの部分で電流が消費されているかの検出が困難である。すなわち、チップ内部全体の消費電流（リーク電流）しか測定できないため、電流のリーク箇所の探究が困難であるという問題点があった。
【０００６】
さらに、このことに加えて、半導体装置、特に、半導体メモリはその集積度の向上とともにチップ面積が大きくなる傾向にあり、また、動作機能が向上することにより内部回路の規模も大きくなっている。このために、チップが異常な過大電流を示したときに、そのリーク場所を探究する際に時間がかかり、効率が落ちるという問題点があった。
【０００７】
この発明は、以上のような問題点を解決するためになされたもので、チップを破壊することなく、各内部回路に基づく異常なリーク電流を検出することのできる半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この発明の第１の発明に係る半導体装置は、情報を記憶するためのメモリセルを複数有するメモリセルアレイを備え、そのメモリセルを指定するためのアドレスが外部から入力される半導体装置であって、アドレスを受ける複数のアドレスピンと、第１のノードと第２のノードとの間に、並列に設けられる複数の内部回路と、複数の内部回路に対応して設けられ、第１のノードと第２のノードとの間の対応する内部回路を介する電流経路を遮断するための複数のスイッチング手段と、複数のアドレスピンのうちの所定数のアドレスピンから入力される所定数のビット数を有するビット信号に基づき複数のスイッチング手段のオン／オフを制御する制御手段とを備えている。
【０００９】
この第１の発明に係る半導体装置では、第１のノードと第２のノードとの間の電流経路を遮断することなく、すべての内部回路についてのリーク電流を測定する。次に、複数の内部回路のうち、リーク電流の検出を希望する内部回路の電流経路を、ビット信号に基づき、対応するスイッチング手段により遮断する。そして、電流経路が遮断された内部回路以外の内部回路のリーク電流を測定する。内部回路全体のリーク電流の値から、電流経路が遮断された内部回路以外の内部回路のリーク電流を除いたものが電流経路が遮断された内部回路のリーク電流になる。
【００１０】
このように、第１の発明に係る半導体装置では、複数のスイッチング手段のオン／オフを制御することにより、複数の内部回路のうちの各内部回路について、非破壊でリーク電流の検出ができる。このことは、半導体装置の選別や不良解析に有効になる。
【００１１】
さらに、第１の発明に係る半導体装置では、アドレスピンからビット信号を入力しているため、ビット信号を入力するための専用のピンを設ける必要がなく、半導体装置のピン数の増加を防止できる。
【００１２】
さらに、第１の発明に係る半導体装置では、ビット信号に基づいて、スイッチング手段のオン／オフを制御しているため、ビット信号が入力されるアドレスピンの数（ビット数）より多いスイッチング手段を制御でき、スイッチング手段を制御するためのピン数の増加を防止できる。
【００１３】
この発明の第２の発明に係る半導体装置は、外部からの複数の制御信号により、その動作が制御される半導体装置であって、複数の制御信号を受ける複数の制御ピンと、第１のノードと第２のノードとの間に並列に設けられる複数の内部回路と、複数の内部回路に対応して設けられ、第１のノードと第２のノードとの間の対応する内部回路を介する電流経路を遮断するための複数のスイッチング手段と、複数の制御ピンのうちの所定数の制御ピンから入力される所定数のビット数を有するビット信号に基づき、複数のスイッチング手段のオン／オフを制御する制御手段とを備える。
【００１４】
この第２の発明に係る半導体装置では、第１のノードと第２のノードとの間の電流経路を遮断せずに、内部回路全体のリーク電流を測定する。次に、複数の内部回路のうち、リーク電流の検出を希望する内部回路の電流経路を、ビット信号に基づき、対応するスイッチング手段により遮断する。そして、電流経路が遮断された内部回路以外の内部回路のリーク電流を測定する。内部回路全体のリーク電流の値から、電流経路が遮断された内部回路以外の内部回路のリーク電流を除いたものが、電流経路が遮断された内部回路のリーク電流になる。
【００１５】
このように第２の発明に係る半導体装置では、複数の内部回路に対応して設けられた複数のスイッチング手段のオン／オフを制御することにより、複数の内部回路のうちの各内部回路について、非破壊でリーク電流の検出ができる。このことは、半導体装置の選別や不良解析に有効になる。
【００１６】
さらに、この発明の第２の発明に係る半導体装置では、制御ピンからビット信号を入力しているため、ビット信号を入力するための専用ピンを設ける必要がなく、ピン数の増加を防止できる。
【００１７】
さらに、この発明の第２の発明に係る半導体装置では、ビット信号によりスイッチング手段のオン／オフを制御しているため、ビット信号が入力される制御ピンの数（ビット数）より多いスイッチング手段の制御が可能となり、スイッチング手段を制御するためのピン数の増加を防止できる。
【００１８】
この発明の第３の発明に係る半導体装置は、第１のノードと第２のノードとの間に並列に設けられる複数の内部回路と、複数の内部回路に対応して設けられ、複数のスイッチング信号に応じて、第１のノードと第２のノードとの間の対応する内部回路を介する電流経路を遮断する複数のスイッチング手段と、待機時に第２のノードに流れる、遮断されていない電流経路のリーク電流に応じた電流を取出すためのリーク電流取出手段と、リーク電流に応じた電流と比較するための基準電流を発生する基準電流発生手段と、リーク電流に応じた電流と基準電流とを比較ノードにおいて比較し、その比較結果をリーク電流の検出結果として出力する出力手段とを備えている。
【００１９】
この第３の発明に係る半導体装置では、複数の内部回路のうち、リーク電流の検出を希望する内部回路以外の内部回路の電流経路を、対応するスイッチング手段により遮断する。このため、第２のノードには、リーク電流の検出を望む内部回路に基づくリーク電流が流れ込むことになる。この第２のノードに流れ込んだリーク電流に応じた電流と基準電流とを比較して、基準電流よりもリーク電流の方が大きいときには、電流経路の遮断されていない内部回路に基づくリーク電流が異常ということになる。また、基準電流とリーク電流とが同じ大きさのときには、その基準電流の大きさがリーク電流の大きさということになる。
【００２０】
このように、第３の発明に係る半導体装置では、対応するスイッチング手段により、リーク電流の検出を希望する内部回路を選択できるため、複数の内部回路のうちの各内部回路について、非破壊でリーク電流の検出ができる。このことは、半導体装置の選別や不良解析に有効になる。
【００２１】
この発明の第４の発明に係る半導体装置は、第１のノードと第２のノードとの間に並列に設けられる複数の内部回路と、複数の内部回路に対応して設けられる複数のリーク検出手段とを備え、各リーク検出手段は、待機時において、対応する内部回路のリーク電流を検出する。
【００２２】
この第４の発明に係る半導体装置では、複数の内部回路に対応して複数のリーク検出手段が設けられているため、各内部回路について、非破壊でリーク電流の検出ができる。このことは、半導体装置の完成品の選別や不良解析に有効である。
【００２３】
さらに、第４の発明に係る半導体装置では、複数の内部回路に対応して複数のリーク検出手段が設けられているため、複数の内部回路に対して、リーク電流の測定を同時に行なうことができ、試験時間の短縮化を図ることができる。
【００２４】
第４の発明に係る半導体装置は、好ましくは、複数の内部回路に対応して設けられ、複数のスイッチング信号に応じて、第１のノードと第２のノードとの間の対応する内部回路を介する電流経路を遮断する複数のスイッチング手段をさらに備えることもできる。
【００２５】
この場合には、複数の内部回路について同時にリーク電流を測定することもできるし、各内部回路について別々にリーク電流を測定することもできる。
【００２６】
第４の発明に係る半導体装置は、好ましくは、複数のリーク検出手段からの複数の検出結果を保持する保持手段と、保持手段に保持された複数の検出結果を選択して、外部に順次出力する外部出力手段をさらに備えることもできる。
【００２７】
この場合には、検出結果を出力するためのピンを１つ設ければよく、内部回路の数に対応して検出結果を出力するためのピンを複数設ける場合に比し、出力ピンを少なくすることができる。
【００２８】
第４の発明に係る半導体装置は、好ましくは、複数のリーク検出手段からの複数の検出結果を保持する保持手段と、保持手段に保持された複数の検出結果を同時に外部に出力する外部出力手段とをさらに備えることもできる。
【００２９】
この場合には、複数の内部回路について、検出結果を、順次出力する場合に比べ、検出結果を出力する時間を少なくすることができる。
【００３０】
さらに好ましくは、外部出力手段は、リーク電流検出モードでない動作モードで使用するピンから検出結果を外部に出力することもできる。
【００３１】
この場合には、検出結果を、リーク電流検出モードでない動作モードで使用するピンから出力できるため、検出結果を出力するための専用のピンを設ける必要がなく、半導体装置全体のピンの数を少なくすることができる。
【００３２】
この発明の第５の発明に係る半導体装置は、内部電源電圧を供給する内部電源電圧供給線と、内部電源電圧の供給を受ける内部電源電圧供給対象部と、内部電源電圧供給対象部に接続され、待機時において、内部電源電圧供給対象部を介して流れるリーク電流を検出するためのリーク検出手段とを備える。
【００３３】
このように、第５の発明に係る半導体装置では、内部電源電圧供給対象部に対応してリーク検出手段が設けられているため、内部電源電圧供給対象部自体のリーク電流を検出でき、半導体装置全体の中からリーク電流の発生箇所を特定することができる。
【００３４】
この発明の第６の発明に係る半導体装置では、第１のノードと第２のノードとの間に設けられる内部回路と、半導体装置の待機時において、内部回路のリーク電流を検出するリーク検出手段とを備え、リーク検出手段は、第２のノードと内部回路との間のリーク電流を検出する際に、第１のノードと内部回路との間の電流経路を遮断する遮断手段と、基準電流を発生し、その基準電流が現れるノードが第２のノードと内部回路との間の電流経路に接続される基準電流発生手段とを含み、リーク検出手段は、基準電流が現れるノードからの出力に基づき、リーク電流を検出する。
【００３５】
この第６の発明に係る半導体装置では、リーク電流の検出を希望する経路（第２のノードと内部回路との間の電流経路）でない他の経路（第１のノードと内部回路との間の電流経路）を遮断する。そして、基準電流が現れるノードからの出力に基づき、リーク電流を検出する。ここで、第２のノードが接地電位を有し、第１のノードが所定の電位を有するノードであるとする。接地電位を有する第２のノードと内部回路との間の電流経路にリークがある場合は、基準電流発生手段の基準電流は接地電位を有する第２のノードに流れることになる。このため、基準電流が現れるノードからは、基準電流発生手段が発生する基準電流よりも小さい電流が出力されることになる。第１のノードと内部回路との間にリークがない場合には基準電流が現れる出力ノードからは、基準電流が出力されることになる。
【００３６】
このように、第６の発明に係る半導体装置では、リーク電流の検出を希望する内部回路に対応して、リーク検出手段を設けて、リーク電流を検出するため、半導体装置全体の中で、どの内部回路でリークが発生しているかを特定できる。
【００３７】
この発明の第７の発明に係る半導体装置では、内部電源電圧を発生する内部電源電圧発生手段と、内部電源電圧の供給を受ける内部電源電圧供給対象部と、内部電源電圧供給対象部に接続され、待機時に、リーク電流を検出するためのリーク検出手段とを備える。
【００３８】
この第７の発明に係る半導体装置では、リーク電流の検出を希望する内部電源電圧供給対象部にリーク検出手段が接続されており、半導体装置のどの部分でリークが発生しているかを特定できる。
【００３９】
好ましくは、内部電源電圧発生手段と、内部電源電圧供給対象部との間に設けられるスイッチング手段をさらに備えることもできる。このスイッチング手段は、リーク電流検出モードに入るときは、オフになり、内部電源電圧発生手段と内部電源電圧供給対象部との電圧供給経路を遮断する。
【００４０】
この場合には、リーク電流の発生に基づく内部電源電圧発生手段の動作による電流の増加を防止でき、リーク電流検出の障害を除去できる。
【００４１】
この発明の第８の発明に係る半導体装置は、内部電源電圧を供給するための内部電源電圧供給線と、内部電源電圧の供給を受ける内部電源電圧供給対象部と、内部電源電圧供給対象部に接続される半導体基板と、半導体基板に接続され、内部電源電圧供給対象部と半導体基板との間に流れるリーク電流を検出するリーク検出手段とを備えている。
【００４２】
この第８の発明に係る半導体装置では、リーク電流の検出を希望する要素間（内部電源電圧供給対象部と半導体基板との間）に対応して、リーク検出手段を設けているため、半導体装置のどの要素間でリークが発生しているかを特定できる。
【００４３】
この発明の第９の発明に係る半導体装置は、リーク電流の検出の対象となる複数のリーク電流検出対象回路と、複数のリーク電流検出対象回路に対応して設けられ、対応したリーク電流検出対象回路のリーク電流の検出を行なう複数のリーク検出手段とを備えている。
【００４４】
この第９の発明に係る半導体装置では、複数のリーク電流検出対象回路に対応して複数のリーク検出手段を設けているため、各リーク電流検出対象回路のリーク電流の検出ができ、どのリーク電流検出対象回路でリークが発生しているかを非破壊で特定できる。
【００４５】
好ましくは、リーク電流を検出するときに、リーク電流検出対象回路への内部電源電圧の供給経路を遮断するスイッチング手段をさらに備えることもできる。
【００４６】
この場合には、リーク電流の発生に基づく、内部電源電圧を発生する内部電源電圧発生手段の動作による電流の増加を防止でき、リーク電流検出の障害を除去できる。
【００４７】
【発明の実施の形態】
以下、本発明による半導体装置について図面を参照しながら説明する。
【００４８】
（実施の形態１）
図１は、本発明の実施の形態１による半導体装置を示す概略ブロック図である。
【００４９】
図１を参照して、実施の形態１による半導体装置１は、内部回路ａ１〜ａ５、スイッチＳ１〜Ｓ５、スイッチ制御ピンＰ１〜Ｐ５、ＶＣＣピンおよびＧＮＤピンを備える。
【００５０】
内部回路ａ１〜ａ５は、電源電位ＶＣＣを有する第１のノードＮ１と接地電位ＧＮＤを有する第２のノードＮ２との間に、スイッチＳ１〜Ｓ５を介して接続される。スイッチＳ１〜Ｓ５は、ＰＭＯＳトランジスタである。スイッチＳ１のゲートは対応するスイッチ制御ピンＰ１に接続され、そのオン／オフはスイッチ制御ピンＰ１からのスイッチ信号により制御される。なお、他のスイッチＳ２〜Ｓ５についても同様である。
【００５１】
半導体装置１の待機時のリーク電流を測定することを考える。まず、スイッチＳ１〜Ｓ５をすべてオンにして、内部回路ａ１〜ａ５全体のリーク電流をテスタ３で測定する。次に、内部回路ａ１〜ａ５を順次オフにしていき、リーク電流値をテスタ３にて測定する。詳しく説明する。
【００５２】
図２は、図１の半導体装置１のリーク電流を測定する方法を説明するための図である。
【００５３】
図１および図２を参照して、スイッチＳ１〜Ｓ５をすべてオンにしているときの全体のリーク電流は矢印ＲＡで示される値になる。内部回路ａ１に対応するＳ１のスイッチをオフにすると、トータルのリーク電流ＲＡから内部回路ａ１のリーク電流（矢印Ｒａ１で示す部分）を差し引いたリーク電流（矢印Ｒｂ１で示す部分）がテスタ３にて測定される。
【００５４】
次に、内部回路ａ１に対応すスイッチＳ１をオンにして、内部回路ａ２に対応するスイッチＳ２をオフにするとトータルのリーク電流ＲＡから内部回路ｂ１のリーク電流（矢印Ｒａ２で示す部分）を差し引いたリーク電流（矢印Ｒｂ２で示す部分）が、テスタ３にて測定される。
【００５５】
同様に、スイッチＳ３〜Ｓ５のオン／オフを繰り返せば、トータルのリーク電流ＲＡから、各内部回路ａ１〜ａ５のリーク電流を差し引いたリーク電流（Ｒｂ１〜Ｒｂ５）を観測することができる。このため、トータルのリーク電流ＲＡから、内部回路ａ１〜ａ５のうちの１つの内部回路に対応するスイッチをオフにしたときのリーク電流を差し引くことで、そのオフにしたスイッチに対応する内部回路のリーク電流が検出できる。
【００５６】
このようにして検出した各内部回路ａ１〜ａ５のリーク電流の値を、本来起こるべきリーク電流値（異常と判断されないリーク電流値）と比較すれば、どの内部回路ａ１〜ａ５が異常なリーク電流を有しているかが判明する。
【００５７】
以上のように、実施の形態１による半導体装置では、複数の内部回路ａ１〜ａ５に対応して複数のスイッチＳ１〜Ｓ５を設け、個々にそのオン／オフを制御できる。このため、トータルのリーク電流ＲＡと、内部回路ａ１〜ａ５のうちの１つの内部回路をオフにしたときのリーク電流とをテスタ３にて計測できるため、その差からそのオフにした内部回路のリーク電流を検出できる。このため、各内部回路による異常なリーク電流をチップ非破壊にて探究することができる。このことは、半導体装置の完成品の選別や不良解析に有効となる。
【００５８】
なお、図１においては、スイッチＳ１〜Ｓ５を電源線側（ＶＣＣ線側）に挿入したが、接地線側（ＧＮＤ線側）に挿入してもよい。また、各内部回路ａ１〜ａ５中のさらに細かい部分（回路の途中）にスイッチＳ１〜Ｓ５を設けてもよい。
【００５９】
ここで、上述した内部回路ａ１〜ａ５は電源電位ＶＣＣを供給するＶＣＣピンと接地電位ＧＮＤを供給するＧＮＤピンから動作電圧の供給を受けている。内部回路ａ１〜ａ５は、主に、半導体装置１の動作制御を司る回路である。たとえば、ＣＭＯＳで構成されるロジックや、アナログ回路などが含まれる。
【００６０】
（実施の形態２）
図３は、本発明の実施の形態２による半導体装置を示す概略ブロック図である。
【００６１】
図３を参照して、実施の形態２による半導体装置１は、内部回路ａ１〜ａ５、スイッチＳ１〜Ｓ５、制御回路５、テストパッド（後述するテスト信号ＴＳを受けるパッド）ＴＳ、ビットパッド（後述するテストビットを受けるパッド）Ｔ１〜Ｔ３、ＶＣＣピンおよびＧＮＤピンを含む。なお、図１と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【００６２】
図３を参照して、各内部回路ａ１〜ａ５とＶＣＣピンより供給される電源線とがＰＭＯＳトランジスタで構成されたスイッチＳ１〜Ｓ５を介して接続されている点は、図１の半導体装置１と同様である。また、スイッチＳ１〜Ｓ５のゲートノードが個別に制御されるようになっている点も図１の半導体装置１と同様である。
【００６３】
図１の半導体装置１では、スイッチＳ１〜Ｓ５のゲートが、外部からスイッチ制御ピンＰ１〜Ｐ５を介して入力されるスイッチ信号により制御されているのに対し、実施の形態２による半導体装置１では、外部よりテストパッドＴＳを介して入力されるテスト信号ＴＳと、外部より３つのビットパッドＴ１〜Ｔ３を介して入力される３つのテストビットＴ１〜Ｔ３（以下、３つのテストビットＴ１〜Ｔ３を、１組として、「テストビット信号」と呼ぶ場合もある）により制御される点で相違する。以下、詳細に説明する。
【００６４】
テスト信号ＴＳとは、リーク電流測定モードに入るための信号である。すなわち、各内部回路ａ１〜ａ５のリーク電流を測定するときに、入力されるテストビット信号Ｔ１〜Ｔ１が示す情報（どのスイッチＳ１〜Ｓ５を選択するかを表わす情報）を変換してスイッチＳ１〜Ｓ５に信号として伝達できるように、制御回路５の機能を活性化する信号である。制御回路５は、このようなテスト信号ＴＳを受けて、入力されるテストビット信号Ｔ１〜Ｔ３の情報に基づき、スイッチＳ１〜Ｓ５のうち、１個のスイッチをオフにするような信号を発生する。
【００６５】
図３の半導体装置１では、スイッチＳ１〜Ｓ５が５個配置されているため、このスイッチＳ１〜Ｓ５のオン／オフを制御するために必要なテストビット信号Ｔ１〜Ｔ３は３ビットでよい。ここで、一般的に、テストビット信号のビット数ＢＮとスイッチの数との関係は次式で表わされる。
【００６６】
２BN≧スイッチ数
すなわち、３ビットのテストビット信号で、最大８つのスイッチのオン／オフを制御することができる。なお、各内部回路のリーク電流の測定方法については実施の形態１（図１）と同様である。
【００６７】
図４は、制御回路（デコード回路）５の詳細を示す回路図の一例である。
図４を参照して、制御回路５は、インバータ７〜１１およびＡＮＤ回路ＡＮ１〜ＡＮ５を含む。内部回路ａ１〜ａ５全体のリーク電流を測定するときには、「Ｌ」レベルのテスト信号ＴＳが入力される。これにより、ＡＮＤ回路ＡＮ１〜ＡＮ５からは、「Ｌ」レベルのスイッチ信号Ｄａ１〜Ｄａ５が出力される。
【００６８】
スイッチＳ１〜Ｓ５は、この「Ｌ」レベルのスイッチ信号Ｄａ１〜Ｄａ５を受け、すべてオンになる。なお、スイッチ信号Ｄａ１は、スイッチＳ１に、スイッチ信号Ｄａ２はスイッチＳ２に、スイッチ信号Ｄａ３はスイッチＳ２に、スイッチ信号Ｄａ４はスイッチＳ４に、スイッチ信号Ｄａ５はスイッチＳ５に入力される。
【００６９】
各内部回路におけるリーク電流を検出しようとするときには、「Ｈ」レベルのテスト信号ＴＳをＡＮＤ回路ＡＮ１〜ＡＮ５に入力にする。そして、リーク電流の検出を希望する内部回路に対応するスイッチをオフにするようなテストビット信号Ｔ１〜Ｔ３を入力する。たとえば、内部回路ａ５に対応するスイッチＳ５をオフにしたいときには、Ｔ１＝１、Ｔ２＝１、Ｔ３＝０のテストビット信号を入力する。そうすると、「Ｈ」レベルのスイッチ信号ＤＡ５が出力され、スイッチＳ５がオフになる。
【００７０】
なお、ここまでは、複数の内部回路の全体のリーク電流と、リーク電流の検出を希望する内部回路以外の内部回路のリーク電流とを測定し、その差を求めることにより、リーク電流の検出を希望する内部回路のリーク電流を測定していた。しかし、図３において、リーク電流の検出を希望する内部回路に対応するスイッチのみをオンにし、他の内部回路に対応するスイッチをすべてオフにすることにより、リーク電流の検出を希望する内部回路のリーク電流を測定できる。この場合の制御回路５について詳しく説明する。
【００７１】
図５は、図３の制御回路５の詳細を示す回路図の他の例である。図５を参照して、制御回路５は、インバータ７〜１１，ＩＮ１〜ＩＮ５およびＡＮＤ回路ＡＮ１〜ＡＮ５，ＢＮ１〜ＢＮ５を含む。
【００７２】
図４の制御回路ではスイッチ信号で選択されるスイッチ以外のスイッチがオン状態になるのに対して、図５の制御回路では、スイッチ信号で選択されるスイッチのみがオン状態になるものである。すなわち、各内部回路のリーク電流を検出しようとするときには、「Ｈ」レベルのテスト信号ＴＳを入力するとともに、リーク電流の検出を希望する内部回路に対応するスイッチがオンになるようなテストビット信号Ｔ１〜Ｔ３を入力する。なお、スイッチ信号Ｄａ１〜Ｄａ５は、図４の場合と同様に、それぞれスイッチＳ１〜Ｓ５に対応する。
【００７３】
以上のように、実施の形態２による半導体装置１では、複数の内部回路ａ１〜ａ５に対応して複数のスイッチＳ１〜Ｓ５を設け、そのスイッチのオン／オフをテスト信号ＴＳおよびテストビット信号Ｔ１〜Ｔ３により制御しているため、各内部回路についてのリーク電流をチップ非破壊にて検出できる。すなわち、複数の内部回路があっても、異常なリーク電流が生じている１つの内部回路を特定することができる。このことは、半導体装置の完成品の選別や不良解析に有効となる。
【００７４】
さらに、図１の半導体装置１ではスイッチの数と同じ数のスイッチ制御ピン（パッド）が必要になるのに対し、実施の形態２の半導体装置１では、スイッチのオン／オフをテスト信号ＴＳおよびテストビット信号Ｔ１〜Ｔ３により制御しているため、スイッチの数と同じ数のテストパッドおよびビットパッドが不要となり、スイッチのオン／オフを制御するために必要な信号を入力するためのパッド数（ピン数）を大幅に削減することができる。
【００７５】
このスイッチのオン／オフを制御するための信号を入力するためのパッド数（ピン数）を大幅に削減できるという効果は、スイッチの数が増加するほど顕著になる。たとえば、図１のようにスイッチの数に対応してスイッチ制御ピンを設けるとすると、８個のスイッチがある場合には８個のスイッチ制御信号ピンが必要となるのに対し、実施の形態２の半導体装置１では、８個のスイッチを制御するためには、１つのテストパッドおよび３つのビットパッドを設けるだけでよく、テストパッドおよびビットパッドの数を変えることなく、最大８個のまでのスイッチを制御することができる。
【００７６】
次に実施の形態２の変更例による半導体装置について説明する。実施の形態２の変更例における半導体装置は、図３の半導体装置において、テストパッドＴＳおよびビットパッドＴ１，Ｔ２，Ｔ３の代わりに、アドレスピンＡ０，Ａ１，Ａ２，Ａ３を設けたものである。このアドレスピンは、図示しないメモリセルアレイのアドレスを指定するためのアドレス信号を入力するためのピンである。すなわち、実施の形態２では、スイッチＳ１〜Ｓ５を制御するための信号を入力する専用のパッドＴＳ，Ｔ１〜Ｔ３を設けているのに対し、その変更例ではスイッチＳ１〜Ｓ５を制御するための信号をアドレスピンＡ０〜Ａ３から入力する点で相違する。なお、リーク電流の検出方法については、実施の形態２による半導体装置１と同様である。以下、実施の形態１で用いた図３の半導体装置１を、実施の形態２の変更例による半導体装置として説明を行なう。
ここで、半導体装置１が、ダイナミックランダムアクセスメモリ（以下、「ＤＲＡＭ」という）の場合について説明する。
【００７７】
図６は、実施の形態２の変更例による半導体装置の動作の説明をするためのタイミング図である。
【００７８】
ここで、ＤＲＡＭにおいては、行アドレスストローブ信号／ＲＡＳと列アドレスストローブ信号／ＣＡＳという制御信号が存在する。ＤＲＡＭが通常動作（読み書き動作等）を行なう際には、行アドレスストローブ信号／ＲＡＳが「Ｌ」レベルに変化して活性化された後に、列アドレスストローブ信号ＣＡＳが「Ｌ」レベルに変化して活性化され、通常動作を行なう。しかし、この関係を逆にすることで、新たなモードを設定することが可能であり、この手法はＤＲＡＭの/CAS before /RASリフレッシュ（以下、「ＣＢＲリフレッシュ」という）としてよく用いられている。
【００７９】
図６を参照して、列アドレスストローブ信号／ＣＡＳが時刻ｔ1 に「Ｌ」レベルに変化して、その後、時刻ｔ2 に行アドレスストローブ信号／ＲＡＳが「Ｌ」レベルに変化している。このような、行アドレスストローブ信号ＲＡＳと列アドレスストローブ信号／ＣＡＳの遷移のタイミングが上述したＣＢＲリフレッシュのタイミングである。
【００８０】
このＣＢＲリフレッシュのタイミングで、さらに、ある特定のピン（たとえば、アドレスピンＡ０）を電源電位ＶＣＣよりもかなり高い値の電位（以下、「スーパーＶIH」という）に設定することで新たなモードに入る手法がある。実施の形態２の変更例では、このようなＣＢＲタイミング＋スーパーＶIHを用いて、リーク電流検出モードに入るものである。なお、変更例では、スーパーＶIHは、アドレスピンＡ０から入力にされる。この場合に、残りのアドレスピンＡ１〜Ａ３をテストビット信号を入力するためのピンに割り当てる。
【００８１】
図７は、図３のアドレスピンＡ１から入力される、スイッチＳ１〜Ｓ５を制御するためのテストビットＴ１を制御回路５に伝達するための回路を示す概略ブロック図である。
【００８２】
図７を参照して、ＤＲＡＭとしての半導体装置１が、通常の動作を行なうときには、アドレスピンＡ１から入力されたアドレス信号は、アドレスバッファ１３を介して、内部アドレス信号として出力される。ＣＢＲタイミング＋スーパーＶIHになったときに、リーク電流検出モードに入るためのテスト信号ＴＳが作成され、このテスト信号ＴＳをマルチプレクサ１５が受ける。このテスト信号ＴＳに応じて、マルチプレクサ１５は、アドレスピンＡ１から入力された、スイッチＳ１〜Ｓ５を制御するためのテストビットＴ１を制御回路５へ伝達する。
【００８３】
ここで、制御回路５としては、実施の形態１と同様に、図４の制御回路および図５の制御回路を用いることができる。
【００８４】
以上のように、実施の形態２の変更例では、スイッチＳ１〜Ｓ５のオン／オフを制御するためのテストビット信号Ａ１〜Ａ３を、アドレスピンＡ０〜Ａ３から入力している。さらに、外部からテスト信号ＴＳを入力する必要がない。このため、実施の形態１のように、リーク電流を検出するための専用のパッド（ＴＳ，Ｔ１〜Ｔ３）を設ける必要がなく、パッド数（ピン数）の増加なくリーク電流検出のための回路を内蔵させることができる。
【００８５】
さらに、実施の形態２とその変更例の相違は、スイッチＳ１〜Ｓ５を制御するための信号（テスト信号ＴＳ、テストビット信号Ｔ１〜Ｔ３）を入力るためのピン（パッド）を専用に設けているか、通常使用するピン（パッド）を用いているかの相違しかない。このため、実施の形態２の変更例は実施の形態２と同様の効果を奏する。
【００８６】
なお、実施の形態２の変更例では、ＣＢＲタイミング＋スーパーＶIHを用いてリーク電流検出モードに入ったが、リーク電流検出モードに入るためのテスト信号ＴＳを入力するための専用のピン（パッド）を備えることもできる。この場合にも、上述した実施の形態２の変更例と同様の効果を奏する。
【００８７】
また、実施の形態２の変更例では、スイッチＳ１〜Ｓ５を制御するためのテストビット信号は、アドレスピンＡ１〜Ａ３から入力したが、リーク電流検出モード以外の半導体装置１の動作（読み書き動作等）を制御するための制御信号を入力する制御信号パッド（ピン）から入力してもよい。この場合にも、上述した実施の形態２の変更例と同様の効果を奏する。
【００８８】
（実施の形態３）
図８は、本発明の実施の形態３による半導体装置を示す概略ブロック図である。
【００８９】
図８を参照して、実施の形態３による半導体装置１は、内部回路ａ１〜ａ５、スイッチＳ１〜Ｓ５、スイッチ制御ピンＰ１〜Ｐ５、ＶＣＣピン、ＧＮＤピン、基準電位発生回路１７、出力回路（出力バッファ）１９およびリーク電流取出回路２１を含む。
【００９０】
基準電流発生回路１７は、ＰＭＯＳトランジスタ２３，２５を含む。リーク電流取出回路２１は、ＮＭＯＳトランジスタ２７，２９，３１を含む。なお、図１と同様の部分については同一の参照符号を付し、その説明を適宜省略する。
【００９１】
複数の内部回路ａ１〜ａ５は、第１のノードＮ１と第２のノードＮ２との間に、複数のスイッチＳ１〜Ｓ５を介して並列に接続される。リーク電流取出回路２１の、接続手段としてのＮＭＯＳトランジスタ２７は、第２のノードＮ２と第３のノードＮ３との間に接続され、そのゲートにテスト信号ＴＳを受ける。
【００９２】
リーク電流取出回路２１の、ＮＭＯＳトランジスタ３１とＮＭＯＳトランジスタ２９は、カレントミラー回路を構成するように接続される。ＮＭＯＳトランジスタ２９は、第２のノードＮ２と第３のノードＮ３との間に接続される。ＮＭＯＳトランジスタ３１は、比較ノードＮＣと第３のノードＮ３との間に接続される。
【００９３】
基準電流発生回路１７のＰＭＯＳトランジスタ２３とＰＭＯＳトランジスタ２５とはカレントミラー回路を構成するように接続される。ＰＭＯＳトランジスタ２５は、第１のノードＮ１と比較ノードＮＣとの間に接続される。ＰＭＯＳトランジスタ２３は、第１のノードＮ１と、電流を引抜くためのパッドＢＰ（以下、「基準電流制御パッドＢＰ」という）との間に接続される。
【００９４】
出力回路１９は、比較ノードＮＣと、リーク電流の検出結果を出力するためのパッドＯＰ（以下、「出力パッドＯＰ」という）との間に接続される。
【００９５】
このような実施の形態３による半導体装置１は、リーク電流が異常であるか否かの判定をチップ内部で行なうことを目的としている。リーク電流検出モードではない通常動作時においては、ＮＭＯＳトランジスタ２７のゲートには「Ｈ」レベルのテスト信号ＴＳが入力されるため、電流は、ＮＭＯＳトランジスタ２７を介して流れている。
【００９６】
半導体装置１の待機時において、リーク電流を測定する際、テスト信号ＴＳを「Ｌ」レベルにしてＮＭＯＳトランジスタ２７をオフにする。こうすることにより、第２のノードＮ２に流れるリーク電流はダイオード接続されたＮＭＯＳトランジスタ２９を介して流れる。ここで、ＮＭＯＳトランジスタ３１とＮＭＯＳトランジスタ２９はカレントミラー回路を構成しているため、ＮＭＯＳトランジスタ３１には、ＮＭＯＳトランジスタ２９を介して流れるリーク電流ＩL1に応じた電流ＩL2（以下、便宜上、単に、「リーク電流ＩL2」と呼ぶことにする）が流れることになる。
【００９７】
また、ＰＭＯＳトランジスタ２３とＰＭＯＳトランジスタ２５とはカレントミラー回路を構成するため、テスタ３により引抜いている定電流ＩR1に応じた電流ＩR2（以下、「基準電流ＩR2」という）を、ＰＭＯＳトランジスタ２５に取出すことができる。
【００９８】
そして、比較ノードＮＣにおいて、ＰＭＯＳトランジスタ２５からの基準電流ＩR2の供給能力と、ＮＭＯＳトランジスタ３１のリーク電流ＩL2の引抜き能力とを比較する。すなわち、基準電流ＩR2の値よりも、リーク電流ＩL2の値の方が大きければ、比較ノードＮＣの電位は「Ｌ」レベル側に振れる事になりリーク電流ＩL1が大きいことになる。基準電流ＩR2の値よりもリーク電流ＩL2の値の方がより小さければ、比較ノードＮＣの電位は「Ｈ」レベル側に振れることになり、リーク電流が小さいことになる。
【００９９】
このような、比較ノードＮＣにおける比較結果を、インバータなどの増幅器からなる出力回路１９で増幅した後、テスタ３に取出すことにより、リーク電流ＩL1を検出する。なお、たとえば、内部回路ａ１のリーク電流を検出したい場合には、スイッチＳ１のみをオンにし、他のスイッチＳ２〜Ｓ５をオフにすればよい。すなわち、リーク電流を検出したい内部回路に対応するスイッチのみをオンにすることで、スイッチがオンになった内部回路のリーク電流を検出できる。
【０１００】
また、スイッチＳ１〜Ｓ５の制御に関しては、実施の形態１と同様に、スイッチ制御ピンＰ１〜Ｐ５から入力されるスイッチ信号によって行なう。ここで、検出すべきリーク電流の測定値、すなわち、リーク電流ＩL1が異常であるか否かを判断するための基準となる電流（基準電流ＩR2）の値はテスタ３により外部から引抜く定電流ＩR1の値を変更することで可変できる。
【０１０１】
以上のように、実施の形態３による半導体装置１では、複数の内部回路ａ１〜ａ５に対応して複数のスイッチＳ１〜Ｓ５を設けているため、そのスイッチＳ１〜Ｓ５のオン／オフをスイッチ信号Ｐ１〜Ｐ５で制御することにより、リーク電流の検出を希望する内部回路のみを選択できる。このため、各内部回路による異常なリーク電流をチップ非破壊にて探究することができる。すなわち、異常なリーク電流を起こしている内部回路（不良の発生場所）を特定できるようになる。このことは、半導体装置の完成品の選別や不良解析に有効となる。
【０１０２】
また、基準電流ＩR2を変えていき、比較ノードＮＣの電位レベルが、「Ｌ」レベルから「Ｈ」レベルに変化するときの、基準電流ＩR2を見れば、リーク電流ＩL2の大きさがわかる。比較ノードＮＣの電位レベルが「Ｈ」レベルから「Ｌ」レベルに変化するときの基準電流ＩR2を見ることによっても、リーク電流ＩL2を測定することができる。このようにした場合でも、上記したと同様の効果を奏する。
【０１０３】
さらに、スイッチＳ１〜Ｓ５の制御は、スイッチ制御ピンＰ１〜Ｐ５から入力されるスイッチ信号により行なっているが、実施の形態２で説明したように、制御回路５を設け、テストパッドＴＳからのテスト信号ＴＳおよびビットパッドＴ１〜Ｔ３からのテストビット信号Ｔ１〜Ｔ３を用いてスイッチＳ１〜Ｓ５のオン／オフの制御を行なうこともできる。この場合にも、実施の形態２と同様の効果を奏するとともに、上記したと同様の効果を奏する。
【０１０４】
さらに、実施の形態２の変更例で説明したように、制御回路５を設け、アドレスピンＡ１〜Ａ３から入力されるテストビット信号Ｔ１〜Ｔ３によりスイッチＳ１〜Ｓ５のオン／オフを制御することもできる。この場合にも、実施の形態２の変更例と同様の効果を奏するとともに、上記したと同様の効果を奏する。
【０１０５】
（実施の形態４）
実施の形態４による半導体装置は、リーク電流が異常であるか否かの判定をチップ内部で行なうことを目的とし、さらに、定電流源を内蔵することを目的としている。
【０１０６】
図９は、本発明の実施の形態４による半導体装置を示す概略ブロック図である。
【０１０７】
図９を参照して、実施の形態４による半導体装置は、内部回路ａ１〜ａ５、スイッチＳ１〜Ｓ５、スイッチ制御ピンＰ１〜Ｐ５、ＶＣＣピン、基準電流制御パッドＢＰ、出力パッドＯＰ、ＧＮＤピン、リーク電流取出回路２１、基準電流発生回路１７および出力回路１９を含む。
【０１０８】
基準電流発生回路１７は、ＰＭＯＳトランジスタ３３，３５，３７およびＮＭＯＳトランジスタ３９，４１，４３を含む。リーク電流取出回路２１は、ＮＭＯＳトランジスタ２７，２９，３１を含む。なお、図８と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０１０９】
基準電流発生回路１７のＰＭＯＳトランジスタ３３，３５，３７は、カレントミラー回路を構成する。基準電流発生回路１７のＮＭＯＳトランジスタ４３，４１はカレントミラー回路を構成する。ＰＭＯＳトランジスタ３３と、ＮＭＯＳトランジスタ４３は、第１のノードＮ１と第３のノードＮ３との間に直列に接続される。ＰＭＯＳトランジスタ３５とＮＭＯＳトランジスタ３９，４１は第１のノードＮ１と第３のノードＮ３との間に直列に接続される。ＰＭＯＳトランジスタ３７は、第１のノードＮ１と比較ノードＮＣとの間に接続される。
【０１１０】
ここで、図９の半導体装置１が図８の半導体装置１と異なるのは、基準電流発生回路１７である。したがって、リーク電流ＩL1に応じた電流ＩL2を取出して、基準電流ＩR2と比較し、その比較結果を出力回路１９により増幅してテスタ３にリーク電流の検出結果として取出す点は実施の形態３と同様である。すなわち、リーク電流の検出方法については、実施の形態３と同様であり、基準電流ＩR2の発生の仕方が異なるだけである。なお、ＰＭＯＳトランジスタ３７に相当するのが図８のＰＭＯＳトランジスタ２５である。
【０１１１】
図８の基準電流発生回路１７が、外部から引抜く定電流ＩR1の大きさを変えることにより基準電流ＩR2を可変していたのに対し、図９の基準電流発生回路１７は、ＰＭＯＳトランジスタ３９に印加する電圧を変え、そこに流れる電流ＩR1を変化させることにより基準電流ＩR2を可変している点が相違する。
【０１１２】
すなわち、図８の基準電流発生回路１７が定電流源を持たないのに対し、図９の基準電位発生回路１７は定電流源（ＰＭＯＳトランジスタ３３，３５からなるカレントミラーおよびＮＭＯＳトランジスタ４３，４１からなるカレントミラーで構成される定電流発生回路）を内蔵している点で相違する。この定電流発生回路から発生される定電流ＩR1の値は、抵抗として用いているＮＭＯＳトランジスタ３９のゲート電位を、外部から変化させることで変えることができる。この定電流ＩR1の値に応じて、基準電流ＩR2が変化する。
【０１１３】
以上のように、実施の形態４による半導体装置１は基準電流ＩR2の大きさの調整の仕方が実施の形態３による半導体装置と異なるだけである。このため、実施の形態４の半導体装置においても、実施の形態３の半導体装置と同様の効果を奏する。
【０１１４】
（実施の形態５）
図１０は本発明の実施の形態５による半導体装置を示す概略ブロック図である。
【０１１５】
図１０を参照して、実施の形態５による半導体装置１は、テスト対象回路４７、基準電流発生回路１７、制御回路４５、テストパッドＴＳおよびビットパッドＴ１〜Ｔ３を含む。基準電流発生回路１７は、ＮＭＯＳトランジスタ４９，５１，５３，５５，５７，５９、ＰＭＯＳトランジスタ６１，６３および抵抗素子６５を含む。なお、図３および図８と同様の部分には、同一の参照符号を付して、その説明を適宜省略する。
【０１１６】
ＰＭＯＳトランジスタ６１，６３はカレントミラー回路を構成する。ＮＭＯＳトランジスタ５５，５７，５９はカレントミラー回路を構成する。ＰＭＯＳトランジスタ６１、ＮＭＯＳトランジスタ５５および抵抗素子６５は、電源電位ＶＣＣを有するノードＮＡと接地電位を有するノードＮＢとの間に直列に接続される。ＮＭＯＳトランジスタ４９，５１，５３は、ＮＭＯＳトランジスタ５５に並列に接続される。
【０１１７】
ＰＭＯＳトランジスタ６３およびＮＭＯＳトランジスタ５７は電源電位ＶＣＣを有するノードＮＤと接地電位を有するノードＮＥとの間に直列に接続される。ＮＭＯＳトランジスタ４９，５１，５３は、そのゲートに制御回路５からの基準電流制御信号を受ける。
【０１１８】
テスト対象回路４７は、図８または図９に示すような、第１のノードＮ１と第２のノードＮ２との間に、複数のスイッチＳ１〜Ｓ５を介して、並列に接続される複数の内部回路ａ１〜ａ５および第２のノードＮ２と第３のノードＮ３との間に接続されるＮＭＯＳトランジスタ２７を含んでいる。
【０１１９】
このテスト対象回路４７に含まれるスイッチＳ１〜Ｓ５のゲートは、制御回路５からのスイッチ信号を受け、スイッチＳ１〜Ｓ５のオン／オフは、実施の形態２で説明したと同様にして制御回路５からのスイッチ信号により制御される。半導体装置１の通常動作時は、テスト対象回路のＮＭＯＳトランジスタ２７のゲートには、「Ｈ」レベルのテスト信号ＴＳが入力され、電流はＮＭＯＳトランジスタ２７を介して流れることになる。ここで、通常動作時には、ノードＮＡとノードＮＢとの間の電流経路またはノードＮＤとノードＮＥとの間の電流経路を遮断する必要がある。
【０１２０】
半導体装置１の待機時においてリーク電流を検出する際には、ＮＭＯＳトランジスタ２７のゲートに「Ｌ」レベルのテスト信号ＴＳを入力し、ＮＭＯＳトランジスタ２７をオフにする。ここで、テスト対象回路４７において、図８または図９に示すような第２のノードＮ２と図１０の比較ノードＮＣとが接続されているため、リーク電流ＩL1は、比較ノードＮＣに流れ込む。
【０１２１】
そして、ノードＮＣにおいて、テスト対象回路４７からのリーク電流ＩL1の供給能力と基準電流ＩR2の引抜き能力とを比較し、その比較結果を出力回路１９により増幅し出力パッドＯＰを介して、外部の図示しないテスタにリーク電流の検出結果として取出す。
【０１２２】
基準電流ＩR2の値よりもリーク電流ＩL1の値の方が大きいときには、比較ノードＮＣの電位は「Ｈ」レベル側に振れることになり、リーク電流が大きいことを示す。基準電位ＩR2の値よりもリーク電流ＩL1の値の方が小さいときには、比較ノードＮＣの電位は「Ｌ」レベル側に振れることになり、リーク電流が小さいことを示す。
【０１２３】
なお、複数の内部回路のうち、リーク電流の測定を希望する内部回路に対応するスイッチはオン状態となっている。すなわち、リーク電流の測定を希望する内部回路に対応するスイッチのみをオンにし、それ以外の内部回路に対応するスイッチはオフにしておく。
【０１２４】
ここで、検出すべきリーク電流の測定値、すなわち、リーク電流が異常であるか否かを判断するための基準となる電流の値（基準電流ＩR2の値）は、ＮＭＯＳトランジスタ４９，５１，５３のオン／オフを制御回路５からの基準電流制御信号により制御することにより可変できる。この基準電流ＩR2の大きさの制御について詳しく説明する。
【０１２５】
ＮＭＯＳトランジスタ４９，５１，５３のオン／オフを制御して、ＮＭＯＳトランジスタ５５に流れる定電流ＩR1の大きさを制御する。こうすることにより、定電流ＩR1の大きさに応じて、基準電流ＩR2の大きさが変わることになる。すなわち、ＮＭＯＳトランジスタ４９〜５３のうち、オンまたはオフになっている数を変えることにより、定電流ＩR1の大きさは変わる。さらに、それぞれ能力が異なるＮＭＯＳトランジスタ４９〜５３を設けることにより、オンにするＮＭＯＳトランジスタを変えることによっても、定電流ＩR1の大きさを変えることができる。なお、ＮＭＯＳ４９，５１，５３のゲートに入力される基準電流制御信号は、図４および図５のスイッチ信号Ｄａ１〜Ｄａ５に対応するものであり、図４および図５のスイッチ信号Ｄａ１〜Ｄａ５と同様に、ビットパッドＴ１〜Ｔ３から入力されるテストビット信号によりコントロールされる。すなわち、実施の形態２の図３で説明したように、制御回路５はテストビット信号Ｔ１〜Ｔ３をデコードして、所定レベルの基準電流制御信号を発生することになる。
【０１２６】
以上のように、実施の形態５における半導体装置１では、テスト対象回路４７に、複数の図示しない内部回路ａ１〜ａ５に対応して、複数のスイッチＳ１〜Ｓ５を設け、その複数のスイッチＳ１〜Ｓ５のオン／オフを個々に制御することにより、リーク電流の検出を希望する内部回路に対応するスイッチのみをオンにすることができ、個々の内部回路のリーク電流の検出が可能になる。すなわち、個々の内部回路について、異常なリーク電流をチップ非破壊にて探究することができる。このことは、半導体装置の完成品の選別や不良解析に有効となる。
【０１２７】
（実施の形態６）
実施の形態６では、複数の内部回路のリーク電流の検出結果を同時に出力できる半導体装置について説明する。
【０１２８】
図１１は、本発明の実施の形態６による半導体装置を示す概略ブロック図である。
【０１２９】
図１１を参照して、実施の形態６による半導体装置は、内部回路ａ１〜ａ２およびリーク検出回路Ｌ１〜Ｌ３を含む。
【０１３０】
内部回路ａ１〜ａ２は、電源電圧ＶＣＣを有する第１のノードＮ１と接地電位ＧＮＤを有する第２のノードＮ２との間に並列に接続される。そして、各内部回路ａ１〜ａ２に対応して、リーク検出回路Ｌ１〜Ｌ３が、接地電位ＧＮＤを有する第２のノードの側に設けられる。
【０１３１】
ここで、内部回路ａ１〜ａ３については、図１の内部回路ａ１〜ａ５と同様である。リーク電流を検出して、リーク電流の検出結果Ｅ１〜Ｅ３を出力するリーク検出回路Ｌ１〜Ｌ３は、たとえば、図８の基準電流発生回路１７、出力回路１９およびリーク電流取出回路２１を備えたものでもよく、リーク電流の検出方法については、実施の形態３（図８）で説明したのと同様である。また、リーク検出回路Ｌ１〜Ｌ３は、図９の基準電流発生回路１７、出力回路１９およびリーク電流取出回路２１を設けていてもよい。この場合のリーク電流の検出の方法は、実施の形態４（図９）で説明したのと同様である。
【０１３２】
図１２は、図１１のリーク検出回路Ｌ１〜Ｌ３の詳細を示す回路図である。
図１２を参照して、リーク検出回路は、基準電流発生回路１７、出力回路１９およびリーク電流取出回路２１を含む。基準電流発生回路は、ＰＭＯＳトランジスタ６７，６９および定電流源７９を含む。リーク電流取出回路２１は、ＮＭＯＳトランジスタ７１，７３，７５，７６およびインバータ７７を含む。
【０１３３】
ＮＭＯＳトランジスタ６７，６９はカレントミラー回路を構成する。ＰＭＯＳトランジスタ６９とＮＭＯＳトランジスタ７１は、電源電位ＶＣＣを有するノードと接地電位ＧＮＤを有する第２のノードとの間に直列に接続される。出力回路１９は比較ノードＮＣにその入力ノードが接続される。ＮＭＯＳトランジスタ７１，７５はカレントミラー回路を構成する。
【０１３４】
ＮＭＯＳトランジスタ７３とＮＭＯＳトランジスタ７５とは第３のノードＮ３と第２のノードＮ２との間に直列に接続される。ＮＭＯＳトランジスタ７６は、第３のノードＮ３と第２のノードＮ２との間に接続される。ＮＭＯＳトランジスタ７３は、インバータ７７を介してそのゲートにテスト信号／ＴＳを受ける。ＮＭＯＳトランジスタ７６は、そのゲートにテスト信号／ＴＳを受ける。図１２のリーク検出回路が、たとえば、図１１のリーク検出回路Ｌ１であるとしたならば、図１２の第３のノードＮ３と図１１の第３のノードＮ３とが接続されることになる。
【０１３５】
リーク電流検出モードではない通常の動作時においては、テスト信号／ＴＳが「Ｈ」レベルに設定されるため、ＮＭＯＳトランジスタ７３がオフになり、ＮＭＯＳトランジスタ７６がオンになる。このため、ＮＭＯＳトランジスタ７６を介して電流が流れることになる。すなわち、第３のノードＮ３と第２のノードＮ２とが接続されることになる。
【０１３６】
半導体装置の待機時において、リーク電流を検出する際には、テスト信号／ＴＳが「Ｌ」レベルに設定されるため、ＮＭＯＳトランジスタ７３がオンになり、ＮＭＯＳトランジスタ７６がオフになる。このため、リーク電流ＩL1は、ＮＭＯＳトランジスタ７３を介して流れることになる。そしてＮＭＯＳトランジスタ７１，７５はカレントミラー回路を構成するため、リーク電流ＩL1に応じた電流ＩL2がＮＭＯＳトランジスタ７１を介して流れることになる。
【０１３７】
一方、定電流発生源７９からの定電流の大きさに応じた基準電流ＩR がＰＭＯＳトランジスタ６９を介して流れることになる。そして、比較ノードＮＣにおいて、ＰＭＯＳトランジスタ６９の基準電流ＩR の供給能力と、ＮＭＯＳトランジスタ７１のリーク電流に応じた電流ＩL2の引抜き能力とを比較し、その比較結果を、出力回路１９により増幅して、リーク電流の検出結果Ｅとして出力する。
【０１３８】
基準電流ＩR の電流の値が、リーク電流に応じた電流ＩL2の値よりも大きいときには、比較ノードＮＣの電位が「Ｈ」レベル側に振れることになり、リーク電流が小さいことになる。基準電流ＩR の値がリーク電流に応じた電流ＩL2の値より小さいときには、比較ノードＮＣの電位が「Ｌ」レベル側に振れることになり、リーク電流が大きいことになる。
【０１３９】
また、基準電流ＩR の大きさを変えていき、比較ノードＮＣの電位が「Ｈ」レベルから「Ｌ」レベルに変わるとき、または、比較ノードＮＣの電位が「Ｌ」レベルから「Ｈ」レベルに変わるときの基準電流ＩR の大きさを見ることにより、リーク電流に応じた電流ＩL2を測定できる。
【０１４０】
なお、検出すべきリーク電流の測定値、すなわち、リーク電流が異常であるか否かを判断するための基準となる電流の値（基準電流ＩR の値）は、基準電流発生源７９からの定電流を変更することで可変できる。ここで、定電流を発生する定電流源７９は、チップ内部に設けているが、この定電流は、チップ外部から与えてもよい。
【０１４１】
図１３は、図１１のリーク電流の検出結果Ｅ１〜Ｅ３を、外部に出力するための外部出力回路を示す概略ブロック図である。
【０１４２】
図１３を参照して、外部出力回路は、レジスタ９５、セレクタ９７、出力バッファ９９、および出力ピン１０１を含む。図１１のリーク検出回路Ｌ１〜Ｌ３から、同時にリーク電流検出結果Ｅ１〜Ｅ３が出力された場合には、レジスタ９５にリーク電流検出結果Ｅ１〜Ｅ３が一旦格納される。
【０１４３】
そして、セレクタ９７が、順次、選択して出力する。選択して出力されたリーク電流検出結果は出力バッファ９９および出力ピン１０１を介して外部に出力される。なお、出力ピン１０１は、リーク電流検出結果の出力のための専用のピンであってもよいし、半導体装置が通常動作時に使用しているピン（たとえば、読出データ出力ピンなど）であってもよい。
【０１４４】
図１４は、図１１のリーク検出回路Ｌ１〜Ｌ３から出力されるリーク電流の検出結果Ｅ１〜Ｅ３を外部に出力するための外部出力回路の他の例を示す概略ブロック図である。 図１４を参照して、外部出力回路は、レジスタ９５、出力バッファ１０３，１０５，１０７および出力ピン１０９，１１１，１１３を含む。図１１のリーク検出回路Ｌ１〜Ｌ３から出力されたリーク電流検出結果Ｅ１〜Ｅ３は、一旦レジスタ９５に格納される。そして、リーク電流検出結果Ｅ１〜Ｅ３は、対応する出力バッファ１０３〜１０７および対応する出力ピン１０９〜１１３を介して外部に同時に出力される。なお、出力ピン１０９〜１１３は、図１３の出力ピン１０１と同様である。
【０１４５】
図１５は、図１１のリーク検出回路Ｌ１〜Ｌ３から出力されるリーク電流検出結果Ｅ１〜Ｅ２を外部に出力するための外部出力回路のさらに他の例を示す概略ブロック図である。
【０１４６】
図１５を参照して、外部出力回路は、レジスタ９５、ＡＮＤ回路１０５、出力バッファ９９および出力ピン１０１を含む。図１５を参照して、図１１のリーク検出回路Ｌ１〜Ｌ３から出力されたリーク電流検出結果Ｅ１〜Ｅ３は、レジスタ９５に一旦格納される。そして、ＡＮＤ回路１０５によって、リーク電流検出結果Ｅ１〜Ｅ３の論理をとる。すなわち、リーク電流検出結果Ｅ１〜Ｅ３のうち、１つでも「Ｌ」レベルになっていると、ＡＮＤ回路１０５は、「Ｌ」レベルの信号を出力する。すなわち、リーク電流検出結果Ｅ１〜Ｅ３のうち１つが「Ｌ」レベルにあるということは、図１２の比較ノードＮＣが「Ｌ」レベルにあることになり、異常なリーク電流が発生していることになる。
【０１４７】
一方、リーク電流検出結果Ｅ１〜Ｅ３が、すべて「Ｈ」レベルにあるときは、ＡＮＤ回路１０５は、「Ｈ」レベルの信号を出力することになる。すなわち、リーク電流検出結果Ｅ１〜Ｅ３が、すべて「Ｈ」レベルにあるということは、図１２の比較ノードＮＣの電位が「Ｈ」レベルにあることになり、異常なリーク電流でないことを示す。ＡＮＤ回路１０５からの出力は、出力バッファ９９および出力ピン１０１を介して外部に出力される。なお出力ピン１０１については、図１３の出力ピン１０１と同様である。
【０１４８】
このように、図１５の外部出力回路では、リーク電流検出結果Ｅ１〜Ｅ３の論理をとって、基準電流ＩR を超えるリーク電流の有無を判断し、その判断結果を外部に出力する。
【０１４９】
以上のように、実施の形態６による半導体装置では、複数の内部回路ａ１〜ａ３に対応して複数のリーク検出回路Ｌ１〜Ｌ３を設けており、各内部回路のリーク電流を個々に検出することができる。すなわち、各内部回路による異常なリーク電流をチップ非破壊にて探究することができる。このため、異常なリーク電流が発生している内部回路の特定（不良の発生場所の特定）が可能となる。このことは、半導体装置の完成品の選別や不良解析に有効となる。
【０１５０】
さらに、リーク電流の測定を、複数の内部回路ａ１〜ａ３について、同時に行なうことができるので、試験時間の短縮化を図ることができる。
【０１５１】
さらに、図１３の外部出力回路を設けることにより、複数のリーク電流検出結果がある場合でも、出力ピンは１つでよく、リーク電流検出結果の数に応じて出力ピンが設けられている場合に比し、出力ピンの数を少なくすることができる。
【０１５２】
また、図１４の外部出力回路を設けた場合には、複数のリーク電流検出結果を同時に出力できるため、出力するための時間が少なくてすむ。
【０１５３】
また、図１５の外部出力回路を設けた場合には、図１３の外部出力回路を設けた場合と同様の効果を奏する。
【０１５４】
なお、第１のノードＮ１と各内部回路ａ１〜ａ３との間に、実施の形態１〜５と同様なスイッチを設けることにより、そのスイッチのオン／オフを実施の形態１〜５と同様に制御することもでき、この場合には、各リーク検出回路Ｌ１〜Ｌ３の活性／非活性が別々に制御できる。
【０１５５】
（実施の形態７）
図１１の半導体装置では、リーク検出回路Ｌ１〜Ｌ３を、内部回路ａ１〜ａ３と接地電位ＧＮＤを有する第２のノードＮ２との間に設けているのに対し、実施の形態７による半導体装置では、内部回路ａ１〜ａ３と電源電位ＶＣＣを有する第１のノードＮ１との間にリーク検出回路Ｌ１〜Ｌ３を設けている点で相違する。
【０１５６】
図１６は、実施の形態７による半導体装置を示す概略ブロック図である。
図１６を参照して、実施の形態７による半導体装置は、内部回路ａ１〜ａ３およびリーク検出回路Ｌ１〜Ｌ３を含む。なお、図１１と同様の部分については同一の参照符号を付し、その説明を適宜省略する。
【０１５７】
内部回路ａ１〜ａ３は、電源電位ＶＣＣを有する第１のノードＮ１と接地電位ＧＮＤを有する第２のノードＮ２との間に並列に接続される。そして、内部回路ａ１〜ａ３に対応して、内部回路ａ１〜ａ３と電源電位ＶＣＣを有する第１のノードＮ１との間にリーク検出回路Ｌ１〜Ｌ３が設けられる。
【０１５８】
図１７は、図１６のリーク検出回路Ｌ１〜Ｌ３の詳細を示す回路図である。
図１７を参照して、リーク検出回路は、基準電流発生回路１７、出力回路１９およびリーク電流取出回路２１を含む。基準電流発生回路１７は、定電流源７９およびカレントミラー回路を構成するＮＭＯＳトランジスタ８１，８３を含む。リーク電流取出回路２１は、ＰＭＯＳトランジスタ８９，９１、インバータ９３およびカレントミラー回路を構成するＰＭＯＳトランジスタ８５，８７を含む。
【０１５９】
ＰＭＯＳトランジスタ８５とＮＭＯＳトランジスタ８３とは、第１のノードＮ１と接地電位ＧＮＤを有するノードとの間に直列に接続される。出力回路１９の入力ノードは、比較ノードＮＣに接続される。ＰＭＯＳトランジスタ８７とＰＭＯＳトランジスタ８９とは、第１のノードＮ１と第３のノードＮ３との間に接続される。
【０１６０】
ＰＭＯＳトランジスタ９１は、第１のノードＮ１と第３のノードＮ３との間に接続される。ＰＭＯＳトランジスタ８９は、そのゲートに、インバータ９３を介して、テスト信号ＴＳを受ける。ＰＭＯＳトランジスタ９１は、そのゲートに、テスト信号ＴＳを受ける。なお、図１７のリーク検出回路が図１６のリーク検出回路Ｌ１とした場合は、図１６の第３のノードＮ３と図１７の第３のノードＮ３とが接続されることになる。
【０１６１】
リーク電流の検出を行なわない半導体装置の通常動作時には、テスト信号ＴＳが「Ｌ」レベルに設定され、ＰＭＯＳトランジスタ８９がオフし、ＰＭＯＳトランジスタ９１がオンになる。すなわち、電流はＰＭＯＳトランジスタ９１を介して流れることになる。
【０１６２】
半導体装置の待機時に、リーク電流を検出する際には、「Ｈ」レベルに、テスト信号ＴＳが設定され、ＰＭＯＳトランジスタ８９がオンになり、ＰＭＯＳトランジスタ９１がオフになる。すなわち、リーク電流ＩL1は、ＰＭＯＳトランジスタ８７を介して流れることになる。そして、ＰＭＯＳトランジスタ８５，８７はカレントミラー回路を構成するため、リーク電流ＩL1に応じた電流ＩL2を取出すことができる。
【０１６３】
一方、定電流７９からの定電流に応じた基準電流ＩR がＮＭＯＳトランジスタ８３を介して流れる。比較ノードＮＣにおいて、ＰＭＯＳトランジスタ８５のリーク電流に応じた電流ＩL2の供給能力とＮＭＯＳトランジスタ８３の基準電流ＩR の引抜き能力とを比較し、その比較結果を出力回路１９で増幅して、リーク電流検出結果Ｅとして出力する。すなわち、リーク電流に応じた電流ＩL2の値が基準電流ＩR の値よりも大きいときには、比較ノードＮＣの電位が「Ｈ」レベル側に振れることになり、リーク電流が大きいことを示す。リーク電流に応じた電流ＩL2の値が、基準電流ＩR より小さいときには、比較ノードＮＣの電位は「Ｌ」レベルになり、リーク電流が小さいことを示す。
【０１６４】
なお、検出すべきリーク電流の測定値、すなわち、異常なリーク電流か否かを判断するための基準となる電流の値（基準電流ＩR の値）は、定電流源７９からの定電流の大きさを変更することにより可変できる。ここで、定電流源７９はチップ内部に設けたが、基準電流ＩR の電流の大きさを決定する定電流は、外部から与えてもよい。
【０１６５】
以上のように、実施の形態７による半導体装置では、複数の内部回路ａ１〜ａ３に対応して複数のリーク検出回路Ｌ１〜Ｌ３を設けているため、各内部回路のリーク電流を検出することができる。すなわち、個々の内部回路による異常なリーク電流をチップ非破壊にて探究することができる。このため、異常なリーク電流を発生している内部回路（不良の発生場所）を特定することができる。このことは、半導体装置の完成品の選別や不良解析に有効となる。
【０１６６】
さらに、リーク電流の測定を複数の内部回路ａ１〜ａ３について、同時に行なうことができるので試験の時間の短縮化を図ることができる。
【０１６７】
また、リーク電流検出結果Ｅ１〜Ｅ３を外部に出力するための外部出力回路としては、図１３、図１４または図１５の外部出力回路を用いることができる。この場合にも、図１３、図１４または図１５それぞれの効果を有する。
【０１６８】
以上のことをまとめると、実施の形態７による半導体装置と実施の形態６による半導体装置とでは、リーク検出回路を接続する場所が電源電位ＶＣＣ側か、接地電位ＧＮＤ側かの違いだけであるため、実施の形態７による半導体装置は実施の形態６の半導体装置と同様の効果を奏する。
【０１６９】
（実施の形態８）
実施の形態８では、自らが備える個別回路たとえば、インバータ回路などにおけるリーク電流の検出ができる半導体装置について説明する。
【０１７０】
図１８は、本発明の実施の形態８による半導体装置の詳細を示す回路図である。図１８を参照して、実施の形態８による半導体装置は、内部回路１１７およびリーク検出回路１１９を含む。内部回路１１７は、ＰＭＯＳトランジスタ１２１およびＮＭＯＳトランジスタ１２３からなるインバータ回路である。リーク検出回路１１９は、ＰＭＯＳトランジスタ１２５，１２７，１２９および定電流源１３１を含む。
【０１７１】
カレントミラー回路を構成するＰＭＯＳトランジスタ１２７，１２９および定電流１３１は、基準電流発生回路を構成する。
【０１７２】
ＰＭＯＳトランジスタ１２５，１２１およびＮＭＯＳトランジスタ１２３は、第１のノードＮ１と第２のノードＮ２との間に直列に接続される。ＰＭＯＳトランジスタ１２７，１２９からなるカレントミラー回路からの基準電流ＩR が現れるノードＮＯ１は、ＰＭＯＳトランジスタ１２１とＮＭＯＳ１２３からなるインバータの出力ノードＮＯ２と接続される。すなわち、カレントミラー回路のスレーブとしてのＰＭＯＳトランジスタ１２７のドレイン（ノードＮＯ１）と、インバータ１１７の出力ノードＮＯ２とが接続されることになる。ＰＭＯＳトランジスタ１２５のゲートには、テスト信号ＴＳが入力される。
【０１７３】
このような構成は、半導体装置の待機時において、内部回路１１７としてのＣＭＯＳインバータのリーク電流を検出するためのものである。ここで、半導体装置の待機時には、内部回路１１７としてのインバータの入力が「Ｌ」レベルの状態になっている。
【０１７４】
ここで、内部回路１１７としてのインバータの入力は「Ｌ」レベルであるため、その出力は「Ｈ」レベルとなるが、ＮＭＯＳトランジスタ１２３にリーク電流が存在すると、そのインバータの出力は正確に「Ｈ」レベルとはならずに誤動作する可能性がある。このため、以下のようにしてリーク電流を検出する。
【０１７５】
テスト信号ＴＳを「Ｈ」レベルにして、通常の内部回路１１７としてのインバータへの電源電位ＶＣＣの供給経路を断つ。すなわち、「Ｈ」レベルのテスト信号ＴＳを入力して、ＰＭＯＳトランジスタ１２５をオフにする。そして、定電流源１３１からの定電流源でＰＭＯＳトランジスタ１２７，１２９からなるカレントミラー回路を駆動させ、ＰＭＯＳトランジスタ１２７に基準電流ＩR を発生させる。
ここで、基準電流ＩR が現れるノードＮＯ１において、ＮＭＯＳトランジスタ１２３の電流引抜き能力とＰＭＯＳトランジスタ１２７の基準電流ＩR の供給能力を比較する。ＮＭＯＳトランジスタ１２３にリーク電流があった場合には、基準電流ＩR が現れるノードＮＯ１からの出力レベルが変化する。すなわち、ＮＭＯＳトランジスタ１２３にリーク電流がない場合には、基準電流ＩR が現れるノードＮＯ１からは、基準電流ＩR そのものが出力されることになるが、ＮＭＯＳトランジスタ１２３にリーク電流があった場合には、基準電流ＩR が現れるノードＮＯ１からは、基準電流ＩR そのものより小さい電流が出力されることになる。
【０１７６】
また、ＮＭＯＳトランジスタ１２３からのリーク電流が、基準電流ＩR よりも大きければ、基準電流ＩR が現れるノードＮＯ１からの出力レベルは「Ｌ」レベルになる。ＮＭＯＳトランジスタ１２３からのリーク電流が基準電流ＩR よりも小さければ、基準電流ＩR が現れるノードＮＯ１からの出力レベルは「Ｈ」レベルになる。
【０１７７】
以上のように、実施の形態８による半導体装置では、内部回路（インバータ回路１１７）に対応して、リーク検出回路を設けているため、複数の内部回路が存在しても、各内部回路についてリーク電流を検出することができる。すなわち、各内部回路による異常なリーク電流をチップ非破壊にて探究でき、リーク電流の発生している回路（不良が発生している場所）を特定できる。このことは、半導体装置の完成品の選別や不良解析に有効となる。
【０１７８】
また、上述したと同様にして半導体装置の待機時において、内部回路１１７としてのインバータの入力が「Ｈ」レベルである場合にもリーク電流の検出が可能となる。この場合には、ＰＭＯＳトランジスタ１２５を、第１のノードＮ１と内部回路１１７との間に設ける代わりに、ＮＭＯＳトランジスタを第２のノードＮ２と内部回路１１７との間に設ける。そして、ＰＭＯＳトランジスタ１２７，１２９からなるカレントミラー回路の代わりに、２つのＮＭＯＳトランジスタからなるカレントミラー回路を設け、そのカレントミラー回路からの基準電流ＩR が現れるノードを、内部回路１１７としてのインバータの出力ノードＮＯ２に接続する。すなわち、カレントミラー回路のスレーブとしてのＮＭＯＳトランジスタのドレインと内部回路１１７としてのインバータの出力ノードＮＯ２とが接続されることになる。
【０１７９】
半導体装置の待機時においてリーク電流を測定する際には、第２のノードＮ２と内部回路１１７との間に設けたＮＭＯＳトランジスタをオフにする。そして、この場合には、ＰＭＯＳトランジスタ１２１の電流供給能力と、２つのＮＭＯＳトランジスタで構成されるカレントミラー回路の基準電流ＩR の引抜き能力とを比較することになる。
【０１８０】
このようにした場合でも、図１８と同様の効果を奏する。
（実施の形態９）
実施の形態９では、半導体装置、たとえば、ＤＲＡＭにおいて発生する異常リーク電流を検出するための回路構成について説明する。
【０１８１】
ＤＲＡＭにおいては、メモリセルのセルプレートとストレージノード１という電極の間の薄い酸化膜からなる誘電体膜に蓄積される電荷を蓄積情報として用いる。このとき、通常のＤＲＡＭは、セルプレートをビット線振幅の１／２の電位、電源電位または接地電位に設定する。ここで、もし、セルプレートとストレージノードとの間にショート箇所が存在すると、メモリセルのデータが破壊されるのみでなく、セルプレートからの電流流出が発生し、１／２ＶＣＣ発生回路が動作して、ＤＲＡＭの待機時の消費電流を増加させてしまう。また、この増加した電流は製品としての価値を損なうとともに、異常リーク電流探究の障害となる。実施の形態９はこのような問題点を解決するためになされたものである。
【０１８２】
図１９は、本発明の実施の形態９による半導体装置としてのＤＲＡＭを示す概略ブロック図である。
【０１８３】
図１９を参照して、実施の形態９によるＤＲＡＭは、１／２ＶＣＣ発生回路１３３、第１スイッチ１３５、セルプレート１３７、ストレージノード１３９、リーク検出回路１４７、電源１４９、第２スイッチ１５１およびＰ型ウェル（基板）１４５を含む。Ｐ型ウェル１４５は、Ｎ型拡散層１４１およびＰ型拡散層１４３を含む。
【０１８４】
１／２ＶＣＣ発生回路１３３は、第１スイッチ１３５を介してセルプレート１３７と接続される。セルプレート１３７にリーク検出回路１４７が接続される。電源１４９は、第２スイッチ１５１を介してＰ型拡散層１４３と接続されるる。
【０１８５】
ＤＲＡＭの待機時において、リーク電流を検出する際には、第１スイッチ１３５をオフにし、１／２ＶＣＣ発生回路１３３からセルプレート１３７に供給されるビット線振幅の１／２の電位を遮断する。こうすることで、セルプレート１３７とストレージノード１３９とのショートを原因とした１／２ＶＣＣ発生回路１３３の動作による電流の増加が防止でき、リーク電流検出の障害を除去することができる。
【０１８６】
こうして、第１スイッチ１３５により、１／２ＶＣＣ発生回路１３３からのパスを遮断した後、第２スイッチ１５１をオンにして電源１４９からのパスを作る。すなわち、電源１４９により、Ｐ型拡散層１４３に電源電位を与え、ストレージノード１３９からセルプレート１３７へ電流が流れるようにする。こうすることで、電源１４９からリーク検出回路１４７までの電流経路ができたことになる。
【０１８７】
次に、リーク電流を検出するためのリーク検出回路１４７を活性化させ、セルプレート１３７とストレージノード１３９との間のリーク電流を検出する。なお、リーク電流検出回路１４７としては、実施の形態６〜８で用いたリーク検出回路を用いることができる。さらに、リーク検出回路１４７では、実施の形態１〜５で説明したリーク電流の検出方法およびそのリーク電流の検出方法を実施するための回路を用いることもできる。
【０１８８】
以上のように、実施の形態９による半導体装置としてのＤＲＡＭでは、リーク電流を検出する際には、１／２ＶＣＣ発生回路１３３からの電圧の供給経路を第１スイッチ１３５により遮断する。このため、セルプレート１３７とストレージノード１３９との間のショートに基づく１／２ＶＣＣ発生回路１３３の動作を原因とした、セルプレート１３７への電流の増加を防止でき、異常なリーク電流探究の障害を除去できる。
【０１８９】
さらに、リーク電流の検出を希望する場所（セルプレート１３７）に直接リーク検出回路１４７を接続しているため、半導体装置全体の中から、不良の発生場所（異常なリーク電流の発生場所）を特定することができる。これにより、異常なリーク電流を示すチップに関しては検査段階で除去することができる。
【０１９０】
なお、上記した説明では、セルプレート１３７とストレージノード１３９とのリーク電流を計測したが、ワード線とセルプレートとの間のリーク電流も上記したと同様にして検出することができる。すなわち、ワード線とセルプレートとの間にリーク検出回路を配置する。さらに、セルプレートとビット線との間のリーク電流も上記したと同様に検出することができる。すなわち、メモリセルキャパシタを構成するセルプレートとビット線の位置する拡散層を介してその位置する基板（ウェル）との間にリーク検出回路を配置する。さらに、ワード線とビット線との間のリーク電流も上記したと同様にして検出することができる。これらの場合にも、図１９と同様の効果を奏する。
【０１９１】
（実施の形態１０）
図２０は、本発明の実施の形態１０による半導体装置としてのＤＲＡＭを示す概略ブロック図である。
【０１９２】
図２０を参照して、実施の形態１０によるＤＲＡＭは、ビット線１５３、電源１４９、スイッチ１５５、Ｐ型ウェル１４５およびリーク検出回路１４７を含む。Ｐ型ウェル１４５は、Ｎ型拡散層１４１を含む。
【０１９３】
図２０を参照して、ビット線１５３は、Ｎ型拡散層１４１に接続される。電源１４９は、スイッチ１５５を介してビット線１５３に接続される。リーク検出回路１４７は、Ｐ型ウェル１４５に接続される。
【０１９４】
ここで、リーク検出回路１４７は図１９のリーク検出回路１４７と同様である。また、電源１４９は、図１９の電源１４９に対応し、スイッチ１５５は、図１９の第２スイッチ１５１に対応する。
【０１９５】
ＤＲＡＭの待機時に、リーク電流を測定する際には、スイッチ１５５をオンにし、電源１４９からの電源電位をビット線１５３に供給する。そして、電源１４９からリーク検出回路１４７までの電流経路を作る。このようにした後リーク電流検出回路１４７にてビット線１５３とＮ型拡散層１４１との間のリーク電流を測定する。また、この場合には、ビット線１５３に供給される、電源電位ＶＣＣの１／２の電位の供給を、停止して測定することもできるし、１／２ＶＣＣの電位の供給を停止しなくてもよい。また、スイッチ１５５をオフの状態で、ビット線１５３に１／２ＶＣＣの電位を供給したままでもリーク電流を検出できる。
【０１９６】
以上のように、実施の形態１０における半導体装置としてのＤＲＡＭでは、希望する場所（ビット線１５３とＮ型拡散層１４１との間）のリーク電流を検出することができるため、半導体装置全体の中から、異常なリーク電流を発生している場所（不良の発生場所）を特定することができる。
【０１９７】
さらに、図２０では、ビット線１５３とＮ型拡散１４１との間のリーク電流を検出したが、上述したと同様にして、昇圧電源線とＮ型拡散層１４１との間のリーク電流を検出することもできる。すなわち、図２０のビット線１５３の代わりに、昇圧電源線を用いて、上記したと同様にして、リーク検出回路１４７によりリーク電流を検出する。
【０１９８】
（実施の形態１１）
実施の形態１１の半導体装置としてのＤＲＡＭにおいては、複数のメモリセルを有するメモリアレイを複数のサブメモリアレイに分割する。そして、複数のサブメモリアレイに対応して複数のリーク検出回路を設け、複数のリーク検出回路をサブメモリアレイごとに制御できるようにしたものである。たとえば、図１９のような回路構成をチップ上に展開し、複数のサブメモリアレイで制御するような場合である。
【０１９９】
図２１は、実施の形態１１による半導体装置としてのＤＲＡＭを示す概略ブロック図である。
【０２００】
図２１を参照して、実施の形態１１による半導体装置（ＤＲＡＭ）１は、サブメモリアレイＭ１〜Ｍ４、リーク検出回路Ｌ１〜Ｌ４、活性／非活性制御回路１６１、出力制御回路１６３、スイッチ１５９および１／２ＶＣＣ発生回路１５７を含む。
【０２０１】
リーク電流を検出しない時には、スイッチ１５９はオンとなり、１／２ＶＣＣ発生回路１５７から、ビット線振幅の１／２の電位がサブメモリアレイＭ１〜Ｍ４に供給される。
【０２０２】
リーク電流を検出する際には、スイッチ１５９をオフにし、１／２ＶＣＣ発生回路１５７からの電圧供給経路を遮断する。このスイッチ１５９は、リーク電流検出モードに入ることを示すテスト信号ＴＳに応じてオフにされる。
【０２０３】
活性／非活性制御回路１６１は、テスト信号ＴＳにより、デコード動作を開始する。すなわち、活性／非活性制御回路１６１は、リーク検出回路Ｌ１〜Ｌ４の活性／非活性に関する情報を有するテストビット信号Ｔ１〜Ｔ３をデコードし、リーク検出回路Ｌ１〜Ｌ４を活性化または非活性化させる信号を出力する。そして活性／非活性制御回路１６１からの信号に基づきリーク検出回路Ｌ１〜Ｌ４が個別に活性化または非活性化される。
【０２０４】
リーク検出回路Ｌ１〜Ｌ４における検出結果は出力制御回路１６３により外部へ出力される。
【０２０５】
ここで、リーク検出回路Ｌ１〜Ｌ４は、図１９のリーク検出回路１４７を用いることができる。また、出力制御回路１６３は、図１３，図１４または図１５の外部出力回路を用いることができる。活性／非活性制御回路１６１は、図４または図５の制御回路を用いることができる。すなわち、活性／非活性制御回路１６１は、図３の制御回路５と同様である。
【０２０６】
テスト信号ＴＳおよびテストビット信号Ｔ１〜Ｔ３を用いて活性／非活性制御回路１６１によりリーク検出回路Ｌ１〜Ｌ４を選択する方法は、実施の形態２で、テスト信号ＴＳおよびテストビット信号Ｔ１〜Ｔ３を用いて制御回路５によりスイッチＳ１〜Ｓ５のオン／オフを制御した場合と同様である。
【０２０７】
以上のように、実施の形態１１による半導体装置としてのＤＲＡＭでは、複数のサブメモリアレイＭ１〜Ｍ４に対応して複数のリーク検出回路Ｌ１〜Ｌ４が設けられており、個々のサブメモリアレイのリーク電流を検出することができる。このため、どのサブメモリアレイにおいて異常なリーク電流が発生しているかが非破壊で判別可能なため、異常電流の解析が容易になる。すなわち、複数のサブメモリアレイの中から異常なリーク電流を発生しているサブメモリアレイを特定できる。
【０２０８】
また、実施の形態１１によるＤＲＡＭでは、４つのサブメモリアレイＭ１〜Ｍ４のリーク電流を同時に検出することもできるし、別々に検出するともできる。そして、図２１においては、メモリアレイを４つのサブメモリアレイに分割しているが、この分割数はいくつでもかまわない。
【図面の簡単な説明】
【図１】 本発明の実施の形態１による半導体装置を示す概略ブロック図である。
【図２】 図１の半導体装置のリーク電流を測定する方法を説明するための図である。
【図３】 本発明の実施の形態２による半導体装置を示す概略ブロック図である。
【図４】 図３の制御回路の詳細を示す回路図の一例である。
【図５】 図３の制御回路５の詳細を示す回路図の他の例である。
【図６】 本発明の実施の形態２の変更例による半導体装置の動作を説明するためのタイミング図である。
【図７】 本発明の実施の形態２の変更例による半導体装置において、アドレスピンから入力されるテストビットを制御回路に伝達するための回路を示す概略ブロック図である。
【図８】 本発明の実施の形態３による半導体装置を示す概略ブロック図である。
【図９】 本発明の実施の形態４による半導体装置を示す概略ブロック図である。
【図１０】 本発明の実施の形態５による半導体装置を示す概略ブロック図である。
【図１１】 本発明の実施の形態６による半導体装置を示す概略ブロック図である。
【図１２】 図１１のリーク検出回路の詳細を示す回路図である。
【図１３】 図１１のリーク電流検出結果を出力するための外部出力回路を示す概略ブロック図である。
【図１４】 図１１のリーク電流検出結果を外部に出力するための他の外部出力回路を示す概略ブロック図である。
【図１５】 図１１のリーク電流検出結果を外部に出力するためのさらに他の外部出力回路を示す概略ブロック図である。
【図１６】 本発明の実施の形態７による半導体装置を示す概略ブロック図である。
【図１７】 図１６のリーク検出回路の詳細を示す回路図である。
【図１８】 本発明の実施の形態８による半導体装置を示す概略ブロック図である。
【図１９】 本発明の実施の形態９による半導体装置（ＤＲＡＭ）を示す概略ブロック図である。
【図２０】 本発明の実施の形態１０による半導体装置（ＤＲＡＭ）を示す概略ブロック図である。
【図２１】 本発明の実施の形態１１による半導体装置（ＤＲＡＭ）を示す概略ブロック図である。
【図２２】 従来の半導体装置を示す概略ブロック図である。
【符号の説明】
１ 半導体装置、３ テスタ、５ 制御回路、７〜１１，７７，９３ インバータ、１３ アドレスバッファ、１５ マルチプレクサ、１７ 基準電流発生回路、１９ 出力回路、２１ リーク電流取出回路、２３，２５，３３〜３７，６１，６３，６７，６９，８５〜９１，１２１，１２５〜１２９ ＰＭＯＳトランジスタ、２７〜３１，３９〜４３，４９〜５９，７１〜７６，８１，８３，１２３ ＮＭＯＳトランジスタ、４７ テスト対象回路、６５ 抵抗素子、７９，１３１ 定電流源、９５ レジスタ、９７ セレクタ、９９，１０３〜１０７ 出力バッファ、１０１，１０９〜１１３ 出力ピン、１１５ ＡＮＤ回路、１１７内部回路、１１９，１４７ リーク検出回路、１３３，１５７ １／２ＶＣＣ発生回路、１３５ 第１スイッチ、１３７ セルプレート、１３９ ストレージノード、１４１ Ｎ型拡散層、１４３ Ｐ型拡散層、１４５ Ｐ型ウェル（基板）、１４９ 電源、１５１ 第２スイッチ、１５３ ビット線、１５５，１５９スイッチ、１６１ 活性／非活性制御回路、１６３ 出力制御回路、Ｓ１〜Ｓ５ スイッチ、Ｐ１〜Ｐ５ スイッチ制御ピン、ａ１〜ａ５ 内部回路、Ａ０〜Ａ３アドレスピン、ＡＮ１〜ＡＮ５，ＢＮ１〜ＢＮ５ ＡＮＤ回路、ＩＮ１〜ＩＮ５ インバータ、Ｌ１〜Ｌ４ リーク検出回路、Ｍ１〜Ｍ４ サブメモリアレイ、ＴＳ テストパッド、Ｔ１〜Ｔ３ ビットパッド。
【発明の属する技術分野】
この発明は、半導体装置、特に、内部回路の電流消費状態（リーク電流）をモニタする必要のある半導体装置に関する。
【０００２】
【従来の技術】
図２２は、従来の半導体装置（ＰＬＬ回路）を示す概略ブロック図である。
【０００３】
図２２を参照して、従来の半導体装置１は、複数の内部回路ａ１〜ａ５、電源電圧ＶＣＣを供給するためのＶＣＣピンおよび接地電位ＧＮＤを供給するためのＧＮＤピンを含む。内部回路ａ１〜ａ５は、ＶＣＣピンとＧＮＤピンから動作電圧の供給を受けている。内部回路ａ１〜ａ５は、主に、半導体装置１の動作制御を司る回路であり、ＣＭＯＳで構成されるロジックや、アナログ回路などである。
【０００４】
通常、このような半導体装置１の消費電流（リーク電流）、特に、待機時の消費電流（リーク電流）を測定しようとした場合、半導体装置１の外部のテスタ３により、ＶＣＣピンとＧＮＤピンとの間に流れる電流を測定することで消費電流（リーク電流）を検出する。
【０００５】
【発明が解決しようとする課題】
このような従来の半導体装置１では、測定可能な消費電流（リーク電流）は内部回路ａ１〜ａ５全体での消費電流（リーク電流）が測定されることであり、内部回路ａ１〜ａ５のうちどの部分で電流が消費されているかの検出が困難である。すなわち、チップ内部全体の消費電流（リーク電流）しか測定できないため、電流のリーク箇所の探究が困難であるという問題点があった。
【０００６】
さらに、このことに加えて、半導体装置、特に、半導体メモリはその集積度の向上とともにチップ面積が大きくなる傾向にあり、また、動作機能が向上することにより内部回路の規模も大きくなっている。このために、チップが異常な過大電流を示したときに、そのリーク場所を探究する際に時間がかかり、効率が落ちるという問題点があった。
【０００７】
この発明は、以上のような問題点を解決するためになされたもので、チップを破壊することなく、各内部回路に基づく異常なリーク電流を検出することのできる半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この発明の第１の発明に係る半導体装置は、情報を記憶するためのメモリセルを複数有するメモリセルアレイを備え、そのメモリセルを指定するためのアドレスが外部から入力される半導体装置であって、アドレスを受ける複数のアドレスピンと、第１のノードと第２のノードとの間に、並列に設けられる複数の内部回路と、複数の内部回路に対応して設けられ、第１のノードと第２のノードとの間の対応する内部回路を介する電流経路を遮断するための複数のスイッチング手段と、複数のアドレスピンのうちの所定数のアドレスピンから入力される所定数のビット数を有するビット信号に基づき複数のスイッチング手段のオン／オフを制御する制御手段とを備えている。
【０００９】
この第１の発明に係る半導体装置では、第１のノードと第２のノードとの間の電流経路を遮断することなく、すべての内部回路についてのリーク電流を測定する。次に、複数の内部回路のうち、リーク電流の検出を希望する内部回路の電流経路を、ビット信号に基づき、対応するスイッチング手段により遮断する。そして、電流経路が遮断された内部回路以外の内部回路のリーク電流を測定する。内部回路全体のリーク電流の値から、電流経路が遮断された内部回路以外の内部回路のリーク電流を除いたものが電流経路が遮断された内部回路のリーク電流になる。
【００１０】
このように、第１の発明に係る半導体装置では、複数のスイッチング手段のオン／オフを制御することにより、複数の内部回路のうちの各内部回路について、非破壊でリーク電流の検出ができる。このことは、半導体装置の選別や不良解析に有効になる。
【００１１】
さらに、第１の発明に係る半導体装置では、アドレスピンからビット信号を入力しているため、ビット信号を入力するための専用のピンを設ける必要がなく、半導体装置のピン数の増加を防止できる。
【００１２】
さらに、第１の発明に係る半導体装置では、ビット信号に基づいて、スイッチング手段のオン／オフを制御しているため、ビット信号が入力されるアドレスピンの数（ビット数）より多いスイッチング手段を制御でき、スイッチング手段を制御するためのピン数の増加を防止できる。
【００１３】
この発明の第２の発明に係る半導体装置は、外部からの複数の制御信号により、その動作が制御される半導体装置であって、複数の制御信号を受ける複数の制御ピンと、第１のノードと第２のノードとの間に並列に設けられる複数の内部回路と、複数の内部回路に対応して設けられ、第１のノードと第２のノードとの間の対応する内部回路を介する電流経路を遮断するための複数のスイッチング手段と、複数の制御ピンのうちの所定数の制御ピンから入力される所定数のビット数を有するビット信号に基づき、複数のスイッチング手段のオン／オフを制御する制御手段とを備える。
【００１４】
この第２の発明に係る半導体装置では、第１のノードと第２のノードとの間の電流経路を遮断せずに、内部回路全体のリーク電流を測定する。次に、複数の内部回路のうち、リーク電流の検出を希望する内部回路の電流経路を、ビット信号に基づき、対応するスイッチング手段により遮断する。そして、電流経路が遮断された内部回路以外の内部回路のリーク電流を測定する。内部回路全体のリーク電流の値から、電流経路が遮断された内部回路以外の内部回路のリーク電流を除いたものが、電流経路が遮断された内部回路のリーク電流になる。
【００１５】
このように第２の発明に係る半導体装置では、複数の内部回路に対応して設けられた複数のスイッチング手段のオン／オフを制御することにより、複数の内部回路のうちの各内部回路について、非破壊でリーク電流の検出ができる。このことは、半導体装置の選別や不良解析に有効になる。
【００１６】
さらに、この発明の第２の発明に係る半導体装置では、制御ピンからビット信号を入力しているため、ビット信号を入力するための専用ピンを設ける必要がなく、ピン数の増加を防止できる。
【００１７】
さらに、この発明の第２の発明に係る半導体装置では、ビット信号によりスイッチング手段のオン／オフを制御しているため、ビット信号が入力される制御ピンの数（ビット数）より多いスイッチング手段の制御が可能となり、スイッチング手段を制御するためのピン数の増加を防止できる。
【００１８】
この発明の第３の発明に係る半導体装置は、第１のノードと第２のノードとの間に並列に設けられる複数の内部回路と、複数の内部回路に対応して設けられ、複数のスイッチング信号に応じて、第１のノードと第２のノードとの間の対応する内部回路を介する電流経路を遮断する複数のスイッチング手段と、待機時に第２のノードに流れる、遮断されていない電流経路のリーク電流に応じた電流を取出すためのリーク電流取出手段と、リーク電流に応じた電流と比較するための基準電流を発生する基準電流発生手段と、リーク電流に応じた電流と基準電流とを比較ノードにおいて比較し、その比較結果をリーク電流の検出結果として出力する出力手段とを備えている。
【００１９】
この第３の発明に係る半導体装置では、複数の内部回路のうち、リーク電流の検出を希望する内部回路以外の内部回路の電流経路を、対応するスイッチング手段により遮断する。このため、第２のノードには、リーク電流の検出を望む内部回路に基づくリーク電流が流れ込むことになる。この第２のノードに流れ込んだリーク電流に応じた電流と基準電流とを比較して、基準電流よりもリーク電流の方が大きいときには、電流経路の遮断されていない内部回路に基づくリーク電流が異常ということになる。また、基準電流とリーク電流とが同じ大きさのときには、その基準電流の大きさがリーク電流の大きさということになる。
【００２０】
このように、第３の発明に係る半導体装置では、対応するスイッチング手段により、リーク電流の検出を希望する内部回路を選択できるため、複数の内部回路のうちの各内部回路について、非破壊でリーク電流の検出ができる。このことは、半導体装置の選別や不良解析に有効になる。
【００２１】
この発明の第４の発明に係る半導体装置は、第１のノードと第２のノードとの間に並列に設けられる複数の内部回路と、複数の内部回路に対応して設けられる複数のリーク検出手段とを備え、各リーク検出手段は、待機時において、対応する内部回路のリーク電流を検出する。
【００２２】
この第４の発明に係る半導体装置では、複数の内部回路に対応して複数のリーク検出手段が設けられているため、各内部回路について、非破壊でリーク電流の検出ができる。このことは、半導体装置の完成品の選別や不良解析に有効である。
【００２３】
さらに、第４の発明に係る半導体装置では、複数の内部回路に対応して複数のリーク検出手段が設けられているため、複数の内部回路に対して、リーク電流の測定を同時に行なうことができ、試験時間の短縮化を図ることができる。
【００２４】
第４の発明に係る半導体装置は、好ましくは、複数の内部回路に対応して設けられ、複数のスイッチング信号に応じて、第１のノードと第２のノードとの間の対応する内部回路を介する電流経路を遮断する複数のスイッチング手段をさらに備えることもできる。
【００２５】
この場合には、複数の内部回路について同時にリーク電流を測定することもできるし、各内部回路について別々にリーク電流を測定することもできる。
【００２６】
第４の発明に係る半導体装置は、好ましくは、複数のリーク検出手段からの複数の検出結果を保持する保持手段と、保持手段に保持された複数の検出結果を選択して、外部に順次出力する外部出力手段をさらに備えることもできる。
【００２７】
この場合には、検出結果を出力するためのピンを１つ設ければよく、内部回路の数に対応して検出結果を出力するためのピンを複数設ける場合に比し、出力ピンを少なくすることができる。
【００２８】
第４の発明に係る半導体装置は、好ましくは、複数のリーク検出手段からの複数の検出結果を保持する保持手段と、保持手段に保持された複数の検出結果を同時に外部に出力する外部出力手段とをさらに備えることもできる。
【００２９】
この場合には、複数の内部回路について、検出結果を、順次出力する場合に比べ、検出結果を出力する時間を少なくすることができる。
【００３０】
さらに好ましくは、外部出力手段は、リーク電流検出モードでない動作モードで使用するピンから検出結果を外部に出力することもできる。
【００３１】
この場合には、検出結果を、リーク電流検出モードでない動作モードで使用するピンから出力できるため、検出結果を出力するための専用のピンを設ける必要がなく、半導体装置全体のピンの数を少なくすることができる。
【００３２】
この発明の第５の発明に係る半導体装置は、内部電源電圧を供給する内部電源電圧供給線と、内部電源電圧の供給を受ける内部電源電圧供給対象部と、内部電源電圧供給対象部に接続され、待機時において、内部電源電圧供給対象部を介して流れるリーク電流を検出するためのリーク検出手段とを備える。
【００３３】
このように、第５の発明に係る半導体装置では、内部電源電圧供給対象部に対応してリーク検出手段が設けられているため、内部電源電圧供給対象部自体のリーク電流を検出でき、半導体装置全体の中からリーク電流の発生箇所を特定することができる。
【００３４】
この発明の第６の発明に係る半導体装置では、第１のノードと第２のノードとの間に設けられる内部回路と、半導体装置の待機時において、内部回路のリーク電流を検出するリーク検出手段とを備え、リーク検出手段は、第２のノードと内部回路との間のリーク電流を検出する際に、第１のノードと内部回路との間の電流経路を遮断する遮断手段と、基準電流を発生し、その基準電流が現れるノードが第２のノードと内部回路との間の電流経路に接続される基準電流発生手段とを含み、リーク検出手段は、基準電流が現れるノードからの出力に基づき、リーク電流を検出する。
【００３５】
この第６の発明に係る半導体装置では、リーク電流の検出を希望する経路（第２のノードと内部回路との間の電流経路）でない他の経路（第１のノードと内部回路との間の電流経路）を遮断する。そして、基準電流が現れるノードからの出力に基づき、リーク電流を検出する。ここで、第２のノードが接地電位を有し、第１のノードが所定の電位を有するノードであるとする。接地電位を有する第２のノードと内部回路との間の電流経路にリークがある場合は、基準電流発生手段の基準電流は接地電位を有する第２のノードに流れることになる。このため、基準電流が現れるノードからは、基準電流発生手段が発生する基準電流よりも小さい電流が出力されることになる。第１のノードと内部回路との間にリークがない場合には基準電流が現れる出力ノードからは、基準電流が出力されることになる。
【００３６】
このように、第６の発明に係る半導体装置では、リーク電流の検出を希望する内部回路に対応して、リーク検出手段を設けて、リーク電流を検出するため、半導体装置全体の中で、どの内部回路でリークが発生しているかを特定できる。
【００３７】
この発明の第７の発明に係る半導体装置では、内部電源電圧を発生する内部電源電圧発生手段と、内部電源電圧の供給を受ける内部電源電圧供給対象部と、内部電源電圧供給対象部に接続され、待機時に、リーク電流を検出するためのリーク検出手段とを備える。
【００３８】
この第７の発明に係る半導体装置では、リーク電流の検出を希望する内部電源電圧供給対象部にリーク検出手段が接続されており、半導体装置のどの部分でリークが発生しているかを特定できる。
【００３９】
好ましくは、内部電源電圧発生手段と、内部電源電圧供給対象部との間に設けられるスイッチング手段をさらに備えることもできる。このスイッチング手段は、リーク電流検出モードに入るときは、オフになり、内部電源電圧発生手段と内部電源電圧供給対象部との電圧供給経路を遮断する。
【００４０】
この場合には、リーク電流の発生に基づく内部電源電圧発生手段の動作による電流の増加を防止でき、リーク電流検出の障害を除去できる。
【００４１】
この発明の第８の発明に係る半導体装置は、内部電源電圧を供給するための内部電源電圧供給線と、内部電源電圧の供給を受ける内部電源電圧供給対象部と、内部電源電圧供給対象部に接続される半導体基板と、半導体基板に接続され、内部電源電圧供給対象部と半導体基板との間に流れるリーク電流を検出するリーク検出手段とを備えている。
【００４２】
この第８の発明に係る半導体装置では、リーク電流の検出を希望する要素間（内部電源電圧供給対象部と半導体基板との間）に対応して、リーク検出手段を設けているため、半導体装置のどの要素間でリークが発生しているかを特定できる。
【００４３】
この発明の第９の発明に係る半導体装置は、リーク電流の検出の対象となる複数のリーク電流検出対象回路と、複数のリーク電流検出対象回路に対応して設けられ、対応したリーク電流検出対象回路のリーク電流の検出を行なう複数のリーク検出手段とを備えている。
【００４４】
この第９の発明に係る半導体装置では、複数のリーク電流検出対象回路に対応して複数のリーク検出手段を設けているため、各リーク電流検出対象回路のリーク電流の検出ができ、どのリーク電流検出対象回路でリークが発生しているかを非破壊で特定できる。
【００４５】
好ましくは、リーク電流を検出するときに、リーク電流検出対象回路への内部電源電圧の供給経路を遮断するスイッチング手段をさらに備えることもできる。
【００４６】
この場合には、リーク電流の発生に基づく、内部電源電圧を発生する内部電源電圧発生手段の動作による電流の増加を防止でき、リーク電流検出の障害を除去できる。
【００４７】
【発明の実施の形態】
以下、本発明による半導体装置について図面を参照しながら説明する。
【００４８】
（実施の形態１）
図１は、本発明の実施の形態１による半導体装置を示す概略ブロック図である。
【００４９】
図１を参照して、実施の形態１による半導体装置１は、内部回路ａ１〜ａ５、スイッチＳ１〜Ｓ５、スイッチ制御ピンＰ１〜Ｐ５、ＶＣＣピンおよびＧＮＤピンを備える。
【００５０】
内部回路ａ１〜ａ５は、電源電位ＶＣＣを有する第１のノードＮ１と接地電位ＧＮＤを有する第２のノードＮ２との間に、スイッチＳ１〜Ｓ５を介して接続される。スイッチＳ１〜Ｓ５は、ＰＭＯＳトランジスタである。スイッチＳ１のゲートは対応するスイッチ制御ピンＰ１に接続され、そのオン／オフはスイッチ制御ピンＰ１からのスイッチ信号により制御される。なお、他のスイッチＳ２〜Ｓ５についても同様である。
【００５１】
半導体装置１の待機時のリーク電流を測定することを考える。まず、スイッチＳ１〜Ｓ５をすべてオンにして、内部回路ａ１〜ａ５全体のリーク電流をテスタ３で測定する。次に、内部回路ａ１〜ａ５を順次オフにしていき、リーク電流値をテスタ３にて測定する。詳しく説明する。
【００５２】
図２は、図１の半導体装置１のリーク電流を測定する方法を説明するための図である。
【００５３】
図１および図２を参照して、スイッチＳ１〜Ｓ５をすべてオンにしているときの全体のリーク電流は矢印ＲＡで示される値になる。内部回路ａ１に対応するＳ１のスイッチをオフにすると、トータルのリーク電流ＲＡから内部回路ａ１のリーク電流（矢印Ｒａ１で示す部分）を差し引いたリーク電流（矢印Ｒｂ１で示す部分）がテスタ３にて測定される。
【００５４】
次に、内部回路ａ１に対応すスイッチＳ１をオンにして、内部回路ａ２に対応するスイッチＳ２をオフにするとトータルのリーク電流ＲＡから内部回路ｂ１のリーク電流（矢印Ｒａ２で示す部分）を差し引いたリーク電流（矢印Ｒｂ２で示す部分）が、テスタ３にて測定される。
【００５５】
同様に、スイッチＳ３〜Ｓ５のオン／オフを繰り返せば、トータルのリーク電流ＲＡから、各内部回路ａ１〜ａ５のリーク電流を差し引いたリーク電流（Ｒｂ１〜Ｒｂ５）を観測することができる。このため、トータルのリーク電流ＲＡから、内部回路ａ１〜ａ５のうちの１つの内部回路に対応するスイッチをオフにしたときのリーク電流を差し引くことで、そのオフにしたスイッチに対応する内部回路のリーク電流が検出できる。
【００５６】
このようにして検出した各内部回路ａ１〜ａ５のリーク電流の値を、本来起こるべきリーク電流値（異常と判断されないリーク電流値）と比較すれば、どの内部回路ａ１〜ａ５が異常なリーク電流を有しているかが判明する。
【００５７】
以上のように、実施の形態１による半導体装置では、複数の内部回路ａ１〜ａ５に対応して複数のスイッチＳ１〜Ｓ５を設け、個々にそのオン／オフを制御できる。このため、トータルのリーク電流ＲＡと、内部回路ａ１〜ａ５のうちの１つの内部回路をオフにしたときのリーク電流とをテスタ３にて計測できるため、その差からそのオフにした内部回路のリーク電流を検出できる。このため、各内部回路による異常なリーク電流をチップ非破壊にて探究することができる。このことは、半導体装置の完成品の選別や不良解析に有効となる。
【００５８】
なお、図１においては、スイッチＳ１〜Ｓ５を電源線側（ＶＣＣ線側）に挿入したが、接地線側（ＧＮＤ線側）に挿入してもよい。また、各内部回路ａ１〜ａ５中のさらに細かい部分（回路の途中）にスイッチＳ１〜Ｓ５を設けてもよい。
【００５９】
ここで、上述した内部回路ａ１〜ａ５は電源電位ＶＣＣを供給するＶＣＣピンと接地電位ＧＮＤを供給するＧＮＤピンから動作電圧の供給を受けている。内部回路ａ１〜ａ５は、主に、半導体装置１の動作制御を司る回路である。たとえば、ＣＭＯＳで構成されるロジックや、アナログ回路などが含まれる。
【００６０】
（実施の形態２）
図３は、本発明の実施の形態２による半導体装置を示す概略ブロック図である。
【００６１】
図３を参照して、実施の形態２による半導体装置１は、内部回路ａ１〜ａ５、スイッチＳ１〜Ｓ５、制御回路５、テストパッド（後述するテスト信号ＴＳを受けるパッド）ＴＳ、ビットパッド（後述するテストビットを受けるパッド）Ｔ１〜Ｔ３、ＶＣＣピンおよびＧＮＤピンを含む。なお、図１と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【００６２】
図３を参照して、各内部回路ａ１〜ａ５とＶＣＣピンより供給される電源線とがＰＭＯＳトランジスタで構成されたスイッチＳ１〜Ｓ５を介して接続されている点は、図１の半導体装置１と同様である。また、スイッチＳ１〜Ｓ５のゲートノードが個別に制御されるようになっている点も図１の半導体装置１と同様である。
【００６３】
図１の半導体装置１では、スイッチＳ１〜Ｓ５のゲートが、外部からスイッチ制御ピンＰ１〜Ｐ５を介して入力されるスイッチ信号により制御されているのに対し、実施の形態２による半導体装置１では、外部よりテストパッドＴＳを介して入力されるテスト信号ＴＳと、外部より３つのビットパッドＴ１〜Ｔ３を介して入力される３つのテストビットＴ１〜Ｔ３（以下、３つのテストビットＴ１〜Ｔ３を、１組として、「テストビット信号」と呼ぶ場合もある）により制御される点で相違する。以下、詳細に説明する。
【００６４】
テスト信号ＴＳとは、リーク電流測定モードに入るための信号である。すなわち、各内部回路ａ１〜ａ５のリーク電流を測定するときに、入力されるテストビット信号Ｔ１〜Ｔ１が示す情報（どのスイッチＳ１〜Ｓ５を選択するかを表わす情報）を変換してスイッチＳ１〜Ｓ５に信号として伝達できるように、制御回路５の機能を活性化する信号である。制御回路５は、このようなテスト信号ＴＳを受けて、入力されるテストビット信号Ｔ１〜Ｔ３の情報に基づき、スイッチＳ１〜Ｓ５のうち、１個のスイッチをオフにするような信号を発生する。
【００６５】
図３の半導体装置１では、スイッチＳ１〜Ｓ５が５個配置されているため、このスイッチＳ１〜Ｓ５のオン／オフを制御するために必要なテストビット信号Ｔ１〜Ｔ３は３ビットでよい。ここで、一般的に、テストビット信号のビット数ＢＮとスイッチの数との関係は次式で表わされる。
【００６６】
２BN≧スイッチ数
すなわち、３ビットのテストビット信号で、最大８つのスイッチのオン／オフを制御することができる。なお、各内部回路のリーク電流の測定方法については実施の形態１（図１）と同様である。
【００６７】
図４は、制御回路（デコード回路）５の詳細を示す回路図の一例である。
図４を参照して、制御回路５は、インバータ７〜１１およびＡＮＤ回路ＡＮ１〜ＡＮ５を含む。内部回路ａ１〜ａ５全体のリーク電流を測定するときには、「Ｌ」レベルのテスト信号ＴＳが入力される。これにより、ＡＮＤ回路ＡＮ１〜ＡＮ５からは、「Ｌ」レベルのスイッチ信号Ｄａ１〜Ｄａ５が出力される。
【００６８】
スイッチＳ１〜Ｓ５は、この「Ｌ」レベルのスイッチ信号Ｄａ１〜Ｄａ５を受け、すべてオンになる。なお、スイッチ信号Ｄａ１は、スイッチＳ１に、スイッチ信号Ｄａ２はスイッチＳ２に、スイッチ信号Ｄａ３はスイッチＳ２に、スイッチ信号Ｄａ４はスイッチＳ４に、スイッチ信号Ｄａ５はスイッチＳ５に入力される。
【００６９】
各内部回路におけるリーク電流を検出しようとするときには、「Ｈ」レベルのテスト信号ＴＳをＡＮＤ回路ＡＮ１〜ＡＮ５に入力にする。そして、リーク電流の検出を希望する内部回路に対応するスイッチをオフにするようなテストビット信号Ｔ１〜Ｔ３を入力する。たとえば、内部回路ａ５に対応するスイッチＳ５をオフにしたいときには、Ｔ１＝１、Ｔ２＝１、Ｔ３＝０のテストビット信号を入力する。そうすると、「Ｈ」レベルのスイッチ信号ＤＡ５が出力され、スイッチＳ５がオフになる。
【００７０】
なお、ここまでは、複数の内部回路の全体のリーク電流と、リーク電流の検出を希望する内部回路以外の内部回路のリーク電流とを測定し、その差を求めることにより、リーク電流の検出を希望する内部回路のリーク電流を測定していた。しかし、図３において、リーク電流の検出を希望する内部回路に対応するスイッチのみをオンにし、他の内部回路に対応するスイッチをすべてオフにすることにより、リーク電流の検出を希望する内部回路のリーク電流を測定できる。この場合の制御回路５について詳しく説明する。
【００７１】
図５は、図３の制御回路５の詳細を示す回路図の他の例である。図５を参照して、制御回路５は、インバータ７〜１１，ＩＮ１〜ＩＮ５およびＡＮＤ回路ＡＮ１〜ＡＮ５，ＢＮ１〜ＢＮ５を含む。
【００７２】
図４の制御回路ではスイッチ信号で選択されるスイッチ以外のスイッチがオン状態になるのに対して、図５の制御回路では、スイッチ信号で選択されるスイッチのみがオン状態になるものである。すなわち、各内部回路のリーク電流を検出しようとするときには、「Ｈ」レベルのテスト信号ＴＳを入力するとともに、リーク電流の検出を希望する内部回路に対応するスイッチがオンになるようなテストビット信号Ｔ１〜Ｔ３を入力する。なお、スイッチ信号Ｄａ１〜Ｄａ５は、図４の場合と同様に、それぞれスイッチＳ１〜Ｓ５に対応する。
【００７３】
以上のように、実施の形態２による半導体装置１では、複数の内部回路ａ１〜ａ５に対応して複数のスイッチＳ１〜Ｓ５を設け、そのスイッチのオン／オフをテスト信号ＴＳおよびテストビット信号Ｔ１〜Ｔ３により制御しているため、各内部回路についてのリーク電流をチップ非破壊にて検出できる。すなわち、複数の内部回路があっても、異常なリーク電流が生じている１つの内部回路を特定することができる。このことは、半導体装置の完成品の選別や不良解析に有効となる。
【００７４】
さらに、図１の半導体装置１ではスイッチの数と同じ数のスイッチ制御ピン（パッド）が必要になるのに対し、実施の形態２の半導体装置１では、スイッチのオン／オフをテスト信号ＴＳおよびテストビット信号Ｔ１〜Ｔ３により制御しているため、スイッチの数と同じ数のテストパッドおよびビットパッドが不要となり、スイッチのオン／オフを制御するために必要な信号を入力するためのパッド数（ピン数）を大幅に削減することができる。
【００７５】
このスイッチのオン／オフを制御するための信号を入力するためのパッド数（ピン数）を大幅に削減できるという効果は、スイッチの数が増加するほど顕著になる。たとえば、図１のようにスイッチの数に対応してスイッチ制御ピンを設けるとすると、８個のスイッチがある場合には８個のスイッチ制御信号ピンが必要となるのに対し、実施の形態２の半導体装置１では、８個のスイッチを制御するためには、１つのテストパッドおよび３つのビットパッドを設けるだけでよく、テストパッドおよびビットパッドの数を変えることなく、最大８個のまでのスイッチを制御することができる。
【００７６】
次に実施の形態２の変更例による半導体装置について説明する。実施の形態２の変更例における半導体装置は、図３の半導体装置において、テストパッドＴＳおよびビットパッドＴ１，Ｔ２，Ｔ３の代わりに、アドレスピンＡ０，Ａ１，Ａ２，Ａ３を設けたものである。このアドレスピンは、図示しないメモリセルアレイのアドレスを指定するためのアドレス信号を入力するためのピンである。すなわち、実施の形態２では、スイッチＳ１〜Ｓ５を制御するための信号を入力する専用のパッドＴＳ，Ｔ１〜Ｔ３を設けているのに対し、その変更例ではスイッチＳ１〜Ｓ５を制御するための信号をアドレスピンＡ０〜Ａ３から入力する点で相違する。なお、リーク電流の検出方法については、実施の形態２による半導体装置１と同様である。以下、実施の形態１で用いた図３の半導体装置１を、実施の形態２の変更例による半導体装置として説明を行なう。
ここで、半導体装置１が、ダイナミックランダムアクセスメモリ（以下、「ＤＲＡＭ」という）の場合について説明する。
【００７７】
図６は、実施の形態２の変更例による半導体装置の動作の説明をするためのタイミング図である。
【００７８】
ここで、ＤＲＡＭにおいては、行アドレスストローブ信号／ＲＡＳと列アドレスストローブ信号／ＣＡＳという制御信号が存在する。ＤＲＡＭが通常動作（読み書き動作等）を行なう際には、行アドレスストローブ信号／ＲＡＳが「Ｌ」レベルに変化して活性化された後に、列アドレスストローブ信号ＣＡＳが「Ｌ」レベルに変化して活性化され、通常動作を行なう。しかし、この関係を逆にすることで、新たなモードを設定することが可能であり、この手法はＤＲＡＭの/CAS before /RASリフレッシュ（以下、「ＣＢＲリフレッシュ」という）としてよく用いられている。
【００７９】
図６を参照して、列アドレスストローブ信号／ＣＡＳが時刻ｔ1 に「Ｌ」レベルに変化して、その後、時刻ｔ2 に行アドレスストローブ信号／ＲＡＳが「Ｌ」レベルに変化している。このような、行アドレスストローブ信号ＲＡＳと列アドレスストローブ信号／ＣＡＳの遷移のタイミングが上述したＣＢＲリフレッシュのタイミングである。
【００８０】
このＣＢＲリフレッシュのタイミングで、さらに、ある特定のピン（たとえば、アドレスピンＡ０）を電源電位ＶＣＣよりもかなり高い値の電位（以下、「スーパーＶIH」という）に設定することで新たなモードに入る手法がある。実施の形態２の変更例では、このようなＣＢＲタイミング＋スーパーＶIHを用いて、リーク電流検出モードに入るものである。なお、変更例では、スーパーＶIHは、アドレスピンＡ０から入力にされる。この場合に、残りのアドレスピンＡ１〜Ａ３をテストビット信号を入力するためのピンに割り当てる。
【００８１】
図７は、図３のアドレスピンＡ１から入力される、スイッチＳ１〜Ｓ５を制御するためのテストビットＴ１を制御回路５に伝達するための回路を示す概略ブロック図である。
【００８２】
図７を参照して、ＤＲＡＭとしての半導体装置１が、通常の動作を行なうときには、アドレスピンＡ１から入力されたアドレス信号は、アドレスバッファ１３を介して、内部アドレス信号として出力される。ＣＢＲタイミング＋スーパーＶIHになったときに、リーク電流検出モードに入るためのテスト信号ＴＳが作成され、このテスト信号ＴＳをマルチプレクサ１５が受ける。このテスト信号ＴＳに応じて、マルチプレクサ１５は、アドレスピンＡ１から入力された、スイッチＳ１〜Ｓ５を制御するためのテストビットＴ１を制御回路５へ伝達する。
【００８３】
ここで、制御回路５としては、実施の形態１と同様に、図４の制御回路および図５の制御回路を用いることができる。
【００８４】
以上のように、実施の形態２の変更例では、スイッチＳ１〜Ｓ５のオン／オフを制御するためのテストビット信号Ａ１〜Ａ３を、アドレスピンＡ０〜Ａ３から入力している。さらに、外部からテスト信号ＴＳを入力する必要がない。このため、実施の形態１のように、リーク電流を検出するための専用のパッド（ＴＳ，Ｔ１〜Ｔ３）を設ける必要がなく、パッド数（ピン数）の増加なくリーク電流検出のための回路を内蔵させることができる。
【００８５】
さらに、実施の形態２とその変更例の相違は、スイッチＳ１〜Ｓ５を制御するための信号（テスト信号ＴＳ、テストビット信号Ｔ１〜Ｔ３）を入力るためのピン（パッド）を専用に設けているか、通常使用するピン（パッド）を用いているかの相違しかない。このため、実施の形態２の変更例は実施の形態２と同様の効果を奏する。
【００８６】
なお、実施の形態２の変更例では、ＣＢＲタイミング＋スーパーＶIHを用いてリーク電流検出モードに入ったが、リーク電流検出モードに入るためのテスト信号ＴＳを入力するための専用のピン（パッド）を備えることもできる。この場合にも、上述した実施の形態２の変更例と同様の効果を奏する。
【００８７】
また、実施の形態２の変更例では、スイッチＳ１〜Ｓ５を制御するためのテストビット信号は、アドレスピンＡ１〜Ａ３から入力したが、リーク電流検出モード以外の半導体装置１の動作（読み書き動作等）を制御するための制御信号を入力する制御信号パッド（ピン）から入力してもよい。この場合にも、上述した実施の形態２の変更例と同様の効果を奏する。
【００８８】
（実施の形態３）
図８は、本発明の実施の形態３による半導体装置を示す概略ブロック図である。
【００８９】
図８を参照して、実施の形態３による半導体装置１は、内部回路ａ１〜ａ５、スイッチＳ１〜Ｓ５、スイッチ制御ピンＰ１〜Ｐ５、ＶＣＣピン、ＧＮＤピン、基準電位発生回路１７、出力回路（出力バッファ）１９およびリーク電流取出回路２１を含む。
【００９０】
基準電流発生回路１７は、ＰＭＯＳトランジスタ２３，２５を含む。リーク電流取出回路２１は、ＮＭＯＳトランジスタ２７，２９，３１を含む。なお、図１と同様の部分については同一の参照符号を付し、その説明を適宜省略する。
【００９１】
複数の内部回路ａ１〜ａ５は、第１のノードＮ１と第２のノードＮ２との間に、複数のスイッチＳ１〜Ｓ５を介して並列に接続される。リーク電流取出回路２１の、接続手段としてのＮＭＯＳトランジスタ２７は、第２のノードＮ２と第３のノードＮ３との間に接続され、そのゲートにテスト信号ＴＳを受ける。
【００９２】
リーク電流取出回路２１の、ＮＭＯＳトランジスタ３１とＮＭＯＳトランジスタ２９は、カレントミラー回路を構成するように接続される。ＮＭＯＳトランジスタ２９は、第２のノードＮ２と第３のノードＮ３との間に接続される。ＮＭＯＳトランジスタ３１は、比較ノードＮＣと第３のノードＮ３との間に接続される。
【００９３】
基準電流発生回路１７のＰＭＯＳトランジスタ２３とＰＭＯＳトランジスタ２５とはカレントミラー回路を構成するように接続される。ＰＭＯＳトランジスタ２５は、第１のノードＮ１と比較ノードＮＣとの間に接続される。ＰＭＯＳトランジスタ２３は、第１のノードＮ１と、電流を引抜くためのパッドＢＰ（以下、「基準電流制御パッドＢＰ」という）との間に接続される。
【００９４】
出力回路１９は、比較ノードＮＣと、リーク電流の検出結果を出力するためのパッドＯＰ（以下、「出力パッドＯＰ」という）との間に接続される。
【００９５】
このような実施の形態３による半導体装置１は、リーク電流が異常であるか否かの判定をチップ内部で行なうことを目的としている。リーク電流検出モードではない通常動作時においては、ＮＭＯＳトランジスタ２７のゲートには「Ｈ」レベルのテスト信号ＴＳが入力されるため、電流は、ＮＭＯＳトランジスタ２７を介して流れている。
【００９６】
半導体装置１の待機時において、リーク電流を測定する際、テスト信号ＴＳを「Ｌ」レベルにしてＮＭＯＳトランジスタ２７をオフにする。こうすることにより、第２のノードＮ２に流れるリーク電流はダイオード接続されたＮＭＯＳトランジスタ２９を介して流れる。ここで、ＮＭＯＳトランジスタ３１とＮＭＯＳトランジスタ２９はカレントミラー回路を構成しているため、ＮＭＯＳトランジスタ３１には、ＮＭＯＳトランジスタ２９を介して流れるリーク電流ＩL1に応じた電流ＩL2（以下、便宜上、単に、「リーク電流ＩL2」と呼ぶことにする）が流れることになる。
【００９７】
また、ＰＭＯＳトランジスタ２３とＰＭＯＳトランジスタ２５とはカレントミラー回路を構成するため、テスタ３により引抜いている定電流ＩR1に応じた電流ＩR2（以下、「基準電流ＩR2」という）を、ＰＭＯＳトランジスタ２５に取出すことができる。
【００９８】
そして、比較ノードＮＣにおいて、ＰＭＯＳトランジスタ２５からの基準電流ＩR2の供給能力と、ＮＭＯＳトランジスタ３１のリーク電流ＩL2の引抜き能力とを比較する。すなわち、基準電流ＩR2の値よりも、リーク電流ＩL2の値の方が大きければ、比較ノードＮＣの電位は「Ｌ」レベル側に振れる事になりリーク電流ＩL1が大きいことになる。基準電流ＩR2の値よりもリーク電流ＩL2の値の方がより小さければ、比較ノードＮＣの電位は「Ｈ」レベル側に振れることになり、リーク電流が小さいことになる。
【００９９】
このような、比較ノードＮＣにおける比較結果を、インバータなどの増幅器からなる出力回路１９で増幅した後、テスタ３に取出すことにより、リーク電流ＩL1を検出する。なお、たとえば、内部回路ａ１のリーク電流を検出したい場合には、スイッチＳ１のみをオンにし、他のスイッチＳ２〜Ｓ５をオフにすればよい。すなわち、リーク電流を検出したい内部回路に対応するスイッチのみをオンにすることで、スイッチがオンになった内部回路のリーク電流を検出できる。
【０１００】
また、スイッチＳ１〜Ｓ５の制御に関しては、実施の形態１と同様に、スイッチ制御ピンＰ１〜Ｐ５から入力されるスイッチ信号によって行なう。ここで、検出すべきリーク電流の測定値、すなわち、リーク電流ＩL1が異常であるか否かを判断するための基準となる電流（基準電流ＩR2）の値はテスタ３により外部から引抜く定電流ＩR1の値を変更することで可変できる。
【０１０１】
以上のように、実施の形態３による半導体装置１では、複数の内部回路ａ１〜ａ５に対応して複数のスイッチＳ１〜Ｓ５を設けているため、そのスイッチＳ１〜Ｓ５のオン／オフをスイッチ信号Ｐ１〜Ｐ５で制御することにより、リーク電流の検出を希望する内部回路のみを選択できる。このため、各内部回路による異常なリーク電流をチップ非破壊にて探究することができる。すなわち、異常なリーク電流を起こしている内部回路（不良の発生場所）を特定できるようになる。このことは、半導体装置の完成品の選別や不良解析に有効となる。
【０１０２】
また、基準電流ＩR2を変えていき、比較ノードＮＣの電位レベルが、「Ｌ」レベルから「Ｈ」レベルに変化するときの、基準電流ＩR2を見れば、リーク電流ＩL2の大きさがわかる。比較ノードＮＣの電位レベルが「Ｈ」レベルから「Ｌ」レベルに変化するときの基準電流ＩR2を見ることによっても、リーク電流ＩL2を測定することができる。このようにした場合でも、上記したと同様の効果を奏する。
【０１０３】
さらに、スイッチＳ１〜Ｓ５の制御は、スイッチ制御ピンＰ１〜Ｐ５から入力されるスイッチ信号により行なっているが、実施の形態２で説明したように、制御回路５を設け、テストパッドＴＳからのテスト信号ＴＳおよびビットパッドＴ１〜Ｔ３からのテストビット信号Ｔ１〜Ｔ３を用いてスイッチＳ１〜Ｓ５のオン／オフの制御を行なうこともできる。この場合にも、実施の形態２と同様の効果を奏するとともに、上記したと同様の効果を奏する。
【０１０４】
さらに、実施の形態２の変更例で説明したように、制御回路５を設け、アドレスピンＡ１〜Ａ３から入力されるテストビット信号Ｔ１〜Ｔ３によりスイッチＳ１〜Ｓ５のオン／オフを制御することもできる。この場合にも、実施の形態２の変更例と同様の効果を奏するとともに、上記したと同様の効果を奏する。
【０１０５】
（実施の形態４）
実施の形態４による半導体装置は、リーク電流が異常であるか否かの判定をチップ内部で行なうことを目的とし、さらに、定電流源を内蔵することを目的としている。
【０１０６】
図９は、本発明の実施の形態４による半導体装置を示す概略ブロック図である。
【０１０７】
図９を参照して、実施の形態４による半導体装置は、内部回路ａ１〜ａ５、スイッチＳ１〜Ｓ５、スイッチ制御ピンＰ１〜Ｐ５、ＶＣＣピン、基準電流制御パッドＢＰ、出力パッドＯＰ、ＧＮＤピン、リーク電流取出回路２１、基準電流発生回路１７および出力回路１９を含む。
【０１０８】
基準電流発生回路１７は、ＰＭＯＳトランジスタ３３，３５，３７およびＮＭＯＳトランジスタ３９，４１，４３を含む。リーク電流取出回路２１は、ＮＭＯＳトランジスタ２７，２９，３１を含む。なお、図８と同様の部分については同一の参照符号を付しその説明を適宜省略する。
【０１０９】
基準電流発生回路１７のＰＭＯＳトランジスタ３３，３５，３７は、カレントミラー回路を構成する。基準電流発生回路１７のＮＭＯＳトランジスタ４３，４１はカレントミラー回路を構成する。ＰＭＯＳトランジスタ３３と、ＮＭＯＳトランジスタ４３は、第１のノードＮ１と第３のノードＮ３との間に直列に接続される。ＰＭＯＳトランジスタ３５とＮＭＯＳトランジスタ３９，４１は第１のノードＮ１と第３のノードＮ３との間に直列に接続される。ＰＭＯＳトランジスタ３７は、第１のノードＮ１と比較ノードＮＣとの間に接続される。
【０１１０】
ここで、図９の半導体装置１が図８の半導体装置１と異なるのは、基準電流発生回路１７である。したがって、リーク電流ＩL1に応じた電流ＩL2を取出して、基準電流ＩR2と比較し、その比較結果を出力回路１９により増幅してテスタ３にリーク電流の検出結果として取出す点は実施の形態３と同様である。すなわち、リーク電流の検出方法については、実施の形態３と同様であり、基準電流ＩR2の発生の仕方が異なるだけである。なお、ＰＭＯＳトランジスタ３７に相当するのが図８のＰＭＯＳトランジスタ２５である。
【０１１１】
図８の基準電流発生回路１７が、外部から引抜く定電流ＩR1の大きさを変えることにより基準電流ＩR2を可変していたのに対し、図９の基準電流発生回路１７は、ＰＭＯＳトランジスタ３９に印加する電圧を変え、そこに流れる電流ＩR1を変化させることにより基準電流ＩR2を可変している点が相違する。
【０１１２】
すなわち、図８の基準電流発生回路１７が定電流源を持たないのに対し、図９の基準電位発生回路１７は定電流源（ＰＭＯＳトランジスタ３３，３５からなるカレントミラーおよびＮＭＯＳトランジスタ４３，４１からなるカレントミラーで構成される定電流発生回路）を内蔵している点で相違する。この定電流発生回路から発生される定電流ＩR1の値は、抵抗として用いているＮＭＯＳトランジスタ３９のゲート電位を、外部から変化させることで変えることができる。この定電流ＩR1の値に応じて、基準電流ＩR2が変化する。
【０１１３】
以上のように、実施の形態４による半導体装置１は基準電流ＩR2の大きさの調整の仕方が実施の形態３による半導体装置と異なるだけである。このため、実施の形態４の半導体装置においても、実施の形態３の半導体装置と同様の効果を奏する。
【０１１４】
（実施の形態５）
図１０は本発明の実施の形態５による半導体装置を示す概略ブロック図である。
【０１１５】
図１０を参照して、実施の形態５による半導体装置１は、テスト対象回路４７、基準電流発生回路１７、制御回路４５、テストパッドＴＳおよびビットパッドＴ１〜Ｔ３を含む。基準電流発生回路１７は、ＮＭＯＳトランジスタ４９，５１，５３，５５，５７，５９、ＰＭＯＳトランジスタ６１，６３および抵抗素子６５を含む。なお、図３および図８と同様の部分には、同一の参照符号を付して、その説明を適宜省略する。
【０１１６】
ＰＭＯＳトランジスタ６１，６３はカレントミラー回路を構成する。ＮＭＯＳトランジスタ５５，５７，５９はカレントミラー回路を構成する。ＰＭＯＳトランジスタ６１、ＮＭＯＳトランジスタ５５および抵抗素子６５は、電源電位ＶＣＣを有するノードＮＡと接地電位を有するノードＮＢとの間に直列に接続される。ＮＭＯＳトランジスタ４９，５１，５３は、ＮＭＯＳトランジスタ５５に並列に接続される。
【０１１７】
ＰＭＯＳトランジスタ６３およびＮＭＯＳトランジスタ５７は電源電位ＶＣＣを有するノードＮＤと接地電位を有するノードＮＥとの間に直列に接続される。ＮＭＯＳトランジスタ４９，５１，５３は、そのゲートに制御回路５からの基準電流制御信号を受ける。
【０１１８】
テスト対象回路４７は、図８または図９に示すような、第１のノードＮ１と第２のノードＮ２との間に、複数のスイッチＳ１〜Ｓ５を介して、並列に接続される複数の内部回路ａ１〜ａ５および第２のノードＮ２と第３のノードＮ３との間に接続されるＮＭＯＳトランジスタ２７を含んでいる。
【０１１９】
このテスト対象回路４７に含まれるスイッチＳ１〜Ｓ５のゲートは、制御回路５からのスイッチ信号を受け、スイッチＳ１〜Ｓ５のオン／オフは、実施の形態２で説明したと同様にして制御回路５からのスイッチ信号により制御される。半導体装置１の通常動作時は、テスト対象回路のＮＭＯＳトランジスタ２７のゲートには、「Ｈ」レベルのテスト信号ＴＳが入力され、電流はＮＭＯＳトランジスタ２７を介して流れることになる。ここで、通常動作時には、ノードＮＡとノードＮＢとの間の電流経路またはノードＮＤとノードＮＥとの間の電流経路を遮断する必要がある。
【０１２０】
半導体装置１の待機時においてリーク電流を検出する際には、ＮＭＯＳトランジスタ２７のゲートに「Ｌ」レベルのテスト信号ＴＳを入力し、ＮＭＯＳトランジスタ２７をオフにする。ここで、テスト対象回路４７において、図８または図９に示すような第２のノードＮ２と図１０の比較ノードＮＣとが接続されているため、リーク電流ＩL1は、比較ノードＮＣに流れ込む。
【０１２１】
そして、ノードＮＣにおいて、テスト対象回路４７からのリーク電流ＩL1の供給能力と基準電流ＩR2の引抜き能力とを比較し、その比較結果を出力回路１９により増幅し出力パッドＯＰを介して、外部の図示しないテスタにリーク電流の検出結果として取出す。
【０１２２】
基準電流ＩR2の値よりもリーク電流ＩL1の値の方が大きいときには、比較ノードＮＣの電位は「Ｈ」レベル側に振れることになり、リーク電流が大きいことを示す。基準電位ＩR2の値よりもリーク電流ＩL1の値の方が小さいときには、比較ノードＮＣの電位は「Ｌ」レベル側に振れることになり、リーク電流が小さいことを示す。
【０１２３】
なお、複数の内部回路のうち、リーク電流の測定を希望する内部回路に対応するスイッチはオン状態となっている。すなわち、リーク電流の測定を希望する内部回路に対応するスイッチのみをオンにし、それ以外の内部回路に対応するスイッチはオフにしておく。
【０１２４】
ここで、検出すべきリーク電流の測定値、すなわち、リーク電流が異常であるか否かを判断するための基準となる電流の値（基準電流ＩR2の値）は、ＮＭＯＳトランジスタ４９，５１，５３のオン／オフを制御回路５からの基準電流制御信号により制御することにより可変できる。この基準電流ＩR2の大きさの制御について詳しく説明する。
【０１２５】
ＮＭＯＳトランジスタ４９，５１，５３のオン／オフを制御して、ＮＭＯＳトランジスタ５５に流れる定電流ＩR1の大きさを制御する。こうすることにより、定電流ＩR1の大きさに応じて、基準電流ＩR2の大きさが変わることになる。すなわち、ＮＭＯＳトランジスタ４９〜５３のうち、オンまたはオフになっている数を変えることにより、定電流ＩR1の大きさは変わる。さらに、それぞれ能力が異なるＮＭＯＳトランジスタ４９〜５３を設けることにより、オンにするＮＭＯＳトランジスタを変えることによっても、定電流ＩR1の大きさを変えることができる。なお、ＮＭＯＳ４９，５１，５３のゲートに入力される基準電流制御信号は、図４および図５のスイッチ信号Ｄａ１〜Ｄａ５に対応するものであり、図４および図５のスイッチ信号Ｄａ１〜Ｄａ５と同様に、ビットパッドＴ１〜Ｔ３から入力されるテストビット信号によりコントロールされる。すなわち、実施の形態２の図３で説明したように、制御回路５はテストビット信号Ｔ１〜Ｔ３をデコードして、所定レベルの基準電流制御信号を発生することになる。
【０１２６】
以上のように、実施の形態５における半導体装置１では、テスト対象回路４７に、複数の図示しない内部回路ａ１〜ａ５に対応して、複数のスイッチＳ１〜Ｓ５を設け、その複数のスイッチＳ１〜Ｓ５のオン／オフを個々に制御することにより、リーク電流の検出を希望する内部回路に対応するスイッチのみをオンにすることができ、個々の内部回路のリーク電流の検出が可能になる。すなわち、個々の内部回路について、異常なリーク電流をチップ非破壊にて探究することができる。このことは、半導体装置の完成品の選別や不良解析に有効となる。
【０１２７】
（実施の形態６）
実施の形態６では、複数の内部回路のリーク電流の検出結果を同時に出力できる半導体装置について説明する。
【０１２８】
図１１は、本発明の実施の形態６による半導体装置を示す概略ブロック図である。
【０１２９】
図１１を参照して、実施の形態６による半導体装置は、内部回路ａ１〜ａ２およびリーク検出回路Ｌ１〜Ｌ３を含む。
【０１３０】
内部回路ａ１〜ａ２は、電源電圧ＶＣＣを有する第１のノードＮ１と接地電位ＧＮＤを有する第２のノードＮ２との間に並列に接続される。そして、各内部回路ａ１〜ａ２に対応して、リーク検出回路Ｌ１〜Ｌ３が、接地電位ＧＮＤを有する第２のノードの側に設けられる。
【０１３１】
ここで、内部回路ａ１〜ａ３については、図１の内部回路ａ１〜ａ５と同様である。リーク電流を検出して、リーク電流の検出結果Ｅ１〜Ｅ３を出力するリーク検出回路Ｌ１〜Ｌ３は、たとえば、図８の基準電流発生回路１７、出力回路１９およびリーク電流取出回路２１を備えたものでもよく、リーク電流の検出方法については、実施の形態３（図８）で説明したのと同様である。また、リーク検出回路Ｌ１〜Ｌ３は、図９の基準電流発生回路１７、出力回路１９およびリーク電流取出回路２１を設けていてもよい。この場合のリーク電流の検出の方法は、実施の形態４（図９）で説明したのと同様である。
【０１３２】
図１２は、図１１のリーク検出回路Ｌ１〜Ｌ３の詳細を示す回路図である。
図１２を参照して、リーク検出回路は、基準電流発生回路１７、出力回路１９およびリーク電流取出回路２１を含む。基準電流発生回路は、ＰＭＯＳトランジスタ６７，６９および定電流源７９を含む。リーク電流取出回路２１は、ＮＭＯＳトランジスタ７１，７３，７５，７６およびインバータ７７を含む。
【０１３３】
ＮＭＯＳトランジスタ６７，６９はカレントミラー回路を構成する。ＰＭＯＳトランジスタ６９とＮＭＯＳトランジスタ７１は、電源電位ＶＣＣを有するノードと接地電位ＧＮＤを有する第２のノードとの間に直列に接続される。出力回路１９は比較ノードＮＣにその入力ノードが接続される。ＮＭＯＳトランジスタ７１，７５はカレントミラー回路を構成する。
【０１３４】
ＮＭＯＳトランジスタ７３とＮＭＯＳトランジスタ７５とは第３のノードＮ３と第２のノードＮ２との間に直列に接続される。ＮＭＯＳトランジスタ７６は、第３のノードＮ３と第２のノードＮ２との間に接続される。ＮＭＯＳトランジスタ７３は、インバータ７７を介してそのゲートにテスト信号／ＴＳを受ける。ＮＭＯＳトランジスタ７６は、そのゲートにテスト信号／ＴＳを受ける。図１２のリーク検出回路が、たとえば、図１１のリーク検出回路Ｌ１であるとしたならば、図１２の第３のノードＮ３と図１１の第３のノードＮ３とが接続されることになる。
【０１３５】
リーク電流検出モードではない通常の動作時においては、テスト信号／ＴＳが「Ｈ」レベルに設定されるため、ＮＭＯＳトランジスタ７３がオフになり、ＮＭＯＳトランジスタ７６がオンになる。このため、ＮＭＯＳトランジスタ７６を介して電流が流れることになる。すなわち、第３のノードＮ３と第２のノードＮ２とが接続されることになる。
【０１３６】
半導体装置の待機時において、リーク電流を検出する際には、テスト信号／ＴＳが「Ｌ」レベルに設定されるため、ＮＭＯＳトランジスタ７３がオンになり、ＮＭＯＳトランジスタ７６がオフになる。このため、リーク電流ＩL1は、ＮＭＯＳトランジスタ７３を介して流れることになる。そしてＮＭＯＳトランジスタ７１，７５はカレントミラー回路を構成するため、リーク電流ＩL1に応じた電流ＩL2がＮＭＯＳトランジスタ７１を介して流れることになる。
【０１３７】
一方、定電流発生源７９からの定電流の大きさに応じた基準電流ＩR がＰＭＯＳトランジスタ６９を介して流れることになる。そして、比較ノードＮＣにおいて、ＰＭＯＳトランジスタ６９の基準電流ＩR の供給能力と、ＮＭＯＳトランジスタ７１のリーク電流に応じた電流ＩL2の引抜き能力とを比較し、その比較結果を、出力回路１９により増幅して、リーク電流の検出結果Ｅとして出力する。
【０１３８】
基準電流ＩR の電流の値が、リーク電流に応じた電流ＩL2の値よりも大きいときには、比較ノードＮＣの電位が「Ｈ」レベル側に振れることになり、リーク電流が小さいことになる。基準電流ＩR の値がリーク電流に応じた電流ＩL2の値より小さいときには、比較ノードＮＣの電位が「Ｌ」レベル側に振れることになり、リーク電流が大きいことになる。
【０１３９】
また、基準電流ＩR の大きさを変えていき、比較ノードＮＣの電位が「Ｈ」レベルから「Ｌ」レベルに変わるとき、または、比較ノードＮＣの電位が「Ｌ」レベルから「Ｈ」レベルに変わるときの基準電流ＩR の大きさを見ることにより、リーク電流に応じた電流ＩL2を測定できる。
【０１４０】
なお、検出すべきリーク電流の測定値、すなわち、リーク電流が異常であるか否かを判断するための基準となる電流の値（基準電流ＩR の値）は、基準電流発生源７９からの定電流を変更することで可変できる。ここで、定電流を発生する定電流源７９は、チップ内部に設けているが、この定電流は、チップ外部から与えてもよい。
【０１４１】
図１３は、図１１のリーク電流の検出結果Ｅ１〜Ｅ３を、外部に出力するための外部出力回路を示す概略ブロック図である。
【０１４２】
図１３を参照して、外部出力回路は、レジスタ９５、セレクタ９７、出力バッファ９９、および出力ピン１０１を含む。図１１のリーク検出回路Ｌ１〜Ｌ３から、同時にリーク電流検出結果Ｅ１〜Ｅ３が出力された場合には、レジスタ９５にリーク電流検出結果Ｅ１〜Ｅ３が一旦格納される。
【０１４３】
そして、セレクタ９７が、順次、選択して出力する。選択して出力されたリーク電流検出結果は出力バッファ９９および出力ピン１０１を介して外部に出力される。なお、出力ピン１０１は、リーク電流検出結果の出力のための専用のピンであってもよいし、半導体装置が通常動作時に使用しているピン（たとえば、読出データ出力ピンなど）であってもよい。
【０１４４】
図１４は、図１１のリーク検出回路Ｌ１〜Ｌ３から出力されるリーク電流の検出結果Ｅ１〜Ｅ３を外部に出力するための外部出力回路の他の例を示す概略ブロック図である。 図１４を参照して、外部出力回路は、レジスタ９５、出力バッファ１０３，１０５，１０７および出力ピン１０９，１１１，１１３を含む。図１１のリーク検出回路Ｌ１〜Ｌ３から出力されたリーク電流検出結果Ｅ１〜Ｅ３は、一旦レジスタ９５に格納される。そして、リーク電流検出結果Ｅ１〜Ｅ３は、対応する出力バッファ１０３〜１０７および対応する出力ピン１０９〜１１３を介して外部に同時に出力される。なお、出力ピン１０９〜１１３は、図１３の出力ピン１０１と同様である。
【０１４５】
図１５は、図１１のリーク検出回路Ｌ１〜Ｌ３から出力されるリーク電流検出結果Ｅ１〜Ｅ２を外部に出力するための外部出力回路のさらに他の例を示す概略ブロック図である。
【０１４６】
図１５を参照して、外部出力回路は、レジスタ９５、ＡＮＤ回路１０５、出力バッファ９９および出力ピン１０１を含む。図１５を参照して、図１１のリーク検出回路Ｌ１〜Ｌ３から出力されたリーク電流検出結果Ｅ１〜Ｅ３は、レジスタ９５に一旦格納される。そして、ＡＮＤ回路１０５によって、リーク電流検出結果Ｅ１〜Ｅ３の論理をとる。すなわち、リーク電流検出結果Ｅ１〜Ｅ３のうち、１つでも「Ｌ」レベルになっていると、ＡＮＤ回路１０５は、「Ｌ」レベルの信号を出力する。すなわち、リーク電流検出結果Ｅ１〜Ｅ３のうち１つが「Ｌ」レベルにあるということは、図１２の比較ノードＮＣが「Ｌ」レベルにあることになり、異常なリーク電流が発生していることになる。
【０１４７】
一方、リーク電流検出結果Ｅ１〜Ｅ３が、すべて「Ｈ」レベルにあるときは、ＡＮＤ回路１０５は、「Ｈ」レベルの信号を出力することになる。すなわち、リーク電流検出結果Ｅ１〜Ｅ３が、すべて「Ｈ」レベルにあるということは、図１２の比較ノードＮＣの電位が「Ｈ」レベルにあることになり、異常なリーク電流でないことを示す。ＡＮＤ回路１０５からの出力は、出力バッファ９９および出力ピン１０１を介して外部に出力される。なお出力ピン１０１については、図１３の出力ピン１０１と同様である。
【０１４８】
このように、図１５の外部出力回路では、リーク電流検出結果Ｅ１〜Ｅ３の論理をとって、基準電流ＩR を超えるリーク電流の有無を判断し、その判断結果を外部に出力する。
【０１４９】
以上のように、実施の形態６による半導体装置では、複数の内部回路ａ１〜ａ３に対応して複数のリーク検出回路Ｌ１〜Ｌ３を設けており、各内部回路のリーク電流を個々に検出することができる。すなわち、各内部回路による異常なリーク電流をチップ非破壊にて探究することができる。このため、異常なリーク電流が発生している内部回路の特定（不良の発生場所の特定）が可能となる。このことは、半導体装置の完成品の選別や不良解析に有効となる。
【０１５０】
さらに、リーク電流の測定を、複数の内部回路ａ１〜ａ３について、同時に行なうことができるので、試験時間の短縮化を図ることができる。
【０１５１】
さらに、図１３の外部出力回路を設けることにより、複数のリーク電流検出結果がある場合でも、出力ピンは１つでよく、リーク電流検出結果の数に応じて出力ピンが設けられている場合に比し、出力ピンの数を少なくすることができる。
【０１５２】
また、図１４の外部出力回路を設けた場合には、複数のリーク電流検出結果を同時に出力できるため、出力するための時間が少なくてすむ。
【０１５３】
また、図１５の外部出力回路を設けた場合には、図１３の外部出力回路を設けた場合と同様の効果を奏する。
【０１５４】
なお、第１のノードＮ１と各内部回路ａ１〜ａ３との間に、実施の形態１〜５と同様なスイッチを設けることにより、そのスイッチのオン／オフを実施の形態１〜５と同様に制御することもでき、この場合には、各リーク検出回路Ｌ１〜Ｌ３の活性／非活性が別々に制御できる。
【０１５５】
（実施の形態７）
図１１の半導体装置では、リーク検出回路Ｌ１〜Ｌ３を、内部回路ａ１〜ａ３と接地電位ＧＮＤを有する第２のノードＮ２との間に設けているのに対し、実施の形態７による半導体装置では、内部回路ａ１〜ａ３と電源電位ＶＣＣを有する第１のノードＮ１との間にリーク検出回路Ｌ１〜Ｌ３を設けている点で相違する。
【０１５６】
図１６は、実施の形態７による半導体装置を示す概略ブロック図である。
図１６を参照して、実施の形態７による半導体装置は、内部回路ａ１〜ａ３およびリーク検出回路Ｌ１〜Ｌ３を含む。なお、図１１と同様の部分については同一の参照符号を付し、その説明を適宜省略する。
【０１５７】
内部回路ａ１〜ａ３は、電源電位ＶＣＣを有する第１のノードＮ１と接地電位ＧＮＤを有する第２のノードＮ２との間に並列に接続される。そして、内部回路ａ１〜ａ３に対応して、内部回路ａ１〜ａ３と電源電位ＶＣＣを有する第１のノードＮ１との間にリーク検出回路Ｌ１〜Ｌ３が設けられる。
【０１５８】
図１７は、図１６のリーク検出回路Ｌ１〜Ｌ３の詳細を示す回路図である。
図１７を参照して、リーク検出回路は、基準電流発生回路１７、出力回路１９およびリーク電流取出回路２１を含む。基準電流発生回路１７は、定電流源７９およびカレントミラー回路を構成するＮＭＯＳトランジスタ８１，８３を含む。リーク電流取出回路２１は、ＰＭＯＳトランジスタ８９，９１、インバータ９３およびカレントミラー回路を構成するＰＭＯＳトランジスタ８５，８７を含む。
【０１５９】
ＰＭＯＳトランジスタ８５とＮＭＯＳトランジスタ８３とは、第１のノードＮ１と接地電位ＧＮＤを有するノードとの間に直列に接続される。出力回路１９の入力ノードは、比較ノードＮＣに接続される。ＰＭＯＳトランジスタ８７とＰＭＯＳトランジスタ８９とは、第１のノードＮ１と第３のノードＮ３との間に接続される。
【０１６０】
ＰＭＯＳトランジスタ９１は、第１のノードＮ１と第３のノードＮ３との間に接続される。ＰＭＯＳトランジスタ８９は、そのゲートに、インバータ９３を介して、テスト信号ＴＳを受ける。ＰＭＯＳトランジスタ９１は、そのゲートに、テスト信号ＴＳを受ける。なお、図１７のリーク検出回路が図１６のリーク検出回路Ｌ１とした場合は、図１６の第３のノードＮ３と図１７の第３のノードＮ３とが接続されることになる。
【０１６１】
リーク電流の検出を行なわない半導体装置の通常動作時には、テスト信号ＴＳが「Ｌ」レベルに設定され、ＰＭＯＳトランジスタ８９がオフし、ＰＭＯＳトランジスタ９１がオンになる。すなわち、電流はＰＭＯＳトランジスタ９１を介して流れることになる。
【０１６２】
半導体装置の待機時に、リーク電流を検出する際には、「Ｈ」レベルに、テスト信号ＴＳが設定され、ＰＭＯＳトランジスタ８９がオンになり、ＰＭＯＳトランジスタ９１がオフになる。すなわち、リーク電流ＩL1は、ＰＭＯＳトランジスタ８７を介して流れることになる。そして、ＰＭＯＳトランジスタ８５，８７はカレントミラー回路を構成するため、リーク電流ＩL1に応じた電流ＩL2を取出すことができる。
【０１６３】
一方、定電流７９からの定電流に応じた基準電流ＩR がＮＭＯＳトランジスタ８３を介して流れる。比較ノードＮＣにおいて、ＰＭＯＳトランジスタ８５のリーク電流に応じた電流ＩL2の供給能力とＮＭＯＳトランジスタ８３の基準電流ＩR の引抜き能力とを比較し、その比較結果を出力回路１９で増幅して、リーク電流検出結果Ｅとして出力する。すなわち、リーク電流に応じた電流ＩL2の値が基準電流ＩR の値よりも大きいときには、比較ノードＮＣの電位が「Ｈ」レベル側に振れることになり、リーク電流が大きいことを示す。リーク電流に応じた電流ＩL2の値が、基準電流ＩR より小さいときには、比較ノードＮＣの電位は「Ｌ」レベルになり、リーク電流が小さいことを示す。
【０１６４】
なお、検出すべきリーク電流の測定値、すなわち、異常なリーク電流か否かを判断するための基準となる電流の値（基準電流ＩR の値）は、定電流源７９からの定電流の大きさを変更することにより可変できる。ここで、定電流源７９はチップ内部に設けたが、基準電流ＩR の電流の大きさを決定する定電流は、外部から与えてもよい。
【０１６５】
以上のように、実施の形態７による半導体装置では、複数の内部回路ａ１〜ａ３に対応して複数のリーク検出回路Ｌ１〜Ｌ３を設けているため、各内部回路のリーク電流を検出することができる。すなわち、個々の内部回路による異常なリーク電流をチップ非破壊にて探究することができる。このため、異常なリーク電流を発生している内部回路（不良の発生場所）を特定することができる。このことは、半導体装置の完成品の選別や不良解析に有効となる。
【０１６６】
さらに、リーク電流の測定を複数の内部回路ａ１〜ａ３について、同時に行なうことができるので試験の時間の短縮化を図ることができる。
【０１６７】
また、リーク電流検出結果Ｅ１〜Ｅ３を外部に出力するための外部出力回路としては、図１３、図１４または図１５の外部出力回路を用いることができる。この場合にも、図１３、図１４または図１５それぞれの効果を有する。
【０１６８】
以上のことをまとめると、実施の形態７による半導体装置と実施の形態６による半導体装置とでは、リーク検出回路を接続する場所が電源電位ＶＣＣ側か、接地電位ＧＮＤ側かの違いだけであるため、実施の形態７による半導体装置は実施の形態６の半導体装置と同様の効果を奏する。
【０１６９】
（実施の形態８）
実施の形態８では、自らが備える個別回路たとえば、インバータ回路などにおけるリーク電流の検出ができる半導体装置について説明する。
【０１７０】
図１８は、本発明の実施の形態８による半導体装置の詳細を示す回路図である。図１８を参照して、実施の形態８による半導体装置は、内部回路１１７およびリーク検出回路１１９を含む。内部回路１１７は、ＰＭＯＳトランジスタ１２１およびＮＭＯＳトランジスタ１２３からなるインバータ回路である。リーク検出回路１１９は、ＰＭＯＳトランジスタ１２５，１２７，１２９および定電流源１３１を含む。
【０１７１】
カレントミラー回路を構成するＰＭＯＳトランジスタ１２７，１２９および定電流１３１は、基準電流発生回路を構成する。
【０１７２】
ＰＭＯＳトランジスタ１２５，１２１およびＮＭＯＳトランジスタ１２３は、第１のノードＮ１と第２のノードＮ２との間に直列に接続される。ＰＭＯＳトランジスタ１２７，１２９からなるカレントミラー回路からの基準電流ＩR が現れるノードＮＯ１は、ＰＭＯＳトランジスタ１２１とＮＭＯＳ１２３からなるインバータの出力ノードＮＯ２と接続される。すなわち、カレントミラー回路のスレーブとしてのＰＭＯＳトランジスタ１２７のドレイン（ノードＮＯ１）と、インバータ１１７の出力ノードＮＯ２とが接続されることになる。ＰＭＯＳトランジスタ１２５のゲートには、テスト信号ＴＳが入力される。
【０１７３】
このような構成は、半導体装置の待機時において、内部回路１１７としてのＣＭＯＳインバータのリーク電流を検出するためのものである。ここで、半導体装置の待機時には、内部回路１１７としてのインバータの入力が「Ｌ」レベルの状態になっている。
【０１７４】
ここで、内部回路１１７としてのインバータの入力は「Ｌ」レベルであるため、その出力は「Ｈ」レベルとなるが、ＮＭＯＳトランジスタ１２３にリーク電流が存在すると、そのインバータの出力は正確に「Ｈ」レベルとはならずに誤動作する可能性がある。このため、以下のようにしてリーク電流を検出する。
【０１７５】
テスト信号ＴＳを「Ｈ」レベルにして、通常の内部回路１１７としてのインバータへの電源電位ＶＣＣの供給経路を断つ。すなわち、「Ｈ」レベルのテスト信号ＴＳを入力して、ＰＭＯＳトランジスタ１２５をオフにする。そして、定電流源１３１からの定電流源でＰＭＯＳトランジスタ１２７，１２９からなるカレントミラー回路を駆動させ、ＰＭＯＳトランジスタ１２７に基準電流ＩR を発生させる。
ここで、基準電流ＩR が現れるノードＮＯ１において、ＮＭＯＳトランジスタ１２３の電流引抜き能力とＰＭＯＳトランジスタ１２７の基準電流ＩR の供給能力を比較する。ＮＭＯＳトランジスタ１２３にリーク電流があった場合には、基準電流ＩR が現れるノードＮＯ１からの出力レベルが変化する。すなわち、ＮＭＯＳトランジスタ１２３にリーク電流がない場合には、基準電流ＩR が現れるノードＮＯ１からは、基準電流ＩR そのものが出力されることになるが、ＮＭＯＳトランジスタ１２３にリーク電流があった場合には、基準電流ＩR が現れるノードＮＯ１からは、基準電流ＩR そのものより小さい電流が出力されることになる。
【０１７６】
また、ＮＭＯＳトランジスタ１２３からのリーク電流が、基準電流ＩR よりも大きければ、基準電流ＩR が現れるノードＮＯ１からの出力レベルは「Ｌ」レベルになる。ＮＭＯＳトランジスタ１２３からのリーク電流が基準電流ＩR よりも小さければ、基準電流ＩR が現れるノードＮＯ１からの出力レベルは「Ｈ」レベルになる。
【０１７７】
以上のように、実施の形態８による半導体装置では、内部回路（インバータ回路１１７）に対応して、リーク検出回路を設けているため、複数の内部回路が存在しても、各内部回路についてリーク電流を検出することができる。すなわち、各内部回路による異常なリーク電流をチップ非破壊にて探究でき、リーク電流の発生している回路（不良が発生している場所）を特定できる。このことは、半導体装置の完成品の選別や不良解析に有効となる。
【０１７８】
また、上述したと同様にして半導体装置の待機時において、内部回路１１７としてのインバータの入力が「Ｈ」レベルである場合にもリーク電流の検出が可能となる。この場合には、ＰＭＯＳトランジスタ１２５を、第１のノードＮ１と内部回路１１７との間に設ける代わりに、ＮＭＯＳトランジスタを第２のノードＮ２と内部回路１１７との間に設ける。そして、ＰＭＯＳトランジスタ１２７，１２９からなるカレントミラー回路の代わりに、２つのＮＭＯＳトランジスタからなるカレントミラー回路を設け、そのカレントミラー回路からの基準電流ＩR が現れるノードを、内部回路１１７としてのインバータの出力ノードＮＯ２に接続する。すなわち、カレントミラー回路のスレーブとしてのＮＭＯＳトランジスタのドレインと内部回路１１７としてのインバータの出力ノードＮＯ２とが接続されることになる。
【０１７９】
半導体装置の待機時においてリーク電流を測定する際には、第２のノードＮ２と内部回路１１７との間に設けたＮＭＯＳトランジスタをオフにする。そして、この場合には、ＰＭＯＳトランジスタ１２１の電流供給能力と、２つのＮＭＯＳトランジスタで構成されるカレントミラー回路の基準電流ＩR の引抜き能力とを比較することになる。
【０１８０】
このようにした場合でも、図１８と同様の効果を奏する。
（実施の形態９）
実施の形態９では、半導体装置、たとえば、ＤＲＡＭにおいて発生する異常リーク電流を検出するための回路構成について説明する。
【０１８１】
ＤＲＡＭにおいては、メモリセルのセルプレートとストレージノード１という電極の間の薄い酸化膜からなる誘電体膜に蓄積される電荷を蓄積情報として用いる。このとき、通常のＤＲＡＭは、セルプレートをビット線振幅の１／２の電位、電源電位または接地電位に設定する。ここで、もし、セルプレートとストレージノードとの間にショート箇所が存在すると、メモリセルのデータが破壊されるのみでなく、セルプレートからの電流流出が発生し、１／２ＶＣＣ発生回路が動作して、ＤＲＡＭの待機時の消費電流を増加させてしまう。また、この増加した電流は製品としての価値を損なうとともに、異常リーク電流探究の障害となる。実施の形態９はこのような問題点を解決するためになされたものである。
【０１８２】
図１９は、本発明の実施の形態９による半導体装置としてのＤＲＡＭを示す概略ブロック図である。
【０１８３】
図１９を参照して、実施の形態９によるＤＲＡＭは、１／２ＶＣＣ発生回路１３３、第１スイッチ１３５、セルプレート１３７、ストレージノード１３９、リーク検出回路１４７、電源１４９、第２スイッチ１５１およびＰ型ウェル（基板）１４５を含む。Ｐ型ウェル１４５は、Ｎ型拡散層１４１およびＰ型拡散層１４３を含む。
【０１８４】
１／２ＶＣＣ発生回路１３３は、第１スイッチ１３５を介してセルプレート１３７と接続される。セルプレート１３７にリーク検出回路１４７が接続される。電源１４９は、第２スイッチ１５１を介してＰ型拡散層１４３と接続されるる。
【０１８５】
ＤＲＡＭの待機時において、リーク電流を検出する際には、第１スイッチ１３５をオフにし、１／２ＶＣＣ発生回路１３３からセルプレート１３７に供給されるビット線振幅の１／２の電位を遮断する。こうすることで、セルプレート１３７とストレージノード１３９とのショートを原因とした１／２ＶＣＣ発生回路１３３の動作による電流の増加が防止でき、リーク電流検出の障害を除去することができる。
【０１８６】
こうして、第１スイッチ１３５により、１／２ＶＣＣ発生回路１３３からのパスを遮断した後、第２スイッチ１５１をオンにして電源１４９からのパスを作る。すなわち、電源１４９により、Ｐ型拡散層１４３に電源電位を与え、ストレージノード１３９からセルプレート１３７へ電流が流れるようにする。こうすることで、電源１４９からリーク検出回路１４７までの電流経路ができたことになる。
【０１８７】
次に、リーク電流を検出するためのリーク検出回路１４７を活性化させ、セルプレート１３７とストレージノード１３９との間のリーク電流を検出する。なお、リーク電流検出回路１４７としては、実施の形態６〜８で用いたリーク検出回路を用いることができる。さらに、リーク検出回路１４７では、実施の形態１〜５で説明したリーク電流の検出方法およびそのリーク電流の検出方法を実施するための回路を用いることもできる。
【０１８８】
以上のように、実施の形態９による半導体装置としてのＤＲＡＭでは、リーク電流を検出する際には、１／２ＶＣＣ発生回路１３３からの電圧の供給経路を第１スイッチ１３５により遮断する。このため、セルプレート１３７とストレージノード１３９との間のショートに基づく１／２ＶＣＣ発生回路１３３の動作を原因とした、セルプレート１３７への電流の増加を防止でき、異常なリーク電流探究の障害を除去できる。
【０１８９】
さらに、リーク電流の検出を希望する場所（セルプレート１３７）に直接リーク検出回路１４７を接続しているため、半導体装置全体の中から、不良の発生場所（異常なリーク電流の発生場所）を特定することができる。これにより、異常なリーク電流を示すチップに関しては検査段階で除去することができる。
【０１９０】
なお、上記した説明では、セルプレート１３７とストレージノード１３９とのリーク電流を計測したが、ワード線とセルプレートとの間のリーク電流も上記したと同様にして検出することができる。すなわち、ワード線とセルプレートとの間にリーク検出回路を配置する。さらに、セルプレートとビット線との間のリーク電流も上記したと同様に検出することができる。すなわち、メモリセルキャパシタを構成するセルプレートとビット線の位置する拡散層を介してその位置する基板（ウェル）との間にリーク検出回路を配置する。さらに、ワード線とビット線との間のリーク電流も上記したと同様にして検出することができる。これらの場合にも、図１９と同様の効果を奏する。
【０１９１】
（実施の形態１０）
図２０は、本発明の実施の形態１０による半導体装置としてのＤＲＡＭを示す概略ブロック図である。
【０１９２】
図２０を参照して、実施の形態１０によるＤＲＡＭは、ビット線１５３、電源１４９、スイッチ１５５、Ｐ型ウェル１４５およびリーク検出回路１４７を含む。Ｐ型ウェル１４５は、Ｎ型拡散層１４１を含む。
【０１９３】
図２０を参照して、ビット線１５３は、Ｎ型拡散層１４１に接続される。電源１４９は、スイッチ１５５を介してビット線１５３に接続される。リーク検出回路１４７は、Ｐ型ウェル１４５に接続される。
【０１９４】
ここで、リーク検出回路１４７は図１９のリーク検出回路１４７と同様である。また、電源１４９は、図１９の電源１４９に対応し、スイッチ１５５は、図１９の第２スイッチ１５１に対応する。
【０１９５】
ＤＲＡＭの待機時に、リーク電流を測定する際には、スイッチ１５５をオンにし、電源１４９からの電源電位をビット線１５３に供給する。そして、電源１４９からリーク検出回路１４７までの電流経路を作る。このようにした後リーク電流検出回路１４７にてビット線１５３とＮ型拡散層１４１との間のリーク電流を測定する。また、この場合には、ビット線１５３に供給される、電源電位ＶＣＣの１／２の電位の供給を、停止して測定することもできるし、１／２ＶＣＣの電位の供給を停止しなくてもよい。また、スイッチ１５５をオフの状態で、ビット線１５３に１／２ＶＣＣの電位を供給したままでもリーク電流を検出できる。
【０１９６】
以上のように、実施の形態１０における半導体装置としてのＤＲＡＭでは、希望する場所（ビット線１５３とＮ型拡散層１４１との間）のリーク電流を検出することができるため、半導体装置全体の中から、異常なリーク電流を発生している場所（不良の発生場所）を特定することができる。
【０１９７】
さらに、図２０では、ビット線１５３とＮ型拡散１４１との間のリーク電流を検出したが、上述したと同様にして、昇圧電源線とＮ型拡散層１４１との間のリーク電流を検出することもできる。すなわち、図２０のビット線１５３の代わりに、昇圧電源線を用いて、上記したと同様にして、リーク検出回路１４７によりリーク電流を検出する。
【０１９８】
（実施の形態１１）
実施の形態１１の半導体装置としてのＤＲＡＭにおいては、複数のメモリセルを有するメモリアレイを複数のサブメモリアレイに分割する。そして、複数のサブメモリアレイに対応して複数のリーク検出回路を設け、複数のリーク検出回路をサブメモリアレイごとに制御できるようにしたものである。たとえば、図１９のような回路構成をチップ上に展開し、複数のサブメモリアレイで制御するような場合である。
【０１９９】
図２１は、実施の形態１１による半導体装置としてのＤＲＡＭを示す概略ブロック図である。
【０２００】
図２１を参照して、実施の形態１１による半導体装置（ＤＲＡＭ）１は、サブメモリアレイＭ１〜Ｍ４、リーク検出回路Ｌ１〜Ｌ４、活性／非活性制御回路１６１、出力制御回路１６３、スイッチ１５９および１／２ＶＣＣ発生回路１５７を含む。
【０２０１】
リーク電流を検出しない時には、スイッチ１５９はオンとなり、１／２ＶＣＣ発生回路１５７から、ビット線振幅の１／２の電位がサブメモリアレイＭ１〜Ｍ４に供給される。
【０２０２】
リーク電流を検出する際には、スイッチ１５９をオフにし、１／２ＶＣＣ発生回路１５７からの電圧供給経路を遮断する。このスイッチ１５９は、リーク電流検出モードに入ることを示すテスト信号ＴＳに応じてオフにされる。
【０２０３】
活性／非活性制御回路１６１は、テスト信号ＴＳにより、デコード動作を開始する。すなわち、活性／非活性制御回路１６１は、リーク検出回路Ｌ１〜Ｌ４の活性／非活性に関する情報を有するテストビット信号Ｔ１〜Ｔ３をデコードし、リーク検出回路Ｌ１〜Ｌ４を活性化または非活性化させる信号を出力する。そして活性／非活性制御回路１６１からの信号に基づきリーク検出回路Ｌ１〜Ｌ４が個別に活性化または非活性化される。
【０２０４】
リーク検出回路Ｌ１〜Ｌ４における検出結果は出力制御回路１６３により外部へ出力される。
【０２０５】
ここで、リーク検出回路Ｌ１〜Ｌ４は、図１９のリーク検出回路１４７を用いることができる。また、出力制御回路１６３は、図１３，図１４または図１５の外部出力回路を用いることができる。活性／非活性制御回路１６１は、図４または図５の制御回路を用いることができる。すなわち、活性／非活性制御回路１６１は、図３の制御回路５と同様である。
【０２０６】
テスト信号ＴＳおよびテストビット信号Ｔ１〜Ｔ３を用いて活性／非活性制御回路１６１によりリーク検出回路Ｌ１〜Ｌ４を選択する方法は、実施の形態２で、テスト信号ＴＳおよびテストビット信号Ｔ１〜Ｔ３を用いて制御回路５によりスイッチＳ１〜Ｓ５のオン／オフを制御した場合と同様である。
【０２０７】
以上のように、実施の形態１１による半導体装置としてのＤＲＡＭでは、複数のサブメモリアレイＭ１〜Ｍ４に対応して複数のリーク検出回路Ｌ１〜Ｌ４が設けられており、個々のサブメモリアレイのリーク電流を検出することができる。このため、どのサブメモリアレイにおいて異常なリーク電流が発生しているかが非破壊で判別可能なため、異常電流の解析が容易になる。すなわち、複数のサブメモリアレイの中から異常なリーク電流を発生しているサブメモリアレイを特定できる。
【０２０８】
また、実施の形態１１によるＤＲＡＭでは、４つのサブメモリアレイＭ１〜Ｍ４のリーク電流を同時に検出することもできるし、別々に検出するともできる。そして、図２１においては、メモリアレイを４つのサブメモリアレイに分割しているが、この分割数はいくつでもかまわない。
【図面の簡単な説明】
【図１】 本発明の実施の形態１による半導体装置を示す概略ブロック図である。
【図２】 図１の半導体装置のリーク電流を測定する方法を説明するための図である。
【図３】 本発明の実施の形態２による半導体装置を示す概略ブロック図である。
【図４】 図３の制御回路の詳細を示す回路図の一例である。
【図５】 図３の制御回路５の詳細を示す回路図の他の例である。
【図６】 本発明の実施の形態２の変更例による半導体装置の動作を説明するためのタイミング図である。
【図７】 本発明の実施の形態２の変更例による半導体装置において、アドレスピンから入力されるテストビットを制御回路に伝達するための回路を示す概略ブロック図である。
【図８】 本発明の実施の形態３による半導体装置を示す概略ブロック図である。
【図９】 本発明の実施の形態４による半導体装置を示す概略ブロック図である。
【図１０】 本発明の実施の形態５による半導体装置を示す概略ブロック図である。
【図１１】 本発明の実施の形態６による半導体装置を示す概略ブロック図である。
【図１２】 図１１のリーク検出回路の詳細を示す回路図である。
【図１３】 図１１のリーク電流検出結果を出力するための外部出力回路を示す概略ブロック図である。
【図１４】 図１１のリーク電流検出結果を外部に出力するための他の外部出力回路を示す概略ブロック図である。
【図１５】 図１１のリーク電流検出結果を外部に出力するためのさらに他の外部出力回路を示す概略ブロック図である。
【図１６】 本発明の実施の形態７による半導体装置を示す概略ブロック図である。
【図１７】 図１６のリーク検出回路の詳細を示す回路図である。
【図１８】 本発明の実施の形態８による半導体装置を示す概略ブロック図である。
【図１９】 本発明の実施の形態９による半導体装置（ＤＲＡＭ）を示す概略ブロック図である。
【図２０】 本発明の実施の形態１０による半導体装置（ＤＲＡＭ）を示す概略ブロック図である。
【図２１】 本発明の実施の形態１１による半導体装置（ＤＲＡＭ）を示す概略ブロック図である。
【図２２】 従来の半導体装置を示す概略ブロック図である。
【符号の説明】
１ 半導体装置、３ テスタ、５ 制御回路、７〜１１，７７，９３ インバータ、１３ アドレスバッファ、１５ マルチプレクサ、１７ 基準電流発生回路、１９ 出力回路、２１ リーク電流取出回路、２３，２５，３３〜３７，６１，６３，６７，６９，８５〜９１，１２１，１２５〜１２９ ＰＭＯＳトランジスタ、２７〜３１，３９〜４３，４９〜５９，７１〜７６，８１，８３，１２３ ＮＭＯＳトランジスタ、４７ テスト対象回路、６５ 抵抗素子、７９，１３１ 定電流源、９５ レジスタ、９７ セレクタ、９９，１０３〜１０７ 出力バッファ、１０１，１０９〜１１３ 出力ピン、１１５ ＡＮＤ回路、１１７内部回路、１１９，１４７ リーク検出回路、１３３，１５７ １／２ＶＣＣ発生回路、１３５ 第１スイッチ、１３７ セルプレート、１３９ ストレージノード、１４１ Ｎ型拡散層、１４３ Ｐ型拡散層、１４５ Ｐ型ウェル（基板）、１４９ 電源、１５１ 第２スイッチ、１５３ ビット線、１５５，１５９スイッチ、１６１ 活性／非活性制御回路、１６３ 出力制御回路、Ｓ１〜Ｓ５ スイッチ、Ｐ１〜Ｐ５ スイッチ制御ピン、ａ１〜ａ５ 内部回路、Ａ０〜Ａ３アドレスピン、ＡＮ１〜ＡＮ５，ＢＮ１〜ＢＮ５ ＡＮＤ回路、ＩＮ１〜ＩＮ５ インバータ、Ｌ１〜Ｌ４ リーク検出回路、Ｍ１〜Ｍ４ サブメモリアレイ、ＴＳ テストパッド、Ｔ１〜Ｔ３ ビットパッド。
Claims (7)
- 第１のノードと第２のノードとの間に並列に設けられる複数の内部回路と、
前記複数の内部回路に対応して設けられ、複数のスイッチング信号に応じて、前記第１のノードと前記第２のノードとの間の対応する内部回路を介する電流経路を遮断する複数のスイッチング手段と、
待機時において、前記第２のノードに流れる、遮断されていない前記電流経路のリーク電流に応じた電流を取出すためのリーク電流取出手段と、
前記リーク電流に応じた電流と比較するための基準電流を発生する基準電流発生手段と、
前記リーク電流に応じた電流と前記基準電流とを比較ノードにおいて比較し、その比較結果を前記リーク電流の検出結果として出力する出力手段とを備え、
前記リーク電流取出手段は、
前記リーク電流に応じた電流を取出すときは、テスト信号に応じて、前記第２のノードと、電源電位を有する第３のノードとを切り離し、前記リーク電流に応じた電流を取出さないときは、前記テスト信号に応じて、前記第２のノードと前記第３のノードとを接続する接続手段を含む、半導体装置。 - 第１のノードと第２のノードとの間に並列に設けられる複数の内部回路と、
前記複数の内部回路に対応して設けられ、複数のスイッチング信号に応じて、前記第１のノードと前記第２のノードとの間の対応する内部回路を介する電流経路を遮断する複数のスイッチング手段と、
待機時において、前記第２のノードに流れる、遮断されていない前記電流経路のリーク電流に応じた電流を取出すためのリーク電流取出手段と、
前記リーク電流に応じた電流と比較するための基準電流を発生する基準電流発生手段と、
前記リーク電流に応じた電流と前記基準電流とを比較ノードにおいて比較し、その比較結果を前記リーク電流の検出結果として出力する出力手段とを備え、
前記基準電流発生手段は、
外部へ引抜く電流に応じた前記基準電流を発生する第２のカレントミラー手段を含む、半導体装置。 - 第１のノードと第２のノードとの間に並列に設けられる複数の内部回路と、
前記複数の内部回路に対応して設けられ、複数のスイッチング信号に応じて、前記第１のノードと前記第２のノードとの間の対応する内部回路を介する電流経路を遮断する複数のスイッチング手段と、
待機時において、前記第２のノードに流れる、遮断されていない前記電流経路のリーク電流に応じた電流を取出すためのリーク電流取出手段と、
前記リーク電流に応じた電流と比較するための基準電流を発生する基準電流発生手段と、
前記リーク電流に応じた電流と前記基準電流とを比較ノードにおいて比較し、その比較結果を前記リーク電流の検出結果として出力する出力手段とを備え、
前記基準電流発生手段は、
外部から印加される電圧に応じた前記基準電流を発生する第３のカレントミラー手段を含む、半導体装置。 - 第１のノードと第２のノードとの間に並列に設けられる複数の内部回路と、
前記複数の内部回路に対応して設けられ、複数のスイッチング信号に応じて、前記第１のノードと前記第２のノードとの間の対応する内部回路を介する電流経路を遮断する複数のスイッチング手段と、
待機時において、前記第２のノードに流れる、遮断されていない前記電流経路のリーク電流に応じた電流を取出すためのリーク電流取出手段と、
前記リーク電流に応じた電流と比較するための基準電流を発生する基準電流発生手段と、
前記リーク電流に応じた電流と前記基準電流とを比較ノードにおいて比較し、その比較結果を前記リーク電流の検出結果として出力する出力手段とを備え、
前記基準電流発生手段は、
複数の基準電流制御信号に応じた前記基準電流を発生する第４のカレントミラー手段を含む、半導体装置。 - 前記第４のカレントミラー手段は、
マスタとなるトランジスタと、
前記マスタとなるトランジスタに流れる電流量を調節するためのトランジスタと、
前記電流量を調節するトランジスタに、並列に接続される複数のトランジスタとを含み、
前記複数のトランジスタは、前記複数の基準電流制御信号により、そのオン／オフが制御され、
前記第４のカレントミラー手段は、前記電流量を調節するトランジスタに流れる電流に応じた前記基準電流を発生する、請求項４に記載の半導体装置。 - 前記基準電流発生手段は、
前記複数の基準電流制御信号を発生する基準電流制御手段をさらに含み、
前記基準電流制御手段は、外部からの所定のビット数を有するビット信号に応じて、前記複数の基準電流制御信号を発生する、請求項５に記載の半導体装置。 - 第１のノードと第２のノードとの間に並列に設けられる複数の内部回路と、
前記複数の内部回路に対応して設けられ、複数のスイッチング信号に応じて、前記第１のノードと前記第２のノードとの間の対応する内部回路を介する電流経路を遮断する複数のスイッチング手段と、
待機時において、前記第２のノードに流れる、遮断されていない前記電流経路のリーク電流に応じた電流を取出すためのリーク電流取出手段と、
前記リーク電流に応じた電流と比較するための基準電流を発生する基準電流発生手段と、
前記リーク電流に応じた電流と前記基準電流とを比較ノードにおいて比較し、その比較結果を前記リーク電流の検出結果として出力する出力手段と、
外部からの所定のビット数を有するビット信号に応じて、前記複数のスイッチング信号を発生する制御手段とを備える、半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25878595A JP3641517B2 (ja) | 1995-10-05 | 1995-10-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25878595A JP3641517B2 (ja) | 1995-10-05 | 1995-10-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09101347A JPH09101347A (ja) | 1997-04-15 |
| JP3641517B2 true JP3641517B2 (ja) | 2005-04-20 |
Family
ID=17325046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25878595A Expired - Fee Related JP3641517B2 (ja) | 1995-10-05 | 1995-10-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3641517B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000011486A1 (fr) | 1998-08-24 | 2000-03-02 | Hitachi, Ltd. | Circuit integre a semi-conducteur |
| JP2003030999A (ja) * | 2001-07-18 | 2003-01-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP4516294B2 (ja) * | 2003-09-30 | 2010-08-04 | パナソニック株式会社 | 半導体装置及び半導体装置の製造方法 |
| DE60328727D1 (de) * | 2003-11-05 | 2009-09-17 | Ibm | Heiss umschaltbarer spannungsbus für iddq-strommessungen |
| KR20060119720A (ko) * | 2003-12-25 | 2006-11-24 | 테스토 리사치 라보라토리즈 가부시키가이샤 | 표시 장치의 구동 장치, 표시 장치, 구동 장치 또는 표시장치의 검사 방법 |
| WO2008069025A1 (ja) * | 2006-11-29 | 2008-06-12 | Nec Corporation | 半導体装置 |
| JP5057430B2 (ja) * | 2006-12-18 | 2012-10-24 | ルネサスエレクトロニクス株式会社 | 半導体集積回路とその製造方法 |
| KR100927783B1 (ko) | 2007-01-23 | 2009-11-20 | 주식회사 하이닉스반도체 | 메모리 소자의 페일 비트 검증 회로 및 검증 방법 |
| JP5128177B2 (ja) * | 2007-05-21 | 2013-01-23 | ルネサスエレクトロニクス株式会社 | 半導体集積回路およびそのテスト方法 |
| JP5264196B2 (ja) * | 2008-01-21 | 2013-08-14 | キヤノン株式会社 | 電子機器および制御方法 |
| JP5190767B2 (ja) * | 2008-02-12 | 2013-04-24 | 日本電気株式会社 | モニタ回路およびリソース制御方法 |
| US8476917B2 (en) * | 2010-01-29 | 2013-07-02 | Freescale Semiconductor, Inc. | Quiescent current (IDDQ) indication and testing apparatus and methods |
| JP5094941B2 (ja) * | 2010-10-06 | 2012-12-12 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
| CN111868537B (zh) | 2018-03-12 | 2023-12-05 | 罗姆股份有限公司 | 半导体装置以及半导体装置的识别方法 |
| WO2022219720A1 (ja) * | 2021-04-13 | 2022-10-20 | 三菱電機株式会社 | 半導体集積回路および半導体装置 |
-
1995
- 1995-10-05 JP JP25878595A patent/JP3641517B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09101347A (ja) | 1997-04-15 |
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Free format text: PAYMENT UNTIL: 20080128 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090128 Year of fee payment: 4 |
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