JPS61180999A - ダイナミツクｒｏｍ回路 - Google Patents
ダイナミツクｒｏｍ回路Info
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- JPS61180999A JPS61180999A JP60021237A JP2123785A JPS61180999A JP S61180999 A JPS61180999 A JP S61180999A JP 60021237 A JP60021237 A JP 60021237A JP 2123785 A JP2123785 A JP 2123785A JP S61180999 A JPS61180999 A JP S61180999A
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- clock
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、Ｎ型及びＰ型ＭＯ８トランジスタ構成のダイ
ナミックＲＯＭ回路を有する１ｆツブに集積されたマイ
クロコンピュータ等の、ダイナミックＲＯＭ回路を有す
る集積回路において、前記ＦＩＬＭ回路の動作速度を改
善する手段に関する。
ナミックＲＯＭ回路を有する１ｆツブに集積されたマイ
クロコンピュータ等の、ダイナミックＲＯＭ回路を有す
る集積回路において、前記ＦＩＬＭ回路の動作速度を改
善する手段に関する。
従来の技術
第２図は、従来のＮ型及びＰ型ＭＯ８トランジスタ構成
のダイナミックＲＯＭ回路を示すものであシ、１４は行
デコーダ、１５はワード線、１６ハヒツト線、１７はエ
ンハンスメント型ＭＯＳｌ−ランジスタ（以下Ｍ ＯＳ
Ｔｒと記す）、１８はエンハンスメント型ＭＯ８Ｔｒ
、 １９はエンハンスメント型ＭＯ８Ｔｒ、２０，
２１．２２，２３゜２４はエンハンスメント型ＭＯ３Ｔ
ｒである。
のダイナミックＲＯＭ回路を示すものであシ、１４は行
デコーダ、１５はワード線、１６ハヒツト線、１７はエ
ンハンスメント型ＭＯＳｌ−ランジスタ（以下Ｍ ＯＳ
Ｔｒと記す）、１８はエンハンスメント型ＭＯ８Ｔｒ
、 １９はエンハンスメント型ＭＯ８Ｔｒ、２０，
２１．２２，２３゜２４はエンハンスメント型ＭＯ３Ｔ
ｒである。
ム１．Ａ２はワード線の一部、Ｄｌはビット線の一部を
示す。φ４．φ２は入力クロックである。第３図は第２
図の回路のタイミング図である。クロックφ１．φ２に
よるワード線１６のうちの所定ワード線入４．Ａ２の電
圧の変化、及びビット線１６のうちのひとつのワード線
り、の電圧の変化をタイミング図で示している。
示す。φ４．φ２は入力クロックである。第３図は第２
図の回路のタイミング図である。クロックφ１．φ２に
よるワード線１６のうちの所定ワード線入４．Ａ２の電
圧の変化、及びビット線１６のうちのひとつのワード線
り、の電圧の変化をタイミング図で示している。
第２図において、行デコーダ１４のワード線１６はクロ
ックφ、により活性化される。ワード線１６のム１２人
、についてみると、クロックφ。
ックφ、により活性化される。ワード線１６のム１２人
、についてみると、クロックφ。
が９Ｈ”の時、ワード線Ａ、、Ａ２の状態の変化が起こ
る。第３図のタイミング図では、ワード線Ａ１の初期状
態はｔ Ｌ ｌ“であり、クロックφ、が１９ ）！
＋１になると、ワード線入、の状態が”Ｌ”からｔｌ
Ｈ”に変化する。さらにクロックφ、が２回目の“Ｈ”
になると、ワード線Ａ１の状態は°Ｈ”からＬ”に変化
する。同様に、ワード線入２の初期状態は＋１ Ｌ”で
あり、クロックφ１がＨ”になると、ワード線Ａ２の状
態はｔｌ Ｌ”′になり変化しない。
る。第３図のタイミング図では、ワード線Ａ１の初期状
態はｔ Ｌ ｌ“であり、クロックφ、が１９ ）！
＋１になると、ワード線入、の状態が”Ｌ”からｔｌ
Ｈ”に変化する。さらにクロックφ、が２回目の“Ｈ”
になると、ワード線Ａ１の状態は°Ｈ”からＬ”に変化
する。同様に、ワード線入２の初期状態は＋１ Ｌ”で
あり、クロックφ１がＨ”になると、ワード線Ａ２の状
態はｔｌ Ｌ”′になり変化しない。
さらにクロックφ１が２回目のｌ（Ｈ”になると、ワー
ド線入、の状態はＬ″からＩＴ Ｈ１１に変化する。
ド線入、の状態はＬ″からＩＴ Ｈ１１に変化する。
また、第２図のエンハンスメント型Ｍ ＯＳ Ｔｒ１９
はクロックφ、で活性化し、ビット数１６をすべてＴＩ
Ｈ１１にする。この時、ビット線１６はエンハンスメ
ント型ＭＯ３Ｔｒ １９でプリチャージされたといい、
この機構をプリチャージ機構といり、プリチャージされ
る。第３図のタイミング図では、ビット線り、の初期状
態は′Ｌ″であり、クロックφ１が′Ｈ”になると、ビ
ット線り、の状態が′Ｌ”から′Ｈ”に変化する。さら
にクロックφ、が２回目の” Ｈ”になると、ビット線
り。
はクロックφ、で活性化し、ビット数１６をすべてＴＩ
Ｈ１１にする。この時、ビット線１６はエンハンスメ
ント型ＭＯ３Ｔｒ １９でプリチャージされたといい、
この機構をプリチャージ機構といり、プリチャージされ
る。第３図のタイミング図では、ビット線り、の初期状
態は′Ｌ″であり、クロックφ１が′Ｈ”になると、ビ
ット線り、の状態が′Ｌ”から′Ｈ”に変化する。さら
にクロックφ、が２回目の” Ｈ”になると、ビット線
り。
の状態が°“Ｌ”からｔ（１１１に変化する。
次にφ２が活性化すると、すでにワード線１５の活性化
によりオン状態になったＭ ＯＳ ’ｒｒを通じてＯＶ
への電流経路を有するビット線１６は放電される。アク
セスしたワードに対してトランジスタが配置されていな
いビット線１６は、プリチャージされた状態のままにな
る。第３図のタイミング図で、ビット線り、についてみ
ると、クロックφ１がＴｔ Ｈ１１になると、ビット線
Ａ１が” Ｈ”。
によりオン状態になったＭ ＯＳ ’ｒｒを通じてＯＶ
への電流経路を有するビット線１６は放電される。アク
セスしたワードに対してトランジスタが配置されていな
いビット線１６は、プリチャージされた状態のままにな
る。第３図のタイミング図で、ビット線り、についてみ
ると、クロックφ１がＴｔ Ｈ１１になると、ビット線
Ａ１が” Ｈ”。
ヒツト線入２ カ” Ｌ”になり、ＭＯ５Ｔｒ２０がオ
ン状態、ＭＯＳＴｒ ２１．２３．２４はオフ状態にな
る。次に、クロックφ２が°゛Ｈ”になるとＭＯＳＴｒ
１８がオン状態になり、ビット線り。
ン状態、ＭＯＳＴｒ ２１．２３．２４はオフ状態にな
る。次に、クロックφ２が°゛Ｈ”になるとＭＯＳＴｒ
１８がオン状態になり、ビット線り。
は、オン状態のＭＯ８Ｔｒ２ｏを通じてＯＶへの電流経
路ができ放電される。すなわち読み出しデータはｔゞＬ
ｌ＋になる。クロックφ１が２回目の！＋ ＨＩＩＫ
なると、ビット線入、がＬ”、ビット線Ａ ２ カ”
Ｈ１１になり、ＭＯ３Ｔｒ２０がオフ状態、ＭＯＳＴｒ
２１．２３．２４がオン状態になる。このとき、クロ
ックφ２が” Ｈ”になると、ＭＯＳＴｒ １Ｂがオン
状態になるが、ビット線Ｄ１は、ｏＶへの電流経路がな
いため、Ｈ′′のままである。すなわち読み出しデータ
は°１Ｈ”になる。
路ができ放電される。すなわち読み出しデータはｔゞＬ
ｌ＋になる。クロックφ１が２回目の！＋ ＨＩＩＫ
なると、ビット線入、がＬ”、ビット線Ａ ２ カ”
Ｈ１１になり、ＭＯ３Ｔｒ２０がオフ状態、ＭＯＳＴｒ
２１．２３．２４がオン状態になる。このとき、クロ
ックφ２が” Ｈ”になると、ＭＯＳＴｒ １Ｂがオン
状態になるが、ビット線Ｄ１は、ｏＶへの電流経路がな
いため、Ｈ′′のままである。すなわち読み出しデータ
は°１Ｈ”になる。
発明が解決しようとする問題点
しかしながら上記従来のダイナミックＲＯＭ回路は、下
記の問題点を有している。即ち、クロックφ１が活性状
態の時にＲＯＭのビット線１６がすべてプリチャージさ
れた状態で、クロックφ２が活性化した場合、すでにワ
ード線１６の活性化により導通したトランジスタを通じ
てＯＶへの電流経路を有するビット線１６が放電する時
間で読み出しサイクルの動作速度を決定する。このため
、ＲＯＭの読み出しサイクルの動作速度を上げるには、
ＭＯＳＴｒ ２０，２１．２２，２３．２４とＭＯ３Ｔ
ｒ１８で構成される電流経路の電流駆動能力を上げる必
要がある。これを達成するには、集積回路においては、
ＭＱＳＴｒ １Ｂ、２０゜２１．２２，２３．２４の幾
何学的なサイズが増加し、高密度の集積回路として適さ
ない。
記の問題点を有している。即ち、クロックφ１が活性状
態の時にＲＯＭのビット線１６がすべてプリチャージさ
れた状態で、クロックφ２が活性化した場合、すでにワ
ード線１６の活性化により導通したトランジスタを通じ
てＯＶへの電流経路を有するビット線１６が放電する時
間で読み出しサイクルの動作速度を決定する。このため
、ＲＯＭの読み出しサイクルの動作速度を上げるには、
ＭＯＳＴｒ ２０，２１．２２，２３．２４とＭＯ３Ｔ
ｒ１８で構成される電流経路の電流駆動能力を上げる必
要がある。これを達成するには、集積回路においては、
ＭＱＳＴｒ １Ｂ、２０゜２１．２２，２３．２４の幾
何学的なサイズが増加し、高密度の集積回路として適さ
ない。
本発明は、前述の問題点を除去し、高密度の集積回路に
適した、読み出しサイクルの動作速度の速い、ダイナミ
ックＲＯＭ回路を提供することを目的とするものである
。
適した、読み出しサイクルの動作速度の速い、ダイナミ
ックＲＯＭ回路を提供することを目的とするものである
。
問題点を解決するための手段
本発明は、前記問題点を解決するため、ビット線のプリ
チャージ用負荷トランジスタのゲートに接続する信号線
に第１Ｍ０５Ｔｒのゲートとドレインを接続し、第１Ｍ
０３Ｔｒのソースが第２Ｍ ＯＳ Ｔｒのゲートとドレ
インに接続し、第２Ｍ ＯＳ Ｔｒのソースを接地する
ことにより、ビット線のプリチャージ用負荷トランジス
タのゲートに接続する信号線の” Ｈ”レベルの電圧を
下げ、ビット線プリチャージ電圧を低下させ、ビット線
の電圧がプリチャージ電圧からビット線につながるＭＯ
８回路の入力スイッチングレベルまで下がるのに要する
時間で決まるダイナミックＲＯＭの読み出しサイクル時
間を減少させるものである。
チャージ用負荷トランジスタのゲートに接続する信号線
に第１Ｍ０５Ｔｒのゲートとドレインを接続し、第１Ｍ
０３Ｔｒのソースが第２Ｍ ＯＳ Ｔｒのゲートとドレ
インに接続し、第２Ｍ ＯＳ Ｔｒのソースを接地する
ことにより、ビット線のプリチャージ用負荷トランジス
タのゲートに接続する信号線の” Ｈ”レベルの電圧を
下げ、ビット線プリチャージ電圧を低下させ、ビット線
の電圧がプリチャージ電圧からビット線につながるＭＯ
８回路の入力スイッチングレベルまで下がるのに要する
時間で決まるダイナミックＲＯＭの読み出しサイクル時
間を減少させるものである。
作用
本発明によると、ビット線プリチャージ電圧を低くする
ことによって、ダイナミックＲＯＭの読み出しサイクル
時間を、ＭＯＳＴｒ １８．２０゜２１．２２，２３．
２４の幾何学的サイズ増加なしに、減少させることがで
きるーまた、ビット線のプリチャージに要する時間も増
加しないため、集積回路の高密度化、高速動作化に好適
である。
ことによって、ダイナミックＲＯＭの読み出しサイクル
時間を、ＭＯＳＴｒ １８．２０゜２１．２２，２３．
２４の幾何学的サイズ増加なしに、減少させることがで
きるーまた、ビット線のプリチャージに要する時間も増
加しないため、集積回路の高密度化、高速動作化に好適
である。
実施例
第１図は、本発明の実施例を示す。
１は行デコーダ、２はワード線（群）、３はビット線（
群）、４はエンハンスメント型ＭＯ３Ｔｒ。
群）、４はエンハンスメント型ＭＯ３Ｔｒ。
５はエンハンスメントｆｉＭ ＯＳ Ｔｒ 、 ６バ
エンバーｙス）ｌント型ＭＯ３Ｔｒ、７，８，９，１０
゜１１はエンハンスメント型ＭＯ３Ｔｒ、１２゜１３は
エンハンスメント型Ｍ ＯＳ Ｔｒである。
エンバーｙス）ｌント型ＭＯ３Ｔｒ、７，８，９，１０
゜１１はエンハンスメント型ＭＯ３Ｔｒ、１２゜１３は
エンハンスメント型Ｍ ＯＳ Ｔｒである。
人４９人、はワード線の一部、Ｄ２はビット線の一部を
示す。φ１．φ２は入力クロックである。第１図の回路
のタイミング図は第３図の場合と同じである。なお、第
３図では、クロックφ１．φ２によるワード線２のうち
の所定ワード線Ａ、、Ａ２の電圧の変化、及びビット線
３のうちのひとつのビット線Ｄ２の電圧の変化をタイミ
ング図で示してい作を以下に説明する。第１図において
、行デコーダ１のワード線２はクロックφ１により活性
化される。ワード線２のうちの所定のワード線入１１人
２についてみると、クロックφ、が°゛Ｈ″の時、ワー
ド線Ａ１２人、の状態の変化が起こる。第３図のタイミ
ング図では、ワード線Ａ１の初期状態はｌｔ Ｌ ｌッ
であり、クニックφ、がｔ（ＨＩ＋になると、ワード線
入、の状態がＬ”から１１ Ｈ”に変化する。さらにク
ロックφ、が２回目の”Ｈ”になると、ワード線入、の
状態はＨ”から′Ｌ″に変化する。同様に、ワード線Ａ
２の初期状態は′Ｌであり、クロックφ、が°Ｈ″にな
ると、ワード線Ａ２の状態がＬ″になり変化しない。さ
らにクロックφ、が２回目の“Ｈ″になると、ワード線
Ａ２の状態は′Ｌ”から′Ｈ′″に変化する。
示す。φ１．φ２は入力クロックである。第１図の回路
のタイミング図は第３図の場合と同じである。なお、第
３図では、クロックφ１．φ２によるワード線２のうち
の所定ワード線Ａ、、Ａ２の電圧の変化、及びビット線
３のうちのひとつのビット線Ｄ２の電圧の変化をタイミ
ング図で示してい作を以下に説明する。第１図において
、行デコーダ１のワード線２はクロックφ１により活性
化される。ワード線２のうちの所定のワード線入１１人
２についてみると、クロックφ、が°゛Ｈ″の時、ワー
ド線Ａ１２人、の状態の変化が起こる。第３図のタイミ
ング図では、ワード線Ａ１の初期状態はｌｔ Ｌ ｌッ
であり、クニックφ、がｔ（ＨＩ＋になると、ワード線
入、の状態がＬ”から１１ Ｈ”に変化する。さらにク
ロックφ、が２回目の”Ｈ”になると、ワード線入、の
状態はＨ”から′Ｌ″に変化する。同様に、ワード線Ａ
２の初期状態は′Ｌであり、クロックφ、が°Ｈ″にな
ると、ワード線Ａ２の状態がＬ″になり変化しない。さ
らにクロックφ、が２回目の“Ｈ″になると、ワード線
Ａ２の状態は′Ｌ”から′Ｈ′″に変化する。
第４図は、ダイナミックＲＯＭの読み出しサイクルのビ
ット線の電圧と時間の関係を示している。
ット線の電圧と時間の関係を示している。
ダイナミックＲＯＭの読み出しサイクル時間は、同図で
示す様にビット線の電圧がプリチャージ電圧からビット
線につながるＭ ＯＳ Ｔｒの入力スイッチングレベル
まで下がるのに要する時間である。
示す様にビット線の電圧がプリチャージ電圧からビット
線につながるＭ ＯＳ Ｔｒの入力スイッチングレベル
まで下がるのに要する時間である。
Ｍ ＯＳ Ｔｒの入力スイッチングレベルは、特別な設
計をしなければプロセスによシ一定である。例えば、５
ｖ動作のＮ型ＭＯＳトランジスタの場合、約１．６ｖで
ある。また、放電曲線はＭＯＳトランジスタの幾何学的
寸法によって決まり、幾何学的寸法が一定なら一定にな
る。以上より、読み出しサイクル時間を短くするには、
プリチャージの電圧を下げればよいことが解る。第４図
で特性曲線入はプリチャージ電圧を下げない場合、特性
曲線Ｂはプリチャージ電圧を下げた場合を示す。特性曲
線Ｂの方が同人より時間帯分でだけ読み出し時間が短く
なることが解る。
計をしなければプロセスによシ一定である。例えば、５
ｖ動作のＮ型ＭＯＳトランジスタの場合、約１．６ｖで
ある。また、放電曲線はＭＯＳトランジスタの幾何学的
寸法によって決まり、幾何学的寸法が一定なら一定にな
る。以上より、読み出しサイクル時間を短くするには、
プリチャージの電圧を下げればよいことが解る。第４図
で特性曲線入はプリチャージ電圧を下げない場合、特性
曲線Ｂはプリチャージ電圧を下げた場合を示す。特性曲
線Ｂの方が同人より時間帯分でだけ読み出し時間が短く
なることが解る。
また一般にＭ ＯＳ Ｔｒのしきい値電圧Ｖ、が上がる
と、ＲＯＭの読み出ししきい値電圧も上昇する。本発明
の回路を採用するとＭＯＳＴｒのしきい値Ｖ？が上昇す
ると自動的にプリチャージ電圧も上昇し、自動的にプロ
セスのばらつきの補償ができる利点もある。
と、ＲＯＭの読み出ししきい値電圧も上昇する。本発明
の回路を採用するとＭＯＳＴｒのしきい値Ｖ？が上昇す
ると自動的にプリチャージ電圧も上昇し、自動的にプロ
セスのばらつきの補償ができる利点もある。
次にエンハンスメント型ＭＯ３Ｔｒ５のゲートに入る信
号線は、併せて、ＭＯＳＴｒ１２のゲートとドレインに
接続され、ＭＯＳＴｒ １２のソースは、ＭＯ３Ｔｒ１
３のゲートとドレイ／に接続され、ＭＯ３Ｔｒ１３のソ
ースは接地されている。
号線は、併せて、ＭＯＳＴｒ１２のゲートとドレインに
接続され、ＭＯＳＴｒ １２のソースは、ＭＯ３Ｔｒ１
３のゲートとドレイ／に接続され、ＭＯ３Ｔｒ１３のソ
ースは接地されている。
第５図によりＭＯＳＴｒ １２，１３の効果を説明する
。第６図の様に、クロックφ、の逆相クロック［をイン
バータ２６０入力に接続し、インバータの出力をＭＯ８
Ｔｒ１２，１３のゲートとドレインに接続し、ｖｌ、ｖ
２を図で示す点の電圧とすると、ＭＯＳＴｒ １２，１
３は、それぞれドレイ／とゲートが接続されているため
、ＭＯＳＴｒの飽和領域特性で動作し、クロックφ、が
Ｈ′”のときＭＯ３Ｔｒ１２，１３はオン状態になり、
ＭＯＳＴｒのしきい値電圧をＶＴ１ＭＯ８Ｔｒのバック
ゲート・バイアス効果によるしきい値電圧の変動分をΔ
ｖＴとすると、ＭＯ３Ｔｒの動作条件がソースゲート間
電圧をｖＧｓとすればｖ、ｓ≧ｖＴだからｖ、＝ｖ、、
ｖ、、＝ｖＴ十ｖＴ＋ΔＶＴ＝２Ｖ。
。第６図の様に、クロックφ、の逆相クロック［をイン
バータ２６０入力に接続し、インバータの出力をＭＯ８
Ｔｒ１２，１３のゲートとドレインに接続し、ｖｌ、ｖ
２を図で示す点の電圧とすると、ＭＯＳＴｒ １２，１
３は、それぞれドレイ／とゲートが接続されているため
、ＭＯＳＴｒの飽和領域特性で動作し、クロックφ、が
Ｈ′”のときＭＯ３Ｔｒ１２，１３はオン状態になり、
ＭＯＳＴｒのしきい値電圧をＶＴ１ＭＯ８Ｔｒのバック
ゲート・バイアス効果によるしきい値電圧の変動分をΔ
ｖＴとすると、ＭＯ３Ｔｒの動作条件がソースゲート間
電圧をｖＧｓとすればｖ、ｓ≧ｖＴだからｖ、＝ｖ、、
ｖ、、＝ｖＴ十ｖＴ＋ΔＶＴ＝２Ｖ。
＋ΔＶ、となる。クロックφ、が１１１． ｌ＋のとき
はＭＯ３Ｔｒ １２．１３は、ｔ７状態であり、ＭＯ８
Ｔｒ１２．１３による効果は全くない。第６図は、第５
図でクロック鱈°が入力されたとき、インバータ２６の
出力、すなわち、クロックφ、の負荷レベルｖ２と時間
の関係を示している。特性ＡはＭＯ３Ｔｒ １２，１３
がない場合であシ、特性ＢはＭＯ３Ｔｒ１２，１３があ
る場合である。クロックφ、の負荷レベルｖ２が２ｖＴ
＋ΔＶ、以下の場合、ＭＯ３Ｔｒ １２，１３はオフ状
態であり、ＭＯ３Ｔｒ１２，１３による効果は全くない
。クロックφ１の負荷レベルｖ２が２ＶＴ＋ΔＶ、より
大きい場合、ＭＯ３Ｔｒ１２，１３はオン状態になり、
ＭＯ３Ｔｒ１２，１３を通じてＯｖへの電を５Ｖ、ＶＴ
を１．６Ｙ、ΔＶ、を１ｖとすると、２Ｖ、＋ΔｖＴ＝
４ｖとなり、インバータ２６の出力電圧が４ｖ以下の時
は、クロックφ１の負荷レベルｖ２はインバータの出力
電圧そのものであり、インバータ２６の出力電圧が４Ｖ
以上の時ＭＯＳＴｒ１２．１３がオン状態になり、イン
バータ２６の出力電圧が４ｖから６ｖに変化してもＭ
ＯＳ Ｔｒ１２．１３を流れる電流により、クロックφ
、の負荷レベルｖ２はほぼ４ｖに保たれる。またクロッ
クφ１の負荷レベルｖ２がＬ″からＨ”に変化する立上
りも、クロックφ１が４ｖ以下の時、同レベルｖ２はイ
ンバータ２６の出力電圧に等しいため急峻である。
はＭＯ３Ｔｒ １２．１３は、ｔ７状態であり、ＭＯ８
Ｔｒ１２．１３による効果は全くない。第６図は、第５
図でクロック鱈°が入力されたとき、インバータ２６の
出力、すなわち、クロックφ、の負荷レベルｖ２と時間
の関係を示している。特性ＡはＭＯ３Ｔｒ １２，１３
がない場合であシ、特性ＢはＭＯ３Ｔｒ１２，１３があ
る場合である。クロックφ、の負荷レベルｖ２が２ｖＴ
＋ΔＶ、以下の場合、ＭＯ３Ｔｒ １２，１３はオフ状
態であり、ＭＯ３Ｔｒ１２，１３による効果は全くない
。クロックφ１の負荷レベルｖ２が２ＶＴ＋ΔＶ、より
大きい場合、ＭＯ３Ｔｒ１２，１３はオン状態になり、
ＭＯ３Ｔｒ１２，１３を通じてＯｖへの電を５Ｖ、ＶＴ
を１．６Ｙ、ΔＶ、を１ｖとすると、２Ｖ、＋ΔｖＴ＝
４ｖとなり、インバータ２６の出力電圧が４ｖ以下の時
は、クロックφ１の負荷レベルｖ２はインバータの出力
電圧そのものであり、インバータ２６の出力電圧が４Ｖ
以上の時ＭＯＳＴｒ１２．１３がオン状態になり、イン
バータ２６の出力電圧が４ｖから６ｖに変化してもＭ
ＯＳ Ｔｒ１２．１３を流れる電流により、クロックφ
、の負荷レベルｖ２はほぼ４ｖに保たれる。またクロッ
クφ１の負荷レベルｖ２がＬ″からＨ”に変化する立上
りも、クロックφ１が４ｖ以下の時、同レベルｖ２はイ
ンバータ２６の出力電圧に等しいため急峻である。
第１図のエンハンスメント型ＭＯ３Ｔｒ６はクロックφ
１で活性化し、ビット線３をすべて１Ｈ″にする。ビッ
ト線Ｄ２についてみると、クロックφ１が１Ｈ”のとき
、ＭＯ８Ｔｒｓがオン状態になって、プリチャージされ
る。第３図のタイミング図では、ビット線Ｄ２の初期状
態はＬ”であり、クロックφ１がｔｔ Ｈ”になると、
ビット線Ｄ２の状態が“Ｌ″から１４ Ｈ１１に変化す
る。さらにクロックφ、が２回目のＨ”になると、ビッ
ト線Ｄ２の状態がＬ″から” Ｈ”に変化する。ビット
線Ｄ２のＩ ａ ｌｌレベルは、Ｍ ＯＳ Ｔｒの動作
条件がｖＧＳ≧ｖ、−ｒあり、ＭＯ８Ｔｒ５のゲートに
入る信号の゛１Ｈ″レベルが２ｖＴ＋ΔｖＴであるから
、２ｖＴ＋ΔｖＴ−ｖ、＝ｖ、＋Δｖ、 となる。
１で活性化し、ビット線３をすべて１Ｈ″にする。ビッ
ト線Ｄ２についてみると、クロックφ１が１Ｈ”のとき
、ＭＯ８Ｔｒｓがオン状態になって、プリチャージされ
る。第３図のタイミング図では、ビット線Ｄ２の初期状
態はＬ”であり、クロックφ１がｔｔ Ｈ”になると、
ビット線Ｄ２の状態が“Ｌ″から１４ Ｈ１１に変化す
る。さらにクロックφ、が２回目のＨ”になると、ビッ
ト線Ｄ２の状態がＬ″から” Ｈ”に変化する。ビット
線Ｄ２のＩ ａ ｌｌレベルは、Ｍ ＯＳ Ｔｒの動作
条件がｖＧＳ≧ｖ、−ｒあり、ＭＯ８Ｔｒ５のゲートに
入る信号の゛１Ｈ″レベルが２ｖＴ＋ΔｖＴであるから
、２ｖＴ＋ΔｖＴ−ｖ、＝ｖ、＋Δｖ、 となる。
次にクロックφ２が活性化すると、すでにワード線２の
活性化によりオン状態になされたＭＯ３Ｔｒを通じてＯ
Ｖへの電流経路を有するビット線３は放電される。アク
セスしたワードに対してトランジスタが配置されていな
いビット線３は、プリチャージされた状態のままになる
。第３図のビット線Ｄ２についてみると、クロックφ１
がｔｔ Ｈｔｔになるとワード線入、が°°Ｈ”、ワー
ド線Ａ２がＩＩ Ｌ”になり、ＭＯ３Ｔｒ７がオン状態
、ＭＯ３Ｔｒ８．１０．１１がオフ状態になる。次にφ
２が１１ Ｈ”になるとＭＯ３Ｔｒ６がオン状態になり
、なわち読み出しデータはゞＬ”になる。クロックφ、
が２回目の”Ｈ”になるとワード線入１が”Ｌ”、ワー
ド線人２が”Ｈ”になり、ＭＯ３Ｔｒ７がオフ状態、Ｍ
Ｏ８Ｔｒ ８，１０．１１がオフ状態になる。次にクロ
ックφ２が“Ｈ”になると、ＭＯ８Ｔｒ８がオン状態に
なり、ビット線Ｄ２はＯＶへの電流経路がないため１Ｈ
”のままになる。
活性化によりオン状態になされたＭＯ３Ｔｒを通じてＯ
Ｖへの電流経路を有するビット線３は放電される。アク
セスしたワードに対してトランジスタが配置されていな
いビット線３は、プリチャージされた状態のままになる
。第３図のビット線Ｄ２についてみると、クロックφ１
がｔｔ Ｈｔｔになるとワード線入、が°°Ｈ”、ワー
ド線Ａ２がＩＩ Ｌ”になり、ＭＯ３Ｔｒ７がオン状態
、ＭＯ３Ｔｒ８．１０．１１がオフ状態になる。次にφ
２が１１ Ｈ”になるとＭＯ３Ｔｒ６がオン状態になり
、なわち読み出しデータはゞＬ”になる。クロックφ、
が２回目の”Ｈ”になるとワード線入１が”Ｌ”、ワー
ド線人２が”Ｈ”になり、ＭＯ３Ｔｒ７がオフ状態、Ｍ
Ｏ８Ｔｒ ８，１０．１１がオフ状態になる。次にクロ
ックφ２が“Ｈ”になると、ＭＯ８Ｔｒ８がオン状態に
なり、ビット線Ｄ２はＯＶへの電流経路がないため１Ｈ
”のままになる。
すなわち読み出しデータはゞ“Ｈ”になる。
読み出しサイクルの時間を決める要因の１つは、ビット
線プリチャージの電圧である。第２図の回路では、ビッ
ト線プリチャージの電圧は％ ｖＤＤ−ｖＴであり、
第１図の回路では、ｖ、＋ΔｖＴである。ビット線３が
ＭＯ８Ｔｒ６を通じて放電され、次段のＭＯ８回路がス
イッチングするのに充分な電圧まで下がるのに要する時
間は、ビット線３のプリチャージの電圧が低いため短い
。仮にｖｏを６Ｖ、Ｖ？を１Ｖ、ΔｖＴを２ｖとし、次
段のＭＯ８回路のスイッチング電圧を１．６ｖとすると
、ビット線プリチャージの電圧が１．６ｖに下がるまで
の時間は、電圧が時間の１次関数で下がると近似すれば
、従来の回路のビット線プリチャージ電圧が４Ｖ、本発
明の回路が３ｖとなるため、従来の回路を１とすると本
発明の回路では０．８になり、４０％時間が短くなる。
線プリチャージの電圧である。第２図の回路では、ビッ
ト線プリチャージの電圧は％ ｖＤＤ−ｖＴであり、
第１図の回路では、ｖ、＋ΔｖＴである。ビット線３が
ＭＯ８Ｔｒ６を通じて放電され、次段のＭＯ８回路がス
イッチングするのに充分な電圧まで下がるのに要する時
間は、ビット線３のプリチャージの電圧が低いため短い
。仮にｖｏを６Ｖ、Ｖ？を１Ｖ、ΔｖＴを２ｖとし、次
段のＭＯ８回路のスイッチング電圧を１．６ｖとすると
、ビット線プリチャージの電圧が１．６ｖに下がるまで
の時間は、電圧が時間の１次関数で下がると近似すれば
、従来の回路のビット線プリチャージ電圧が４Ｖ、本発
明の回路が３ｖとなるため、従来の回路を１とすると本
発明の回路では０．８になり、４０％時間が短くなる。
従ってダイナミックＲＯＭの読み出しサイクルの動作速
度が４０％速くなる。
度が４０％速くなる。
第３図のビット線Ｄ２のタイミング中で、時間帯↑１は
従来の回路と本発明の回路の読み出しサイクル時間の差
を示している。
従来の回路と本発明の回路の読み出しサイクル時間の差
を示している。
また一般にＭＯ３Ｔｒのしきい値電圧Ｖ、が上がると、
ＲＯＭの読み出ししきい値電圧も上昇する。本発明の回
路では、ビット線プリチャージの電圧はＶ、＋ΔＶ、で
あ’）ｓ”Ｔが上昇すると自動的にビット線プリチャー
ジの電圧も上昇し、自動的にプロセスのばらつきの補償
ができる利点もある。
ＲＯＭの読み出ししきい値電圧も上昇する。本発明の回
路では、ビット線プリチャージの電圧はＶ、＋ΔＶ、で
あ’）ｓ”Ｔが上昇すると自動的にビット線プリチャー
ジの電圧も上昇し、自動的にプロセスのばらつきの補償
ができる利点もある。
発明の効果
本発明のダイナミックＲＯＭ回路は、新たに２つのＭ
ＯＳ Ｔｒを設けることによシ、ビット線プリチャージ
用Ｍ ＯＳ Ｔｒのゲート電圧を低下し、ビット線のプ
リチャージ電圧を低下させて、読み出しサイクルの高速
化が実現でき、プリチャージに要する時間を増加させな
いため、チップサイズの増大も極めて少なく高密度の集
積回路に適しておシ、その実用的効果は大きい。
ＯＳ Ｔｒを設けることによシ、ビット線プリチャージ
用Ｍ ＯＳ Ｔｒのゲート電圧を低下し、ビット線のプ
リチャージ電圧を低下させて、読み出しサイクルの高速
化が実現でき、プリチャージに要する時間を増加させな
いため、チップサイズの増大も極めて少なく高密度の集
積回路に適しておシ、その実用的効果は大きい。
図は、第６図の回路の動作特性図である。
１・・・・・行デコーダ、２・川・・ワード線、３・・
・・・・ピッ）Ｌ ４・・川・エンハンスメントＷＭ
Ｏ８Ｔｒ％６・・・・・・エンハンスメント型ＭＯ８Ｔ
ｒ、６・・・・・エンハンスメント型ＭＯ３Ｔｒ、ｙ、
ｓ、９，１ｏ。 １１・・・・・・エンハンスメン）型ＭＯ８Ｔｒ 、
１２ 。 １３・・・・・・エンハンスメン）型ＭＯｓＴｒ 、
１ａ・・・・・・行デコーダ、１６・川・・ワード線
、１６・・・・・・ビットＬ１７・・・・・・エンハン
スメント型ＭＯ３Ｔｒ。 １８・・・・・・エンハンスメン）型ＭＯＳ Ｔｒ 、
１９．−１・・・エンハンスメント型ＭＯ３Ｔｒ、
２０，２１ 。 ２２．２３．２４・・・・・・エンハンスメント型ＭＯ
８Ｔｒ。 ２５・・・・・・インバータ。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 第２図 第３図
・・・・ピッ）Ｌ ４・・川・エンハンスメントＷＭ
Ｏ８Ｔｒ％６・・・・・・エンハンスメント型ＭＯ８Ｔ
ｒ、６・・・・・エンハンスメント型ＭＯ３Ｔｒ、ｙ、
ｓ、９，１ｏ。 １１・・・・・・エンハンスメン）型ＭＯ８Ｔｒ 、
１２ 。 １３・・・・・・エンハンスメン）型ＭＯｓＴｒ 、
１ａ・・・・・・行デコーダ、１６・川・・ワード線
、１６・・・・・・ビットＬ１７・・・・・・エンハン
スメント型ＭＯ３Ｔｒ。 １８・・・・・・エンハンスメン）型ＭＯＳ Ｔｒ 、
１９．−１・・・エンハンスメント型ＭＯ３Ｔｒ、
２０，２１ 。 ２２．２３．２４・・・・・・エンハンスメント型ＭＯ
８Ｔｒ。 ２５・・・・・・インバータ。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 第２図 第３図
Claims (2)
- （１）ＭＯＳトランジスタ構成のダイナミックＲＯＭ回
路で、ビット線のプリチャージ用負荷トランジスタのゲ
ートに接続する信号線に、ＭＯＳトランジスタのゲート
とドレインを接続し、前記ＭＯＳトランジスタのソース
を電圧源に接続したことを特徴とするダイナミックＲＯ
Ｍ回路。 - （２）ゲートとドレインを接続したＭＯＳトランジスタ
複数個直列に信号線に接続されたことを特徴とする特許
請求の範囲第１項に記載のダイナミックＲＯＭ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021237A JPS61180999A (ja) | 1985-02-06 | 1985-02-06 | ダイナミツクｒｏｍ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021237A JPS61180999A (ja) | 1985-02-06 | 1985-02-06 | ダイナミツクｒｏｍ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61180999A true JPS61180999A (ja) | 1986-08-13 |
Family
ID=12049437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60021237A Pending JPS61180999A (ja) | 1985-02-06 | 1985-02-06 | ダイナミツクｒｏｍ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61180999A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6434068B1 (en) | 2000-08-10 | 2002-08-13 | Oki Electric Industry Co., Ltd. | Nonvolatile semiconductor memory with testing circuit |
| US6477089B2 (en) | 2000-08-10 | 2002-11-05 | Oki Electric Industry Co., Ltd. | Nonvolatile semiconductor memory circuit capable of high-speed data reading |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5755595A (en) * | 1980-08-14 | 1982-04-02 | Siemens Ag | Circuit device for read-only memory |
| JPS58137194A (ja) * | 1982-02-10 | 1983-08-15 | Hitachi Ltd | 半導体記憶装置 |
| JPS593792A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体記憶装置 |
-
1985
- 1985-02-06 JP JP60021237A patent/JPS61180999A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5755595A (en) * | 1980-08-14 | 1982-04-02 | Siemens Ag | Circuit device for read-only memory |
| JPS58137194A (ja) * | 1982-02-10 | 1983-08-15 | Hitachi Ltd | 半導体記憶装置 |
| JPS593792A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6434068B1 (en) | 2000-08-10 | 2002-08-13 | Oki Electric Industry Co., Ltd. | Nonvolatile semiconductor memory with testing circuit |
| US6477089B2 (en) | 2000-08-10 | 2002-11-05 | Oki Electric Industry Co., Ltd. | Nonvolatile semiconductor memory circuit capable of high-speed data reading |
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