JPS58137194A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS58137194A JPS58137194A JP57018745A JP1874582A JPS58137194A JP S58137194 A JPS58137194 A JP S58137194A JP 57018745 A JP57018745 A JP 57018745A JP 1874582 A JP1874582 A JP 1874582A JP S58137194 A JPS58137194 A JP S58137194A
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000010586 diagram Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 2
- 101100081489 Drosophila melanogaster Obp83a gene Proteins 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、MO8FET(絶縁ゲート型電界効果トラ
ンジスタ)で構成された続出し専用の半導体記憶装置に
関する。
ンジスタ)で構成された続出し専用の半導体記憶装置に
関する。
固定マスク#Ml(、OM (リード・オンリー・メモ
リ)又はプログラマブルROMのメモリアレイは第1図
に示すように、列方向に配置させた配憶用MO8FET
QMのドレインが共通接続されて、データ1IIDIな
いしDmが構成され、行方向に配置された記憶用MO8
FETQMのゲートが共通接続され又ワードli W
tないしWnが構成されている。上記データ線り、ない
しDmは、カラム選択スイッチMO8FBTQY□ない
しQ、m’t’介して共通データ嶺ODに接続されてい
る。上記ワードMI W + ないしW は、Xデコー
ダ回路X−Do凡の出力信号で択一的に選択される。着
た、上記スイッチMO8Fml!1TQY、ないしQY
m kl、Yデ:y−ダ回路Y−DOhの出力信号で択
一的に選択される。
リ)又はプログラマブルROMのメモリアレイは第1図
に示すように、列方向に配置させた配憶用MO8FET
QMのドレインが共通接続されて、データ1IIDIな
いしDmが構成され、行方向に配置された記憶用MO8
FETQMのゲートが共通接続され又ワードli W
tないしWnが構成されている。上記データ線り、ない
しDmは、カラム選択スイッチMO8FBTQY□ない
しQ、m’t’介して共通データ嶺ODに接続されてい
る。上記ワードMI W + ないしW は、Xデコー
ダ回路X−Do凡の出力信号で択一的に選択される。着
た、上記スイッチMO8Fml!1TQY、ないしQY
m kl、Yデ:y−ダ回路Y−DOhの出力信号で択
一的に選択される。
この共通データiI/ll0Dは、センス7718人の
入力端子に接続されている。すなわち、増幅MO8FE
TQ、のソースに上記共通データ、@ODがm繞され、
ぞのケートにMo5F口TQt −Qtで形成された分
圧電圧がバイアス電圧として印加されている。上記増$
MOI9FgTQ、のドレインに負荷MO8FgTQ、
が設けられ、ゲート接地、ソース入力のセンスアンプが
構成される。
入力端子に接続されている。すなわち、増幅MO8FE
TQ、のソースに上記共通データ、@ODがm繞され、
ぞのケートにMo5F口TQt −Qtで形成された分
圧電圧がバイアス電圧として印加されている。上記増$
MOI9FgTQ、のドレインに負荷MO8FgTQ、
が設けられ、ゲート接地、ソース入力のセンスアンプが
構成される。
オた、上記共通データーODと電源電圧■。、との間に
は、上記バイアス電圧を受けるクランプ用MO8FgT
Q、が設けられている。
は、上記バイアス電圧を受けるクランプ用MO8FgT
Q、が設けられている。
このクランプ用M08FBTQ、は、選択された記憶用
MO8FgTQMがオンして、接地電位のようなロウレ
ベルvlI!み出したとき、共通データ@ODが必要以
上にロウレベルに低下することを防止する。これにより
、ロウレベル読み出し後のハイレベル読み出しの動作ス
ピードの低下を防止する。
MO8FgTQMがオンして、接地電位のようなロウレ
ベルvlI!み出したとき、共通データ@ODが必要以
上にロウレベルに低下することを防止する。これにより
、ロウレベル読み出し後のハイレベル読み出しの動作ス
ピードの低下を防止する。
ところが、選択されたワード−の記憶用M08FF、T
QMがオンしている場合、そのデーターは接地電位のよ
うなロウレベルまで低下している。
QMがオンしている場合、そのデーターは接地電位のよ
うなロウレベルまで低下している。
したがって、次の選択動作でハイレベルt−m−み出す
とき、データーのハイレベルの立ち上りスピードが遅く
なるという欠点がある。
とき、データーのハイレベルの立ち上りスピードが遅く
なるという欠点がある。
この発明の目的は、読み出し動作の高速化を図った半導
体記憶1ttrItを提供することkある。
体記憶1ttrItを提供することkある。
この発明の他の目的は、以下の説明及び図面から明らか
Kなるであろう。
Kなるであろう。
以下、この発明を実施例とともに詳細に説明する。
第2図には、この発明の一実施例の回路図が示されてい
る。
る。
メモリアレイM−AhYは、列方向に配置された記憶用
M OS k’ E T Q Mのドレインが共通接続
されて、データAID、ないしDmが構成され、行方向
に配憶された記憶用MO8FWTQMのゲートが共通接
続されて、ワードlII W t ないしWnが構成さ
れる。この実施例では、データ層り、ないしDmの読み
出しロウレベルが必要以上に落ち込むのを防止し又、そ
の高速動作を図るために各データ線DI ないしDmと
電源電圧■CCとの間にクランプ用MO8FgTQ□な
いしQlmが設けられている。これらのMO8FETQ
uないしQsmのゲートには、分圧M OS F IE
T Q’+ −Q’*で形成されたクランプ用の基準
電圧が印加されている。
M OS k’ E T Q Mのドレインが共通接続
されて、データAID、ないしDmが構成され、行方向
に配憶された記憶用MO8FWTQMのゲートが共通接
続されて、ワードlII W t ないしWnが構成さ
れる。この実施例では、データ層り、ないしDmの読み
出しロウレベルが必要以上に落ち込むのを防止し又、そ
の高速動作を図るために各データ線DI ないしDmと
電源電圧■CCとの間にクランプ用MO8FgTQ□な
いしQlmが設けられている。これらのMO8FETQ
uないしQsmのゲートには、分圧M OS F IE
T Q’+ −Q’*で形成されたクランプ用の基準
電圧が印加されている。
なお、各データ@ D tないしDmには、負荷手段な
いしプリチャージ手段が設けられるものであるが、同図
では省略されている。
いしプリチャージ手段が設けられるものであるが、同図
では省略されている。
さらに、この実施例では、特に制限されないが非選択デ
ータ層の記憶用MO8FETQMでの無効な電流消費を
削減するために、列方向に配置された配憶用MO8Fg
TQMのソースが共通接続されている。そして、この共
通ソースと接地電位の間には、スイッチMO8FETQ
Y−ないしQ Y′−が設けられている。
ータ層の記憶用MO8FETQMでの無効な電流消費を
削減するために、列方向に配置された配憶用MO8Fg
TQMのソースが共通接続されている。そして、この共
通ソースと接地電位の間には、スイッチMO8FETQ
Y−ないしQ Y′−が設けられている。
上記各データllID1ないしDmは、カラム選択スイ
ッチM 08 F ET Qy *ないしQYmv介し
て共通データ@0DfC*Ml、iLれ−Cいl。
ッチM 08 F ET Qy *ないしQYmv介し
て共通データ@0DfC*Ml、iLれ−Cいl。
上記ワード11 W +ないしWnは、Xデコーダ回路
X−Donの出力信号で択一的に選択される。
X−Donの出力信号で択一的に選択される。
着た、上記カラム選択スイッチM O8k’ fE T
QYlなゝ゛LQ!m及びスイッチMo5k゛i、rc
aY;ないしQYITlは、それぞれYデコーダl!2
1路Y−D。
QYlなゝ゛LQ!m及びスイッチMo5k゛i、rc
aY;ないしQYITlは、それぞれYデコーダl!2
1路Y−D。
凡の出力信号により択一的に選択される。
これらノX、 Yテコ−1r回uX−1)OR,Y
−DO)lの人力には、図示しないアドレスバッファ回
路からのアドレス信号が印刀口される。
−DO)lの人力には、図示しないアドレスバッファ回
路からのアドレス信号が印刀口される。
上記共通データーCDは、センスアンプSAの入力端子
に接続され又いる。すなわち、増@MO8FETQ4の
ソースに上記共通データー〇Dが接続され、そのケート
KMO8)’ETQ、、Q。
に接続され又いる。すなわち、増@MO8FETQ4の
ソースに上記共通データー〇Dが接続され、そのケート
KMO8)’ETQ、、Q。
で形成された分圧電圧がバイアス電圧として印7JOさ
れている。上記MO8FgTQ、のドレインには負荷M
O8FETQ、が設けられ、グー)WI地のソース人力
のセンスアンプが構成される。
れている。上記MO8FgTQ、のドレインには負荷M
O8FETQ、が設けられ、グー)WI地のソース人力
のセンスアンプが構成される。
なお、上記各データーD1ないしDmにクランプ用M
OS F E T Qs+ないしQlmが設けられてい
るので、共通データ縁Oaでの電圧クランプが必要がな
いため、第1図に示すようなりランプ用Mo5t’gT
Qiが削除しである。
OS F E T Qs+ないしQlmが設けられてい
るので、共通データ縁Oaでの電圧クランプが必要がな
いため、第1図に示すようなりランプ用Mo5t’gT
Qiが削除しである。
また、センスアンプSAの出力信号OUTは、図示しな
い出力バッファ回路に伝えられ、ここから読み出しW1
1信号が得られる。
い出力バッファ回路に伝えられ、ここから読み出しW1
1信号が得られる。
固足マスク型ROMでは、以上の各回路が公知の半導体
集積回路技術によって、1個の半導体基板上において形
成される。
集積回路技術によって、1個の半導体基板上において形
成される。
また、プログラマブルROMでは、上記各回路の他K1
.電気的書き込みのための高電圧が選択された記憶用M
O8FETQMのドレイン及びゲートに印加する回路が
付加される。この場合、記憶用MO8FgTQM&Cは
、公知のように書き込み情報を保持するためのフローテ
ィングゲートが設けられるものである。
.電気的書き込みのための高電圧が選択された記憶用M
O8FETQMのドレイン及びゲートに印加する回路が
付加される。この場合、記憶用MO8FgTQM&Cは
、公知のように書き込み情報を保持するためのフローテ
ィングゲートが設けられるものである。
この場合、固定マスク型)tOMにあっては、記憶用M
O8FBTQMのゲート膜厚等を書き込みデータに応じ
て異ならせることにより、ワード縁適訳電圧に対するそ
のしきい値電圧を異ならせるものである。−万、プログ
ラマブル凡OMにあっては、上記電気的書き込みにより
フローティングゲートの電荷蓄積の有無により、上紀固
足マスクf!i凡OMと同様に、そのしきい値電圧を異
ならせるものである。したがって、読み出し動作という
観点から見た場合、固定マスク型i(、OMもプログラ
マブルにOMも、同様の動作を行なうものである。
O8FBTQMのゲート膜厚等を書き込みデータに応じ
て異ならせることにより、ワード縁適訳電圧に対するそ
のしきい値電圧を異ならせるものである。−万、プログ
ラマブル凡OMにあっては、上記電気的書き込みにより
フローティングゲートの電荷蓄積の有無により、上紀固
足マスクf!i凡OMと同様に、そのしきい値電圧を異
ならせるものである。したがって、読み出し動作という
観点から見た場合、固定マスク型i(、OMもプログラ
マブルにOMも、同様の動作を行なうものである。
この実施例では、各データIlkクラン1用MO8F
ET Qs+ないし98mが設けられているのでワード
線選択に対してオンし1いる記憶用MO8FETがあっ
ても、そのデータ線のレベルは接地電位のようなロウレ
ベルまで大きく低下しない。
ET Qs+ないし98mが設けられているのでワード
線選択に対してオンし1いる記憶用MO8FETがあっ
ても、そのデータ線のレベルは接地電位のようなロウレ
ベルまで大きく低下しない。
したがって、任意のアドレス@IKロウレベル読み出し
後ハイレベルの反転銃み出しが行なわれるものとし又も
、データー及び共通チーターの信号振幅が必要最小に小
さくできるから、高速読み出しが実現できる。
後ハイレベルの反転銃み出しが行なわれるものとし又も
、データー及び共通チーターの信号振幅が必要最小に小
さくできるから、高速読み出しが実現できる。
また、列方向に配置された記憶用M 08 k’ g
TQMのソースを共通化し℃、スイッチMO8FETQ
Y’lないしQYrnを設けた場合には、ワード層が選
択され、データ線が非選択とされる(ml)個の記憶用
MO8FETQMのうち、オンしているものがあっても
、上記スイッチM 08 F E TQY’、等がオフ
しているので、無効な電流消費を防止することができる
から、大幅な低消費電力化を図ることができる。
TQMのソースを共通化し℃、スイッチMO8FETQ
Y’lないしQYrnを設けた場合には、ワード層が選
択され、データ線が非選択とされる(ml)個の記憶用
MO8FETQMのうち、オンしているものがあっても
、上記スイッチM 08 F E TQY’、等がオフ
しているので、無効な電流消費を防止することができる
から、大幅な低消費電力化を図ることができる。
なり、プログラマブルit OM Kあっ工は、書き込
み動作において、S択されたテータ層には高電圧の下に
比較的太きな電流が供給される。この場合、P記共通ソ
ースに設けられオフし℃いるスイッチM08FgTQY
−等のオン抵抗によっ又、共通ソースの電位が上昇する
。このため、この選択されたデータ1llk設けられ、
ワード線が非選択とされる(n−INmの非選択記憶用
MO8FgTQMのしきい値電圧を、その基板効果によ
って鳥(することができる。したがって、非選択記憶用
MO8に’gTQMの書き込み時の高電圧によるリーク
電流が小さくできることより、選択された記憶用MO8
FETQmへの書き込み電流が太き(できるため、書き
込み動作の^連化も図られるという利点を有する。
み動作において、S択されたテータ層には高電圧の下に
比較的太きな電流が供給される。この場合、P記共通ソ
ースに設けられオフし℃いるスイッチM08FgTQY
−等のオン抵抗によっ又、共通ソースの電位が上昇する
。このため、この選択されたデータ1llk設けられ、
ワード線が非選択とされる(n−INmの非選択記憶用
MO8FgTQMのしきい値電圧を、その基板効果によ
って鳥(することができる。したがって、非選択記憶用
MO8に’gTQMの書き込み時の高電圧によるリーク
電流が小さくできることより、選択された記憶用MO8
FETQmへの書き込み電流が太き(できるため、書き
込み動作の^連化も図られるという利点を有する。
また、士紀プログラマブルkLOMにおける書き込み時
に、クランプ用M 08 F ET Qs+等は、理論
的にはオフするものであるが、そのリーク電流を防止す
るため、書き込み制御信号等圧よりそのゲート電圧を接
地電圧のようなロウレベルに切り換えるようにするもの
としてもよい。
に、クランプ用M 08 F ET Qs+等は、理論
的にはオフするものであるが、そのリーク電流を防止す
るため、書き込み制御信号等圧よりそのゲート電圧を接
地電圧のようなロウレベルに切り換えるようにするもの
としてもよい。
この発明は前記実施例に@足されない。
センスアンプSAの具体的構成は、樵々変史できるもの
である。また、アドレスバッファ回路。
である。また、アドレスバッファ回路。
デコーダ回路等の周辺回路は、ダイナミック型縮理回路
又はスタティック型論理回路のいずれで構成するもので
あってもよい。
又はスタティック型論理回路のいずれで構成するもので
あってもよい。
また、第2図のメモリアレイM−ARYにおいて、列方
向に配置された記憶用M OSF E T Q Mのソ
ースの共通化に替え、行方向に配置された記憶用MO8
FETQMのソースを共通化するとともに、接地電位と
の間に対応するワード巌選択信号を受けるスイッチMO
S F ETを設けるものとしてもよい。このスイッチ
MO8FETを設けた場合には、プログラマブルROM
において、選択されたワード線の記憶用MO8FBTQ
Mのソースのみが接地ラインと接続される。したがって
、選択されたデータ線に供給される高電圧によって、非
選択の配憶用MO8FgTQ、へのIJ−り[fiを確
実に防止することができる。
向に配置された記憶用M OSF E T Q Mのソ
ースの共通化に替え、行方向に配置された記憶用MO8
FETQMのソースを共通化するとともに、接地電位と
の間に対応するワード巌選択信号を受けるスイッチMO
S F ETを設けるものとしてもよい。このスイッチ
MO8FETを設けた場合には、プログラマブルROM
において、選択されたワード線の記憶用MO8FBTQ
Mのソースのみが接地ラインと接続される。したがって
、選択されたデータ線に供給される高電圧によって、非
選択の配憶用MO8FgTQ、へのIJ−り[fiを確
実に防止することができる。
第1図は、この□発明に先立って考えられている半導体
記憶装置の一例を示す回路図、第2図は、この発明の一
実施例を示す回路図である。 M−kkLY・・・メモIJアレイ、X−DO)L−X
fデコーダ回路Y−1)OK・・・Yデコーダ回路、8
A・・・センスアンプ。 代理人 弁理士 薄 1)利 辛二′り\°°゛フ −2−一・
記憶装置の一例を示す回路図、第2図は、この発明の一
実施例を示す回路図である。 M−kkLY・・・メモIJアレイ、X−DO)L−X
fデコーダ回路Y−1)OK・・・Yデコーダ回路、8
A・・・センスアンプ。 代理人 弁理士 薄 1)利 辛二′り\°°゛フ −2−一・
Claims (1)
- 【特許請求の範囲】 Ill数の記憶用MO8FETと、列方向に配置された
記憶用MO8FETのドレインが共通接続されたデータ
層と、行方向に配置された記憶用Mospg’rのゲー
トが共通接続されたワード層とからなるメモリアレイな
含む半導体記憶装置において、そのグー)K75i足の
足電圧が印加されたフラング用vospg’rが上記デ
ータ1IVcil続されてなることv411黴とする半
導体記憶装置。 2、上記列方向に配置された記憶用MO8FETは、そ
のソースが共通接続されており、上記共通接続されたソ
ースと接地電位との間にデータam択信号を受けるMo
5t’g’rが設けられてなることv4I黴とする特許
請求の範囲第1項記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57018745A JPS58137194A (ja) | 1982-02-10 | 1982-02-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57018745A JPS58137194A (ja) | 1982-02-10 | 1982-02-10 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58137194A true JPS58137194A (ja) | 1983-08-15 |
Family
ID=11980188
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57018745A Pending JPS58137194A (ja) | 1982-02-10 | 1982-02-10 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58137194A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0184148A2 (en) * | 1984-11-29 | 1986-06-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
JPS61180998A (ja) * | 1985-02-06 | 1986-08-13 | Matsushita Electric Ind Co Ltd | ダイナミツクrom回路 |
JPS61181000A (ja) * | 1985-02-06 | 1986-08-13 | Matsushita Electric Ind Co Ltd | ダイナミツクrom回路 |
JPS61180999A (ja) * | 1985-02-06 | 1986-08-13 | Matsushita Electric Ind Co Ltd | ダイナミツクrom回路 |
JPS61222096A (ja) * | 1984-12-26 | 1986-10-02 | トムソン コンポーネンツ‐モステック コーポレーション | Cmos romデ−タ選択回路 |
JPH056685A (ja) * | 1990-08-28 | 1993-01-14 | Mitsubishi Electric Corp | 読出専用半導体記憶装置 |
JP2005203079A (ja) * | 2003-12-19 | 2005-07-28 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1982
- 1982-02-10 JP JP57018745A patent/JPS58137194A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0184148A2 (en) * | 1984-11-29 | 1986-06-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
EP0361546A2 (en) * | 1984-11-29 | 1990-04-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
JPS61222096A (ja) * | 1984-12-26 | 1986-10-02 | トムソン コンポーネンツ‐モステック コーポレーション | Cmos romデ−タ選択回路 |
JPS61180998A (ja) * | 1985-02-06 | 1986-08-13 | Matsushita Electric Ind Co Ltd | ダイナミツクrom回路 |
JPS61181000A (ja) * | 1985-02-06 | 1986-08-13 | Matsushita Electric Ind Co Ltd | ダイナミツクrom回路 |
JPS61180999A (ja) * | 1985-02-06 | 1986-08-13 | Matsushita Electric Ind Co Ltd | ダイナミツクrom回路 |
JPH056685A (ja) * | 1990-08-28 | 1993-01-14 | Mitsubishi Electric Corp | 読出専用半導体記憶装置 |
JP2005203079A (ja) * | 2003-12-19 | 2005-07-28 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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