JPH056685A - 読出専用半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 小占有面積のＲＯＭを提供する。 【構成】 ＲＯＭメモリセルＭＣは、メモリセルトラン
ジスタ１と、複数の基準電位伝達線４、５ａ、５ｂを含
む。メモリセルトランジスタのソース端子と基準電位伝
達線との接続状態に応じてメモリセルＭＣの記憶情報が
決定される。基準電位伝達線４、５ａ、５ｂには基準電
位発生回路５０からの基準電位が伝達される。この基準
電位伝達線はビット線３と平行に配置される。 【効果】 基準電位伝達線４、５ａ、５ｂの基準電位を
可変とすることにより、メモリセルＭＣの記憶するデー
タを可変とすることができ１個のメモリセルを複数のア
ドレスのデータを格納することが可能となり、ＲＯＭセ
ルの個数を低減することができ、小占有面積のＲＯＭを
得ることができる。またビット線３と基準電位伝達線
４、５ａ、５ｂとを平行に配置することにより、基準電
位伝達線へは１個のメモリセルを介して電流の充放電が
行なわれるため、基準電位伝達線の電位変動を防止する
ことができ、高速かつ確実なデータの読出しが行なえ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は読出専用半導体記憶装
置に関し、特に、ディジタル信号処理用途に用いられる
読出専用半導体記憶装置に関する。

【０００２】

【従来の技術】半導体記憶装置の１つに、一定のプログ
ラムまたはデータなどの情報を記憶する読出専用半導体
記憶装置（リード・オンリ・メモリ、以下、ＲＯＭと称
す）と呼ばれるものがあり、このＲＯＭは種々の用途に
広く用いられている。

【０００３】ディジタル信号処理用途においても、係数
の保持手段またはテーブル・ルック・アップ方式の演算
を行なうための記憶手段などとしてこのＲＯＭは用いら
れる。ここで、テーブル・ルック・アップ方式の演算と
は、入力に対応する演算結果をテーブル状に予め記憶し
ておき、入力が与えられたとき対応の演算結果をこのテ
ーブル内から検索して出力する方式である。ＲＯＭ内に
テーブルが記憶されている場合、入力がアドレスとして
用いられ、この各アドレスに対応して演算結果が格納さ
れている。

【０００４】ディジタル信号処理専用の集積回路装置に
おいてはＲＯＭはこの集積回路装置内に組込まれる。こ
のような信号処理用途にＲＯＭが用いられる最大の理由
は、１個のメモリセルが１個のトランジスタで構成され
るため、同一容量のデータを記憶する場合、他の記憶装
置たとえばＳＲＡＭ（スタティック・ランダム・アクセ
ス・メモリ）などと比べてそのハードウェアが小規模と
なることである。すなわち、ＲＯＭは安価でありまたそ
の占有面積が比較的小さいために、このような用途によ
く用いられる。

【０００５】第３２図はＲＯＭの一般的な構成を概略的
に示す図である。第３２図において、ＲＯＭは、情報を
記憶するためのメモリセルが行および列からなるマトリ
クス状に配列されたメモリセルアレイ６を含む。メモリ
セルアレイ６から所望のメモリセルを選択するために、
アドレスバッファ７およびアドレスデコーダ８が設けら
れる。アドレスバッファ７は外部から与えられるアドレ
ス入力を受け、内部アドレスを発生する。アドレスデコ
ーダ８は、このアドレスバッファ７からの内部アドレス
をデコードし、メモリセルアレイ６の対応するメモリセ
ルを選択する。

【０００６】アドレス入力は、メモリセルアレイ６の行
および列をそれぞれ指定する行アドレスおよび列アドレ
スを含んでもよく、また行アドレスのみを含んでもよ
い。メモリセルアレイ６の１行が１ワードで構成される
場合のように１行のメモリセルデータが同時に読出され
るＲＯＭの場合、列アドレスは不要である。したがっ
て、この場合アドレス入力は行アドレスのみを含む。１
行が１頁であり複数ワードを含むＲＯＭの場合、１行の
メモリセルから所望のメモリセルのデータを読出す必要
があり、この場合行アドレスおよび列アドレス両者が必
要とされる。したがって、アドレスデコーダ８も、その
ＲＯＭの構成により、行デコーダのみの場合ならびに行
デコーダおよび列デコーダ両者を含む場合とがある。第
３２図に示すＲＯＭは、上述の両方の場合を含むように
一般的に示される。

【０００７】このＲＯＭはさらに、外部からの制御信号
ＣＥ，ＯＥに応答して内部制御信号ＡＴ，ＡＴ′，φｐ
およびＯＥ等を発生する制御信号発生回路１０と、内部
制御信号ＯＥに応答して活性化され、選択されたメモリ
セルのデータを出力データとしてＲＯＭ外部へ出力する
出力回路９と、ＲＯＭのスタンバイ時等においてメモリ
セルアレイ６内のビット線（内部データ伝達線であり、
これについては後述する）をたとえば電源電位Ｖｃｃレ
ベルの所定の基準電位にプリチャージするプリチャージ
回路４１を含む。

【０００８】内部制御信号ＡＴは、アドレスバッファ７
におけるアドレス入力を取込み内部アドレスを発生する
タイミングを与える。内部制御信号ＡＴ′はアドレスデ
コーダ８におけるアドレスデコードのタイミングを与え
る。出力回路９はメモリセルアレイ６の選択メモリセル
のデータを増幅する増幅器およびこの増幅器出力をバッ
ファ処理して出力データを導出する出力バッファを含
む。この内部制御信号ＯＥはこの出力回路９を活性化す
るタイミングを規定する。

【０００９】プリチャージ回路４１は内部制御信号φｐ
に応答して活性化される。外部からの制御信号ＣＥはこ
のＲＯＭをイネーブル状態に設定するための制御信号で
ある。制御信号ＯＥはこのＲＯＭのデータ出力タイミン
グを与える制御信号である。プリチャージ信号φｐは通
常、制御信号ＣＥが不活性状態にあるときに活性状態と
される。

【００１０】第３３図は第３２図に示すＲＯＭのメモリ
セルの構造を示す図である。第３３図においてＲＯＭメ
モリセルＭＣは、１個のＭＯＳトランジスタ（絶縁ゲー
ト型電界効果トランジスタ）１を含む。このＭＯＳトラ
ンジスタ１は、そのゲートがワード線２に接続され、そ
のソースがたとえば接地電位である基準電位Ｖｓｓを与
える基準電位線４に接続される。ＭＯＳトランジスタ１
のドレインはこのメモリセルＭＣの記憶データに応じて
ビット線３へ接続または非接続とされる。この第３３図
において破線の丸印で囲んだ領域１６の接続／非接続は
トランジスタ製造工程において配線をマスクするかしな
いかにより設定される。このビット線３の一方端には、
プリチャージ信号φｐに応答してビット線３をたとえば
動作電源電位である第２の基準電位Ｖｃｃに接続するプ
リチャージトランジスタ１５が設けられる。次にこの第
３２図および第３３図に示すＲＯＭの動作をその動作波
形図である第３４図を参照して説明する。

【００１１】まず制御信号ＣＥが“Ｈ”にあり、ＲＯＭ
がディスエーブル状態のスタンバイ状態にある場合、プ
リチャージ信号φｐは“Ｈ”レベルにある。したがって
プリチャージトランジスタ１５はＯＮ状態であり、ビッ
ト線３は電源電位Ｖｃｃレベルの“Ｈ”にプリチャージ
されている。

【００１２】制御信号ＣＥが“Ｌ”へ立下がるとこのＲ
ＯＭはイネーブル状態となり、メモリサイクルが始ま
る。この制御信号ＣＥの立下がりに応答して、アドレス
バッファ７へ与えられたアドレスがそこへ取込まれ、内
部アドレスが発生される。この内部アドレスを発生する
タイミングは制御信号ＡＴにより規定される。アドレス
デコーダ８はまたこのアドレスバッファ７からの内部ア
ドレスをデコードし、選択されたワード線上へ行選択信
号ＷＬを伝達する。アドレスデコーダ８におけるデコー
ドタイミングは内部制御信号ＡＴ′により規定される。
選択ワード線上に行選択信号ＷＬが伝達され、その電位
が“Ｈ”へ上昇すると、このワード線に接続されるメモ
リセルＭＣのトランジスタ１がＯＮ状態となる。

【００１３】いま第３３図においてトランジスタ１のド
レインが領域１６を介してビット線３に接続されている
場合を考える。この場合、ビット線３のプリチャージ電
荷はＯＮ状態のトランジスタ１を介して基準電位Ｖｓｓ
へと放電され、このビット線３の電位が下降する。

【００１４】一方、このトランジスタ１とビット線３と
の間の領域１６に配線が形成されていない場合、トラン
ジスタ１とビット線３との間に電荷の放電経路は存在し
ないため、ビット線３はプリチャージされた電位を保持
する。このビット線３上の電位は出力回路９に含まれる
増幅器により検知・増幅される。

【００１５】次いで制御信号ＯＥが“Ｌ”へ立下がると
出力回路９の活性化が行なわれ、選択されたメモリセル
のデータが出力データＤとして出力される。ここで信号
ＯＥが“Ｈ”の場合、この出力データＤはハイインピー
ダンス状態になる。また、出力信号ＯＥが“Ｌ”へ立下
がったとき、出力データＤが最初無効であり、所定時間
経過後有効データとなるのは、この信号ＯＥ立下がり時
点における出力データＤの値が選択メモリセルデータで
あるか否か、不明であるためである。

【００１６】この第３４図に示す動作波形図において
は、第３３図に示す領域１６が切断されており、ビット
線３がプリチャージ電位を保持する場合にメモリセルＭ
Ｃがデータ“１”を保持しており、この領域１６が接続
状態にあり、ビット線３の電位が低下する場合がデータ
“０”を保持する状態に対応している場合が一例として
示される。

【００１７】１つのメモリサイクルが完了すると、制御
信号ＣＥは“Ｈ”に立上がる。この制御信号ＣＥは、プ
リチャージ時間Ｔｂが経過しなければ次に再び“Ｌ”へ
立下がることはできない。この時間Ｔｂは、ビット線３
を電源電位Ｖｃｃレベルにプリチャージするのに必要と
される時間である。

【００１８】

【発明が解決しようとする課題】上述のごとくＲＯＭ
は、簡単なメモリセル構造およびその高集積性ゆえに広
く一般に、変更する必要のないデータおよびプログラム
等を記憶するために用いられている。しかしながら、Ｒ
ＯＭは１メモリセルが１トランジスタであるため、その
記憶容量に等しい数のトランジスタを必要とする。い
ま、第３５図に８ワード×１ビットのＲＯＭの構成を示
す。

【００１９】第３５図において、８本のワード線１２
ｅ，１２ｆ，１２ｇ，１２ｈ，１２ｉ，１２ｊ，１２ｋ
および１２ｌとビット線３とのそれぞれの交点にメモリ
セルトランジスタ１１ｅ，１１ｆ，１１ｇ，１１ｈ，１
１ｉ，１１ｊ，１１ｋおよび１１ｌが設けられる。

【００２０】メモリトランジスタ１１ｅ，１１ｇ，１１
ｉ，１１ｊはそのドレインが領域１６を介してビット線
３に接続される。メモリトランジスタ１１ｆ，１１ｈ，
１１ｋおよび１１ｌのドレインは配線領域１６において
ビット線と切離されている。メモリトランジスタ１１ｅ
〜１１ｌそれぞれのソースはたとえば接地電位である基
準電位（以下、単に接地電位と称す）線４に接続され、
それぞれのゲートは対応のワード線に接続されている。

【００２１】これらのメモリセルを指定するためのアド
レス入力は、外部から与えられ、アドレスデコーダ８
（第３２図参照）でデコードされ、対応のワード線に行
選択信号ＷＬが伝達される。この場合、ワード線１２ｅ
〜１２ｌのいずれかへ行選択信号ＷＬが伝達される。い
ま、ワード線１２ｅ〜１２ｌがアドレス１〜アドレス８
にそれぞれ対応するものとする。

【００２２】このような８ワード×１ビットのＲＯＭの
場合の、アドレス入力とワード線上の電位と選択される
メモリセルトランジスタ（ＯＮ状態のトランジスタ）と
そのときに読出されるデータの関係を一覧にして第３６
図に示す。

【００２３】たとえばアドレス入力がアドレス１の場
合、ワード線１２ｅが選択され、その電位が“Ｈ”に立
上がり、メモリセルトランジスタ１１ｅがＯＮ状態とな
る。このメモリセルトランジスタ１１ｅはそのドレイン
がビット線３に接続されているため、ビット線３の電位
は“Ｌ”に立下がり、読出されるデータは“０”とな
る。以下、同様に、アドレス入力に応じて対応のワード
線の電位が立上がり、各メモリセルトランジスタが導通
状態となり、そのドレインの接続状態に応じて読出され
るデータが決定される。

【００２４】上述のように、８ワード×１ビットのＲＯ
Ｍのメモリセルアレイを構成するためには、各メモリセ
ルに対し１個のトランジスタすなわち８個のトランジス
タを必要とする。一般に、Ｎワード×ＭビットのＲＯＭ
を構成する場合、そのメモリセルアレイ内にはＮ×Ｍ個
のトランジスタが必要となる。したがって、ＲＯＭが大
容量化されるにつれ、トランジスタの数も多くなり、そ
の占有面積が大きくなるという問題が生じる。また、ア
レイ面積が限られている場合、十分な面積のメモリセル
トランジスタ形成領域を確保するのが困難となり信頼性
の高いメモリセルトランジスタを得ることができなくな
る。

【００２５】また、このようなＲＯＭがディジタル信号
処理用途に用いられる場合、その処理内容に応じてＲＯ
Ｍを切換えるいわゆるバンク構成が採られることが多
い。

【００２６】たとえば第３７図は、テーブル・ルック・
アップ方式の演算を実現するＲＯＭ構成を概略的に示す
図である。第３７図において、それぞれの動作モードに
応じた係数の組を記憶する第１のＲＯＭ３１ａおよび第
２のＲＯＭ３１ｂが設けられる。この第１および第２の
ＲＯＭのいずれか一方をその動作モードすなわち処理内
容に応じて選択するために動作モード指定信号ＳＡが各
ＲＯＭ３１ａおよび３１ｂの選択入力ＳＥへ与えられ
る。

【００２７】ＲＯＭ３１ａは入力ｘに対する出力結果ａ
・ｘを格納しており、一方ＲＯＭ３１ｂは入力ｘに対す
る出力ｂ・ｘを格納している。この入力ｘはＲＯＭ３１
ａおよび３１ｂのそれぞれアドレス入力として与えられ
る。このようなＲＯＭバンク構成の場合、動作モード指
定信号ＳＡがＲＯＭ３１ａを選択している場合、入力ｘ
に対し出力ｚ＝ａ・ｘが得られる。

【００２８】動作モード指定信号ＳＡがＲＯＭ３１ｂを
選択している場合、入力ｘに対する出力ｚ＝ｂ・ｘが得
られる。このようなバンク構成の一例としては、たとえ
ば一方のＲＯＭは入力ｘを２倍し、他方のＲＯＭは入力
ｘを２で割った結果を出力する場合などが考えられる。

【００２９】このようなバンク構成を取り、動作モード
に応じてバンクを切換える場合、ＲＯＭを複数個必要と
し、このためディジタル信号処理専用集積回路装置内に
このようなＲＯＭを組込む場合、その占有面積が大きく
なるという問題が生じる。この場合、入力ｘと動作モー
ド指定信号ＳＡとを組合わせたものをアドレスとして用
い、１個のＲＯＭのみで構成することも可能であるが、
この場合においても１個のＲＯＭの記憶容量には第３７
図に示すＲＯＭの２個分の記憶容量が必要となり、その
規模が大きくなる。

【００３０】またさらに、ディジタル信号処理用途の典
型的な例としては画像処理用途がある。このような画像
処理分野においては、直交変換、サンプリング周波数の
変換等が頻繁に行なわれる。たとえば離散フーリエ変換
においてはフーリエ変換、逆フーリエ変換、バタフライ
演算を行なうための行列置換などを行なうための係数が
それぞれ別々のＲＯＭに格納される。

【００３１】第３８図はこのような画像処理専用半導体
集積回路装置におけるマトリクス演算回路部の構成を概
略的に示す図である。この第３８図に示す信号処理用集
積回路装置の構成は、たとえば日経エレクトロニクス、
１９９０年２月５日号（第４９２号）の第１７４頁ない
し第１７５頁に示されている。第３８図においては二次
元の離散コサイン変換の回路構成の一部が示されてお
り、この装置は、マトリクス演算回路３３と、各々が予
め定められた係数の組を格納するＲＯＭ３２ａ，３２
ｂ，３２ｃおよび３２ｄを含む。

【００３２】このＲＯＭ３２ａないし３２ｄのいずれか
１つを選択状態とするために、外部から与えられる動作
モード指定信号ＳＢ（２ビット）が各ＲＯＭ３２ａ〜３
２ｄの選択入力ＳＥへ与えられる。

【００３３】マトリクス演算回路３３は、予め定められ
たｎ行ｍ列（たとえば８行８列）の画素を１つの単位と
して変換処理を行なう。すなわち画素ｘ_{i j} の１つの単
位ブロックを与えられたとき、マトリクス演算回路はこ
のＲＯＭ３２ａ〜３２ｄのいずれかからの係数をこの与
えられた入力ｘ_{i j} に乗算し、その乗算結果を順次累算
して出力Σａ_{i j} ・ｘ_{i j} を出力する。ここでａ_{i j} は
選択されたＲＯＭから出力される係数である。

【００３４】この第３８図に示すような構成の場合、そ
の動作モードに応じて１つの係数ＲＯＭが選択され、演
算回路３３において入力ｘ_{i j} と予め定められた演算が
行なわれている。この場合、入力ｘ_{i j} の分解度（構成
ビット数すなわちデータ幅）が増加し、かつ演算回路３
３が扱う単位ブロックの規模が大きくなれば、各ＲＯＭ
が格納する係数の数も多くなり、かつその係数のデータ
幅も多くなるためＲＯＭの容量が増大する。したがっ
て、このようなＲＯＭをそれぞれ動作モードに応じて切
換える構成の場合においても複数のＲＯＭが必要とさ
れ、ＲＯＭ部の規模が増大し、高集積化に対する１つの
障害となる。

【００３５】ここで、上述の文献において４つの係数Ｒ
ＯＭが用いられているのは、離散コサイン変換用係数を
格納するＲＯＭ，逆コサイン変換を行なうための係数を
格納するためのＲＯＭ、バタフライ演算を行なうための
行列置換を実行するための係数を格納するためのＲＯ
Ｍ、およびこの離散コサイン変換による符号化時におい
て生じたブロックひずみを軽減するためのループ内フィ
ルタ（ローパスフィルタ）として機能させるための係数
を格納するためのＲＯＭをサポートするためである。こ
のループ内フィルタとして機能させる場合、マトリクス
演算回路３３は１つのディジタルフィルタとして機能す
る。

【００３６】また、第３９図に示すように、ＲＯＭは、
所定のプログラムを格納するプログラムＲＯＭとして用
いられることも多い。このプログラムＲＯＭ３５は、通
常、マイクロコード化されたプログラムを格納してお
り、ＣＰＵ３６が所定の処理プログラムを外部記憶装置
にアクセスすることなく高速で実行することが可能にな
るという利点を有している。制御分野等においては、こ
のようなＣＰＵ３６およびプログラムＲＯＭ３５が制御
回路として用いられる場合、ワンチップのマイクロコン
ピュータとして用いられる場合が多く、このプログラム
ＲＯＭ３５に格納される処理プログラムの規模が大きく
なれば、応じてプログラムＲＯＭ３５の規模も大きくな
り、このような制御回路をワンチップでコンパクトに構
成することができなくなる。

【００３７】ある制御システムにおいて、Ａ点における
状態変数とＢ点における状態変数Ｂ両者が所定の条件を
満たす場合にのみこのシステムは正常であると判定する
ような制御装置を考える。今、入力ｘがＡ点におけるあ
る状態変数を表わし、入力ｙがＢ点におけるある状態変
数を示すとする。制御システムは、この入力ｘおよびｙ
に同じ係数ａを乗算し、得られた結果ａｘおよびａｙを
所定の基準値ｐおよびｑとそれぞれ比較することによ
り、被制御対象システムの正常／異常を判定する構成を
考える。このような構成の一例を図４０に示す。

【００３８】図４０においては、第１のＲＯＭ４１が入
力ｘと係数ａとの乗算結果ａｘをテーブル形式で格納
し、第２のＲＯＭ４２が入力ｙと係数ａとの乗算結果ａ
ｙをテーブル形式で格納する。減算器４３は第１のＲＯ
Ｍからの乗算結果出力ａｘと所定の基準値ｐとの減算を
行ない、第２の減算器４４が第２のＲＯＭ４２からの乗
算結果出力ａｙと所定の基準値ｑとの減算を行なう。減
算器４５はこの減算器４３および４４の出力を受け、こ
の両減算器４３および４４の出力両者が所定値よりも小
さいときのみ被制御対象システムが正常であることを示
す信号を発生する。このようなシステムの一例として
は、入力ｘおよびｙが熱電対からの検出出力であり、係
数“ａ”がこの熱電対の検出出力を温度に変換する電圧
／温度変換係数であるような場合が考えられる。

【００３９】演算回路４５は第１の減算器４３からの出
力ａｘ−ｐが第１の所定値（許容誤差）以下であり、ま
た第２の減算器４４の出力ａｙ−ｑが第２の所定値以下
の場合においてのみ正常指示信号を発生する。

【００４０】この場合、入力ｘおよび入力ｙは同時に処
理する必要があるため、２個のＲＯＭすなわち第１のＲ
ＯＭ４１および第２のＲＯＭ４２が必要とされる。この
第１および第２のＲＯＭ４１および４２は同一の係数を
格納する。第１および第２のＲＯＭ４１および４２は同
一の記憶内容を有しているものの、入力ｘおよび入力ｙ
は別々のものであり、１個のＲＯＭへ同時に与えること
はできないためである。したがって、制御システムの構
成としては、その２個のＲＯＭを用いる必要があるた
め、コンパクトな構造とすることができず、その占有面
積も大きくなる。

【００４１】また、ＲＯＭにおいては、データ読出時に
おいてビット線の放電によりデータの“１”および
“０”の読出を行なっている。この場合、１ワードは複
数ビットで構成されるため、複数のビット線において電
荷の放電が行なわれる。この放電電荷は接地電位へと流
れる。このため、この放電電荷により接地電位の上昇な
どが生じ、正確なデータの読出を行なうことができなく
なるような場合も生じる。

【００４２】それゆえ、この発明の目的は上述の従来の
ＲＯＭの欠点を除去し、同一占有面積で記憶容量を大幅
に増大することのできるＲＯＭを提供することである。

【００４３】この発明の他の目的は、少ないメモリトラ
ンジスタの数でより多くの記憶容量を実現するＲＯＭを
提供することである。

【００４４】この発明のさらに他の目的は、１個のメモ
リセルが複数の異なるワードビットを表現することので
きるＲＯＭを提供することである。

【００４５】この発明のさらに他の目的は、１ワードが
複数ビットで構成されるＲＯＭにおいても、確実にデー
タの読出を行なうことのできるＲＯＭを提供することで
ある。

【００４６】

【課題を解決するための手段】請求項１の発明に係る読
出専用半導体記憶装置は、少なくとも１本の内部データ
を伝達するためのビット線と、行選択信号を伝達するた
めのワード線と、ビット線とワード線との交点に配設さ
れる各々が情報を記憶するメモリセルとを含む。

【００４７】請求項１の発明に係る読出専用半導体記憶
装置はさらに、各々に基準電位が伝達される複数の基準
電位伝達線と、外部からの電位指示信号に応答して基準
電位伝達線の各電位を設定する電位設定手段とを含む。

【００４８】メモリセルの各々は、対応のワード線上の
活性状態の行選択信号に応答して上記複数の基準電位伝
達線のいずれか１本を対応のビット線に接続または非接
続するように形成されたメモリセルトランジスタを含
む。

【００４９】請求項２の発明にかかる読出専用半導体記
憶装置は、複数の基準電位伝達線とビット線とを平行に
配置したものである。

【００５０】

【作用】請求項１の発明に係る読出専用半導体記憶装置
は、その電位が外部からの信号に応答して変更可能にさ
れた複数の基準電位伝達線を有している。メモリセルの
トランジスタは、ワード線選択時におけるビット線とこ
れらの複数の基準電位伝達線との接続態様により情報を
記憶している。

【００５１】この複数の基準電位伝達線の電位を外部か
らの電位指示信号に応答して変更することにより、ワー
ド線選択時においてメモリセルトランジスタがビット線
上に伝達する情報を可変とすることができる。したがっ
て、同一メモリセルが選択されても、複数の異なるワー
ドビットを表現することができ、１個のメモリセルが複
数のアドレスに対応する読出専用半導体記憶装置を得る
ことができる。

【００５２】請求項２の発明にかかる読出専用半導体記
憶装置においては基準電位伝達線とビット線とが平行に
配置されているため、１つの基準電位伝達線へは１個の
メモリセルを介してビット線電荷の充放電が行なわれる
だけである。このためビット線放電時においても、接地
電位へ流れる電荷量はごくわずかとなり、接地電位線の
電位の上昇を防止することができ、確実なデータの読出
を行なうことができる。

【００５３】

【実施例】第２図はこの発明の一実施例であるＲＯＭの
全体の構成を概略的に示す図である。第２図において、
ＲＯＭ１００は、第３２図に示す従来のＲＯＭの構成に
加えて、外部から与えられる電位指示信号Ｓに応答して
予め定められた基準電位の組を発生し、メモリセルアレ
イ６内に設けられた基準電位伝達線（第２図には示さ
ず）へ伝達する基準電位発生回路５０を備える。ここ
で、第２図に示すＲＯＭにおいて、従来のＲＯＭと対応
する部分には同一の参照番号が付されている。

【００５４】この電位指示信号Ｓは、動作モード指示信
号、バンク選択信号、アドレス信号等のいずれであって
もよい。

【００５５】第１図はこの発明の一実施例であるＲＯＭ
のメモリセルの構造の一例を示す図である。第１図にお
いて、メモリセルＭＣは、１個のＭＯＳトランジスタ１
と、各々に基準電位が伝達される基準電位伝達線５ａお
よび５ｂを含む。この基準電位伝達線５ａおよび５ｂへ
は、第２図に示す基準電位発生回路５０から、外部から
の電位手段信号Ｓに応答して決められた組合わせの基準
電位が伝達される。

【００５６】メモリセルトランジスタ１は、そのドレイ
ンがビット線３に接続され、そのゲートがワード線２に
接続され、そのソースが基準電位伝達線５ａおよび５ｂ
ならびに接地線４のいずれかに接続または非接続とされ
る。このメモリセルトランジスタ１のソースと基準電位
伝達線（以下、接地線４を含めて基準電位伝達線と称
す）の接続状態に応じてこのメモリセルＭＣの記憶情報
が設定される。この基準電位伝達線５ａおよび５ｂへ与
えられる基準電位の組合わせは次の２つの場合が考えら
れる。

【００５７】ケース１：第１の基準電位伝達線５ａに
“Ｈ”、第２の基準電位伝達線５ｂに“Ｌ”の電位が伝
達される。

【００５８】ケース２：第１の基準電位伝達線５ａに
“Ｌ”の電位が伝達され、第２の基準電位伝達線５ｂに
“Ｈ”の電位が伝達される。

【００５９】このケース１およびケース２各々の場合に
おけるメモリトランジスタのソースの接続態様とそのと
きの記憶情報との関係を一覧にして第３図に示す。

【００６０】次に、第１図ないし第３図を参照してこの
発明の一実施例であるＲＯＭのデータ読出動作について
説明する。メモリセルトランジスタ１のソース端子と基
準電位伝達線との接続関係によりメモリセルＭＣの記憶
情報が決定される。まずケース１の場合について説明す
る。

【００６１】まず従来と同様にして、ビット線３を電源
電位Ｖｃｃの“Ｈ”にプリチャージする。このプリチャ
ージ完了後、アドレス入力により、ワード線２が選択さ
れ、この選択ワード線２上へ行選択信号ＷＬが伝達さ
れ、ワード線２の電位が“Ｈ”に立上がる。

【００６２】いま、第１の基準電位伝達線５ａの電位は
“Ｈ”、第２の基準電位伝達線５ｂの電位は“Ｌ”に設
定されている。選択ワード線２上の電位に応答してメモ
リセルトランジスタ１が導通状態となれば、そのソース
端子が接地線４または第２の基準電位伝達線５ｂに接続
されている場合には、ビット線３にプリチャージされた
電荷がメモリセルトランジスタ１を介して放電され、ビ
ット線３の電位が低下し、データ“０”が読出される。

【００６３】メモリセルトランジスタ１のソース端子が
第１の基準電位伝達線５ａに接続されているかまたは開
放状態（無接続状態）にされていれば、ビット線３にプ
リチャージされた電荷は放電されず、ビット線３はプリ
チャージ電位を維持し、それによりデータ“１”が読出
される。

【００６４】次にケース２の場合について説明する。こ
の場合、第１の基準電位伝達線５ａの電位は“Ｌ”、第
２の基準電位伝達線５ｂの電位は“Ｈ”である。ビット
線３のプリチャージ完了後、ワード線２の電位を“Ｈ”
にしてメモリセルトランジスタ１をＯＮ状態にする。メ
モリセルトランジスタ１のソース端子が接地線４または
第１の基準電位伝達線５ａに接続されている場合には、
ビット線３のプリチャージされた電荷が放電され、デー
タ“０”が読出される。

【００６５】メモリセルトランジスタ１のソース端子が
第２の基準電位伝達線５ｂに接続されているかまたは開
放状態とされている場合、ビット線３のプリチャージ電
位は変化せず、データ“１”が読出される。

【００６６】上述のように、この基準電位伝達線５ａお
よび５ｂの基準電位を切換えることにより、１つのメモ
リセルにより２種類のデータを記憶することができる。

【００６７】第４図は、第１図に示すメモリセル構造を
用いた８ワード×１ビットのＲＯＭのメモリセルアレイ
の構成例を示す図である。第４図において、４本のワー
ド線１２ａ，１２ｂ，１２ｃおよび１２ｄとビット線３
との交点にメモリセルトランジスタ１１ａ，１１ｂ，１
１ｃおよび１１ｄがそれぞれ配設される。

【００６８】ビット線３と平行に、第１の基準電位伝達
線５ａ、第２の基準電位伝達線５ｂおよび接地線４が配
設される。

【００６９】メモリセルトランジスタ１１ａはそのソー
スが接地線４に接続され、そのゲートがワード線１２ａ
に接続され、そのドレインがビット線３に接続される。
メモリセルトランジスタ１１ｂはそのソースが第１の基
準電位伝達線５ａに接続され、そのゲートがワード線１
２ｂに接続され、そのドレインがビット線３に接続され
る。メモリセルトランジスタ１１ｃはそのソースが第２
の基準電位伝達線５ｂに接続され、そのゲートがワード
線１２ｃに接続され、そのドレインがビット線３に接続
される。メモリセルトランジスタ１１ｄはそのソースが
開放状態（無接続状態）にされ、そのゲートがワード線
１２ｄに接続され、そのドレインがビット線３に接続さ
れる。

【００７０】基準電位伝達線５ａおよび５ｂの電位を切
換えることにより、１つのメモリセルは２つのアドレス
の情報を記憶することができる。すなわち、１本のワー
ド線が２つの異なるアドレスに対応する構成が得られ
る。

【００７１】第５図は第４図に示すＲＯＭの動作を一覧
にして示す図である。第５図に示すように、基準電位伝
達線５ａおよび５ｂの電位をそれぞれ“Ｈ”、“Ｌ”と
した場合のケースＡにおいては、アドレス１ないし４に
対応してそれぞれメモリセルトランジスタ１１ａ〜１１
ｄが選択され、データ“０”、“１”、“０”および
“１”が読出される。

【００７２】また、基準電位伝達線５ａおよび５ｂの電
位を切換え、それぞれ“Ｌ”、“Ｈ”とした場合のケー
スＢにおいては、アドレス５ないし８に対応してメモリ
セルトランジスタ１１ａ〜１１ｄがそれぞれ選択され、
データ“０”、“０”、“１”および“１”が読出され
る。

【００７３】すなわち、上述の構成により、ワード線１
２ａはアドレス１および５に対応し、ワード線１２ｂは
アドレス２および６に対応し、ワード線１２ｃはアドレ
ス３および７に対応し、ワード線１２ｄはアドレス４お
よび８に対応する。

【００７４】上述のように、たとえメモリセルトランジ
スタのソース端子の接続先が固定されていても、基準電
位伝達線５ａおよび５ｂの電位を切換えることにより、
１本のワード線を複数のアドレスに対応させることがで
きる。したがって、同一容量のＲＯＭであっても、その
メモリセルトランジスタの数を大幅に低減することがで
きる。たとえば、第３５図に示す従来の８ワード×１ビ
ット構成のＲＯＭと第４図のＲＯＭのメモリセルアレイ
を比較した場合、この第４図に示す構成においては、メ
モリセルトランジスタの数は４と従来例に比べて半減さ
れているのが見られる。

【００７５】図６は、図２に示すメモリセル構造を用い
て８ワード×４ビット構成のＲＯＭを構成したときのメ
モリアレイ配置を示す図である。図６において、４本の
ワード線１２ａ、１２ｂ、１２ｃ、および１２ｄが４本
のビット線３ａ、３ｂ、３ｃおよび３ｄと交差するよう
に配置される。基準電位伝達線４、５ａおよび５ｂの組
が各ビット線３ａないし３ｄそれぞれに対して設けられ
る。基準電位伝達線４、５ａおよび５ｂはビット線３ａ
ないし３ｄと並列に設けられる。基準電位伝達線５ａお
よび５ｂはそれぞれメイン基準線ＲＰ１およびＲＰ２と
接続される。メイン基準線ＲＰ１およびＲＰ２はワード
線１２ａないし１２ｄと平行に配置される。このメイン
基準線ＲＰ１およびＲＰ２へは基準電位発生回路５０か
ら基準電位が伝達される。

【００７６】ワード線１２ａないし１２ｄとビット線３
ａとの交点のそれぞれにメモリトランジスタ１１ａない
し１１ｄが配置される。メモリトランジスタ１１ａない
し１１ｄの各ゲートは対応のワード線１２ａないし１２
ｄへそれぞれ接続される。メモリトランジスタ１１ａの
ソース端子は接地線４に接続される。メモリトランジス
タ１１ｂのソース端子は基準電位伝達線５ａに接続され
る。メモリトランジスタ１１ｃのソース端子は基準電位
伝達線５ｂに接続される。メモリトランジスタ１２ｄの
ソース端子は開放状態とされ、いずれの基準電位伝達線
にも接続されない。

【００７７】ワード線１２ａないし１２ｄとビット線３
ｂとの各交点にメモリトランジスタ１１ｅ、１１ｆ、１
１ｇおよび１１ｈが配置される。メモリトランジスタ１
１ｅ、１１ｆおよび１１ｇの各ソース端子は基準電位伝
達線５ａ、５ｂおよび４へそれぞれ接続される。メモリ
トランジスタ１１ｈはそのソース端子が開放状態に設定
される。ワード線１２ａないし１２ｄとビット線３ｃと
の各交点にメモリトランジスタ１１ｉ、１１ｊ、１１ｋ
および１１ｌが配置される。メモリトランジスタ１１ｉ
のソース端子は開放状態に設定される。メモリトランジ
スタ１１ｊ、１１ｋおよび１１ｌの各ソース端子は基準
電位伝達線４、５ｂおよび５ａへそれぞれ接続される。
メモリトランジスタ１１ｉないし１１ｌの各ゲートがそ
れぞれ対応のワード線１２ａないし１２ｄに接続され
る。

【００７８】メモリトランジスタ１１ｍ、１１ｎ、１１
ｏおよび１１ｐがワード線１２ａないし１２ｄとビット
線３ｄとの各交点に配置される。メモリトランジスタ１
１ｍないし１１ｐの各ゲートは対応のワード線１２ａな
いし１２ｄに接続される。メモリトランジスタ１１ｍお
よび１１ｎの各ソース端子はそれぞれともに基準電位伝
達線５ｂに接続される。メモリトランジスタ１１ｏおよ
び１１ｐの各ソースは基準電位伝達線５ａに接続され
る。

【００７９】ビット線３ａないし３ｄそれぞれに対して
プリチャージトランジスタ１５ａないし１５ｄが設けら
れる。プリチャージトランジスタ１５ａないし１５ｄは
ビット線をプリチャージ信号φｐに応答してＶｃｃレベ
ル（“Ｈ”レベル）にプリチャージする。

【００８０】図６に示すアレイ配置においては、メイン
基準線ＲＰ１およびＲＰ２の各々の電位を切換えること
により、１つのメモリセルに対し、２つの異なるアドレ
スのデータを記憶させることができる。すなわち、図４
に示すアレイ配置の場合と同様に、１本のワード線１２
（１本のワード線１２ａないし１２ｄを総称的に示す）
が２つのアドレスに対応する。

【００８１】図７はこの図６に示すＲＡＭの動作を一覧
にして示す図である。以下、図６および図７を参照して
動作について簡単に説明する。

【００８２】今、基準電位伝達線５ａおよび５ｂがそれ
ぞれ“Ｈ”（Ｖｃｃレベル）および“Ｌ”（接地電位レ
ベル）に設定された場合を考える。

【００８３】アドレス１が指定された場合、ワード線１
２ａが選択される。このワード線１２ａに接続されるメ
モリトランジスタ１１ａ、１１ｅ、１１ｉ、および１１
ｍがオン状態となる。これにより、メモリトランジスタ
１１ａ、１１ｅ、１１ｉ、および１１ｍが記憶するデー
タ“０”、“１”、“１”、および“０”が対応のビッ
ト線３ａ、３ｂ、３ｃおよび３ｄ上へ伝達される。

【００８４】アドレス２が指定された場合、ワード線１
２ｂが選択され、メモリトランジスタ１１ｂ、１１ｆ、
１１ｉ、および１１ｎがオン状態となる。この場合、ビ
ット線３ａ、３ｂ、３ｃおよび３ｄ上にはデータ
“１”、“０”、“０”および“０”がそれぞれ伝達さ
れる。

【００８５】アドレス３が指定された場合には、ワード
線１２ｃが選択され、メモリトランジスタ１１ｃ、１１
ｇ、１１ｋおよび１１ｏがそれぞれ記憶するデータ
“０”、“０”、“０”および“１”が各ビット線３
ａ、３ｂ、３ｃおよび３ｄ上へ伝達される。

【００８６】アドレス４の場合には、ワード線１２ｄが
伝達される。メモリトランジスタ１１ｄ、１１ｈ、１１
ｌおよび１１ｂがオン状態となり、データ“１”、
“１”、“１”および“１”が各ビット線３ａ〜３ｄ上
へ伝達される。

【００８７】次に、メイン基準線ＲＰ１およびＲＰ２へ
基準電位発生回路５０から“Ｌ”および“Ｈ”の電位が
伝達されたケースＢの場合を考える。

【００８８】アドレス５、６、７および８に対しては、
それぞれワード線１２ａ、１２ｂ、１２ｃおよび１２ｄ
が選択される。それぞれの場合において、“０，０，
１，１”、“０，１，０，１”、“１，０，１，０”お
よび“１，１，０，０”がビット線３ａないし３ｄ上へ
各アドレスに対して伝達される。

【００８９】したがって、各ワード線は２つの異なるア
ドレスにより選択状態とされる。たとえば、ワード線１
２ａはアドレス１および５が指定された場合に選択され
る。この図６に示す構成を用いることにより、８ワード
×４ビットのアレイ配置を４×４のメモリトランジスタ
１１ａないし１１ｐを用いて実現することができる。

【００９０】図８は図６に示すメモリアレイ配置と電気
的接続が等価な他のアレイ配置を示す。すなわち、図６
に示すメモリアレイ配置においては、各ビット線３（１
本のビット線を代表的に示す）に対して基準電位伝達線
４、５ａおよび５ｂの組が設けられている。

【００９１】図８に示す構成においては基準電位伝達線
４、５ａおよび５ｂの組が、隣接する２つのビット線に
接続されるメモリトランジスタに共有される。すなわ
ち、ビット線３ａに結合されるメモリトランジスタ１１
ａ、１１ｂ、１１ｃおよび１１ｄとビット線３ｂに接続
されるメモリトランジスタ１１ｅ、１１ｆ、１１ｇおよ
び１１ｈが一組の基準電位伝達線４、５ａおよび５ｂを
共有する。

【００９２】ビット線３ｃに結合されるメモリトランジ
スタ１１ｉないし１１ｌとビット線３ｄに結合されるメ
モリトランジスタ１１ｍないし１１ｐが基準電位伝達線
４、５ａおよび５ｂの別の組に結合される。

【００９３】この図８に示すアレイ配置においては、図
６に示す場合と同様のデータが読出される。したがって
この動作については図６に示す場合と同様であり、繰返
さない。

【００９４】この図８に示す配置に従えば、１組の基準
電位伝達線４、５ａおよび５ｂが２つの隣接ビット線間
に設けられる。したがってこの基準電位伝達線に必要と
される配線面積を大幅に低減することができ、メモリセ
ルアレイ面積を低減することができる。

【００９５】この図８に示すアレイ配置において、１組
値の基準電位伝達線４、５ａおよび５ｂのうちの一部、
たとえば接地線４のみが隣接ビット線に結合されるメモ
リセル間で共有される構成が用いられてもよい。

【００９６】さらに、この１組の基準電位伝達線４、５
ａおよび５ｂが３本以上のビット線に結合されるメモリ
セルに共有される構成が用いられてもよい。

【００９７】第９図は第２図に示す基準電位発生回路５
０の具体的構成の一例を示す図である。第９図におい
て、基準電位発生回路５０は、２段の縦続接続されたイ
ンバータＩＶ１およびＩＶ２を含む。インバータＩＶ１
は電位指示信号Ｓを受ける。インバータＩＶ１の出力が
基準電位伝達線５ｂへ伝達される。インバータＩＶ２は
インバータＩＶ１の出力を受ける。インバータＩＶ２の
出力が基準電位伝達線５ａへ伝達される。この第９図に
構成においては、電位指示信号Ｓの“Ｈ”、“Ｌ”に応
じて基準電位伝達線５ａおよび５ｂの電位を設定するこ
とができる。

【００９８】第１図に示すメモリセルの構成において
は、基準電位伝達線が３本設けられた場合が示されてい
る。しかしながら、この構成に代えて基準電位伝達線を
４本設け、メモリセルトランジスタのソース端子がこの
４本の基準電位伝達線のいずれかに必ず接続されるよう
に構成することもできる。

【００９９】第１０図はこの発明の他の実施例であるＲ
ＯＭメモリセルの構造の一例を示す図である。この第１
０図においては、３本の基準電位伝達線４，５ａおよび
５ｂに加えて、さらにたとえば動作電源電圧である基準
電位Ｖｃｃを伝達する第４の基準電位伝達線（電源線）
２０が追加される。

【０１００】メモリセルトランジスタ１のソース端子が
この基準電位伝達線４，５ａ，５ｂおよび２０のいずれ
に接続されるかによりこのメモリセルの記憶データが設
定される。この場合、メモリセルトランジスタ１のソー
ス端子は必ずこれらの４本の基準電位伝達線４，５ａ，
５ｂおよび２０のいずれかに接続される。接地線４へは
常に“Ｌ”の電位が伝達され、電源線２０には、常に
“Ｈ”の電位が伝達される。第１および第２の基準電位
伝達線５ａおよび５ｂの電位は電位指示信号Ｓに応答し
て“Ｈ”および“Ｌ”のいずれかになる。

【０１０１】この第１０図に示すメモリセルの動作につ
いて簡単に説明する。いま、メモリセルトランジスタ１
のソース端子が電源線２０に接続されている場合を考え
る。この場合、基準電位伝達線５ａおよび５ｂの電位に
かかわらず、メモリセルトランジスタ１が選択状態とな
った場合、ビット線３の電位は変化せずプリチャージ電
位“Ｈ”を維持するため、このメモリセルトランジスタ
１からはデータ“１”が読出される。このメモリセルト
ランジスタ１のソース端子が他の基準電位伝達線４，５
ａおよび５ｂのいずれかに接続されている場合は、第１
図に示すメモリセル構造と同様の動作が行なわれる。こ
の第１０図に示すメモリセルの動作を一覧にして第１１
図に示す。

【０１０２】この第１１図および第３図を比較すれば明
らかなように、第１図に示すメモリセル構造と第１０図
に示すメモリセル構造とは同等の動作を実行しているの
が見られる。

【０１０３】この第１１図に示すメモリセル構造におい
ては、いずれの接続状態においてもビット線３を充放電
することができるため、ビット線３のプリチャージを行
なわなくてもデータの読出しを行なうことができるＲＯ
Ｍを得ることができる。したがって、プリチャージ回路
４１を設ける必要がなく、またこのビット線プリチャー
ジに必要とされる時間Ｔｂ（第３４図参照）を考慮する
必要がなくなり、小占有面積で高速動作のＲＯＭを得る
ことができる。

【０１０４】また、この第１０図に示すＲＯＭメモリセ
ル構成においては、ビット線３を電源電位Ｖｃｃにプリ
チャージせず、図１２に示すように、たとえばＶｃｃ／
２の中間電位にプリチャージするようなビット線３のプ
リチャージを行なう場合においても、そのデータ読出時
におけるビット線の充放電は中間電位から“Ｈ”または
“Ｌ”へ行なわれるため、この充放電に要する時間を従
来装置に比べて短縮することができ、かつそのときに流
れる消費電流も低減することができ、高速かつ低消費電
流のＲＯＭを得ることができる。

【０１０５】図１２においては、Ｖｃｃ／２発生回路５
００が各ビット線をＶｃｃ／２の電位レベルにプリチャ
ージするために設けられる。このＶｃｃ／２発生回路５
００は各ビット線３に対し共通に設けられる。ＤＲＡＭ
（ダイナミックランダム・アクセス・メモリ）分野にお
いては、このようなＶｃｃ／２発生回路は知られてお
り、各ビット線対をＶｃｃ／２の電位レベルにプリチャ
ージするために広く用いられている。したがってこのよ
うなＶｃｃ／２発生回路を利用することができる。

【０１０６】上述の実施例においては、３本または４本
の基準電位伝達線を用いて、１トランジスタ型メモリセ
ルにおいて４つの状態の表現を可能にしている。この構
成においては、１つのメモリセルが従来のメモリセル２
個の機能を果たしていることになる。したがって、１つ
のＲＯＭを用いて２バンクを実現することができ、また
同一数のメモリセルトランジスタを用いて従来のＲＯＭ
の２倍の容量のＲＯＭを実現することができる。

【０１０７】この上述の構成はさらに１つのメモリセル
が従来のメモリセルＮ個の機能を実現する構成に拡張す
ることができる。１つのメモリセルがＮ個のメモリセル
の状態を表現するためには、各状態は“０”および
“１”の２状態をとることができるため、合計２^N の状
態の表現を必要とする。したがって、接地線を含んで基
準電位伝達線として２^N −１本または電源線および接地
線両者を含む基準電位伝達線として２^N 本の基準電位伝
達線を設ければよい。

【０１０８】第１３図はこの１つのＲＯＭを用いて３個
のバンクＡ，ＢおよびＣを実現する場合に１つのメモリ
セルが記憶し得るデータを一覧にして示す図である。こ
の第１３図に示されるように、バンクがＡ，ＢおよびＣ
と３つある場合、１つのメモリセルが表現するデータと
しては８通り（２³ ）考えられる。したがって、この場
合第１４図に示すように、基準電位伝達線として７本５
５ａ，５５ｂ、５６ａ，５６ｂ、５７ａ，５７ｂおよび
５８を設ける。メモリセルの記憶データはメモリトラン
ジスタ１のソースの接続状態により決定される。この第
１４図に示すメモリセル構造の場合、２本の基準電位伝
達線が対をなして制御される。

【０１０９】基準電位伝達線５５ａおよび５５ｂがバン
クＡを表現するために用いられ、基準電位伝達線５６ａ
および５６ｂはバンクＢを表現するために用いられ、基
準電位伝達線５７ａおよび５７ｂはバンクＣを表現する
ために用いられる。

【０１１０】この場合バンクＡ，ＢおよびＣそれぞれに
対応して各基準電位伝達信号線対の電位が他のバンクを
表現する基準電位伝達線対の信号電位と逆の状態に設定
される。この第１４図に示すメモリセル構造の動作を一
覧にして第１５図に示す。第１１図に示すように、選択
されたバンクに対応する基準電位伝達線対の電位のみを
残りのバンクに対応する基準電位伝達線の組と逆にす
る。たとえば、バンクＡが指定された場合基準電位伝達
線５５ａおよび５５ｂの電位がそれぞれ“Ｌ”および
“Ｈ”とされ、残りの基準電位伝達線５６ａ，５６ｂ、
５７ａおよび５７ｂはそれぞれ“Ｈ”、“Ｌ”、“Ｈ”
および“Ｌ”に設定される。この第１５図に一覧にして
示す表から明らかなように、３つのバンクＡ，Ｂおよび
Ｃに対応したデータを記憶するメモリセルが第１４図に
示すメモリセル構造により得られる。

【０１１１】この１つのメモリセルにおいて３つのバン
ク個々のデータを表現する場合の基準電位発生回路５０
の具体的構成の一例を第１６図に示す。

【０１１２】第１６図において、基準電位発生回路５０
は、ゲート回路Ｇ１，Ｇ２およびＧ３と、インバータＩ
Ｖ１１、ＩＶ１２およびＩＶ１３を含む。バンクＡ、Ｂ
およびＣのいずれかを設定するために、電位指定信号と
して２ビットのバンク選択信号Ｓ０，Ｓ１が用いられ
る。

【０１１３】ゲート回路Ｇ１は信号Ｓ０およびＳ１を受
ける。インバータＩＶ１１はゲート回路Ｇ１出力を受け
る。ゲート回路Ｇ１出力は基準電位伝達線５５ａへ伝達
され、インバータＩＶ１１の出力は基準電位伝達線５５
ｂへ伝達される。ゲート回路Ｇ１は信号Ｓ０およびＳ１
がともに“Ｈ”のとき“Ｌ”の信号を出力する。

【０１１４】ゲート回路Ｇ２は信号Ｓ０をその真入力に
受け、信号Ｓ１をその偽入力に受ける。インバータＩＶ
１２はゲート回路Ｇ２出力を受ける。ゲート回路Ｇ２の
出力は基準電位伝達線５６ａ上へ伝達され、インバータ
ＩＶ１２の出力が基準電位伝達線５６ｂへ伝達される。
ゲート回路Ｇ２は信号Ｓ０が“Ｈ”でありかつ信号Ｓ１
が“Ｌ”のときに“Ｌ”の信号を出力する。

【０１１５】ゲート回路Ｇ３はその偽入力に信号Ｓ０を
受け、その真入力に信号Ｓ１を受ける。インバータＩＶ
１３はゲート回路Ｇ３の出力を受ける。ゲート回路Ｇ３
の出力が基準電位伝達線５７ａ上へ伝達され、インバー
タＩＶ１３の出力が基準電位伝達線５７ｂ上へ伝達され
る。ゲート回路Ｇ３は信号Ｓ０が“Ｌ”でありかつ信号
Ｓ１が“Ｈ”のときに“Ｌ”の信号を出力する。

【０１１６】この第１６図に示す基準電位発生回路５０
は実質的にデコーダであり、そのデコード動作を第１７
図に一覧にして示す。第１７図に示すように、信号Ｓ
０，Ｓ１がともに“１”であればバンクＡが指定され、
“１”，“０”であればバンクＢが指定され、また
“０”，“１”であればバンクＣが指定される。この第
１７図においてデータ“１”，“０”を電位“Ｈ”，
“Ｌ”へそれぞれ対応させれば、信号Ｓ１，Ｓ０により
選択バンクを指定することができる。この第１７図に示
す信号Ｓ１，Ｓ０の組合わせにおいては、両者がともに
“０”の場合、ゲート回路Ｇ１〜Ｇ３の出力はすべて
“Ｈ”となる。この場合は対応するバンクがないため、
未使用状態とされるかスタンバイ状態設定に用いられ
る。

【０１１７】この第１３図ないし第１７図においては電
位指定信号としてバンク選択信号を用いているが、この
バンク選択信号の代わりに、たとえば第３７図および第
３８図に示すようにその動作モードに応じてＲＯＭを切
換えるＲＯＭ選択信号ＳＡ，ＳＢを用いてもよい。ま
た、さらに第３９図に示すようなプログラムＲＯＭにお
いて、このＲＯＭが通常動作時におけるプログラムとた
とえば割込み処理またはテスト動作時のテスト用プログ
ラムを記憶しており、この動作モードに応じてプログラ
ムを切換える場合、その動作モード指示信号を電位設定
信号Ｓ（Ｓ０，Ｓ１）として用いてもよい。

【０１１８】さらに上記実施例においては、１つのＲＯ
Ｍで複数のＲＯＭを表現する構成を示している。しかし
ながら、これに代えて第１８図に示す構成を実現するこ
ともできる。

【０１１９】第１８図において、メモリセルアレイ６０
ａはアドレス０ないしｍを有しており、各アドレスが１
本のワード線に対応している場合を考える。この場合、
アドレス０〜ｎ−１は最上位アドレスビットＸＭが
“０”のアドレスに対応し、アドレスｎ〜ｍは最上位ア
ドレスビットＸＭが“１”のアドレスに対応する場合を
考える。この場合、この最上位アドレスビットＸＭを電
位指定信号として基準電位発生回路５０へ与えれば、第
１８図（ｂ）に示すように、メモリセルアレイ６０ｂの
ワード線の本数を半減することができる。このアドレス
ビットＸＭのビット数を増大すれば、メモリセルアレイ
内のメモリトランジスタの数をさらに低減することがで
きる。また、この最上位アドレスビットＸＭを用いる代
わりに最下位ビットを用いれば、偶数アドレスと奇数ア
ドレスとで基準電位を切換える構成も得ることができ
る。

【０１２０】メモリセルトランジスタの開放状態は領域
１６を切断状態（無配線）状態として実現してもよい。
またメモリセルトランジスタ１の構造は任意である。

【０１２１】上述の実施例の構成においては、基準電位
伝達線４、５ａおよび５ｂはビット線３と並列に設けら
れている。以下に、このような基準電位伝達線とビット
線とを平行に配置することにより得られる技術的効果に
ついて説明する。

【０１２２】図１９は従来のＲＯＭのメモリセルのレイ
アウトを概略的に示す図であり、図２０はこの図１９の
線Ａ−Ａ′に沿った断面構造を示す図である。この従来
のＲＯＭセル構造においては、１本のワード線に対して
は１つのアドレスしか割当てられない場合の構成が示さ
れる。

【０１２３】図１９において、ワード線２ｇおよび２ｈ
が不純物拡散領域４と平行に設けられる。この不純物拡
散領域４は、ワード線２ｇおよび２ｈに接続されるメモ
リトランジスタのそれぞれのソース領域を共通接続する
共通ソース領域となる。ビット線３ｉおよび３ｊはワー
ド線２ｇおよび２ｈ、ならびに不純物拡散領域４と交差
する方向に配置される。

【０１２４】ワード線２ｇおよび２ｈの下部にメモリト
ランジスタのチャネル領域が形成される。チャネル領域
は対応のワード線上に“Ｈ”の電位が伝達されたときに
チャネルが形成されるという条件が満足される限り、不
純物拡散領域で形成されてもよい。不純物拡散領域３ａ
ｉはコンタクトホール３００ｉを介してビット線３ｉと
接続される。ビット線３ｉは金属配線層により形成され
る。不純物拡散領域３ｂｊは別のビット線３ｊへコンタ
クトホール３００ｊを介して接続される。不純物拡散領
域３ａｉ、３ｂｉ、３ａｊおよび３ｂｊは各メモリトラ
ンジスタのドレイン領域を与える。

【０１２５】図２０を参照して、メモリトランジスタは
コンタクトホール３００ｉを介してビット線３ｉに接続
される不純物拡散領域３ａｉと、ゲート電極としてのワ
ード線２ｈと、ソース領域としての不純物拡散領域４を
含む。別のメモリトランジスタは、ソースとしての不純
物拡散領域４と、ゲートとしてのワード２ｊと、ドレイ
ン領域としての不純物拡散領域３ｂｉを含む。この不純
物拡散領域３ｂｉはビット線３ｉには接続されない。不
純物拡散領域４へは接地電位が伝達される。

【０１２６】動作時において、ワード線２ｈが選択され
た場合このワード線２ｈに接続される各メモリトランジ
スタにおいてチャネルが形成される。

【０１２７】ビット線３ｉにプリチャージされた電荷は
コンタクトホール３００ｉおよびチャネルを介して不純
物拡散領域４へ放電され、一方ビット線３ｊにプリチャ
ージされた電荷は不純物拡散領域へは放電されない。な
ぜならば不純物拡散領域３ａｊにおいてはビット線との
接続をとるためのコンタクトホールは設けられていない
ためである。

【０１２８】上述のような配置を用いると以下のような
問題が生じる。１本のワード線には複数のメモリトラン
ジスタが図２１に示すように接続される。図２１におい
ては、１本のワード線ＷＬに８個のメモリトランジスタ
Ｍ１ないしＭ８が接続された場合が示される。各メモリ
トランジスタＭ１ないしＭ８と対応のビット線ＢＬ１な
いしＢＬ８）との接続はその各メモリトランジスタＭ１
ないしＭ８の記憶データにより決定される。

【０１２９】不純物拡散領域４は接地線ＧＮＤＬを構成
しており、比較的大きな抵抗を備えている。このため接
地線ＧＮＤＬには抵抗ｒが分布することになる。もし図
２１に示す構成において、ワード線ＷＬが選択されデー
タ読出が行なわれる場合、データ“０”を記憶するメモ
リセルに接続されるビット線にプリチャージされた電荷
はこれらのメモリセルトランジスタを介して接地線ＧＮ
ＤＬへ放電される。この結果、大量の電流が過渡的に接
地線ＧＮＤＬを介して接地電位へ流れるため、接地電位
の変化が図２２に示すように生じる。

【０１３０】この接地電位の変化はノイズと考えること
ができ、ＲＯＭの安定でかつ確実な動作に対する大きな
障害となる。特に、ＲＯＭの高速動作時においては、こ
の接地電位変化の影響は顕著なものとなり、アクセス時
間の増加および動作マージンの減少をもたらす原因とな
る。すなわち、このノイズの発生期間（図２２参照）に
おいてビット線上のデータを読出す場合接地電位にノイ
ズがのっているために、このノイズによるデータの誤っ
た読出が生じこのノイズの影響を防止するためにデータ
読出タイミングを遅らせる必要があり、このためアクセ
ス時間の増大等の問題が生じる。

【０１３１】加えて、抵抗ｒが接地電位線ＧＮＤＬに分
布しており、各メモリトランジスタＭ１ないしＭ８に対
し異なるソース電位が与えられることになる（図２３参
照）。したがって図２３に示すように各メモリトランジ
スタのソース電位が異なった場合、ビット線上の電位も
このソース電位の浮上がりの影響を受けることになり、
正確なデータ読出を行なうことができなくなるという問
題が生じる。

【０１３２】したがって、図１９に示すようなメモリセ
ルアレイ配置を本発明に適用すると、正確なデータの読
出が行なうことができなくなり、この図１９に示すレイ
アウトを利用することはできない。

【０１３３】図２４はこの発明の一実施例に従うＲＯＭ
セルのレイアウトを概略的に示す図である。図２４にお
いて、活性領域１００ａおよび１００ｂはそれぞれ２個
のメモリトランジスタを含む。活性領域１００ａおよび
１００ｂは互いにセル分離領域により分離される。

【０１３４】活性領域１００ａおよび１００ｂ各々は不
純物拡散領域４００ａ、４００ｂおよび４００ｃを含
む。活性領域１００ａおよび１００ｂそれぞれにおいて
ワード線２ａおよび２ｂの下にチャネル領域が形成され
る。

【０１３５】ビット線３ａおよび３ｂはワード線２ａお
お２ｂと交差する方向に配置される。基準電位伝達線４
ａ、５ａ、５ｂおよび４ｂがビット線３ａおよび３ｂと
平行に配置される。基準電位伝達線４ａ、５ａ、５ｂお
よび４ｂ各々はアルミニウムなどの低抵抗の金属配線層
により構成される。

【０１３６】活性領域１００ａにおいて、不純物拡散領
域４００ａは基準電位伝達線５ａへコンタクトホール３
００ａを介して接続される。不純物拡散領域５００ｃは
コンタクトホール３００ｃを介して接地線４ａへ接続さ
れる。

【０１３７】活性領域１００ｂにおいては、不純物拡散
領域４００ａがコンタクトホール３００ｅを介して基準
電位伝達線５ｂに接続され、不純物拡散領域４００ｃは
いずれの基準電位伝達線へも接続されない。

【０１３８】図２５は図２４に示す線Ｂ−Ｂ′に沿った
断面構造を示す図であり、図２６は図２４のレイアウト
と電気的に等価なセルの配置を示す図である。

【０１３９】図２５および２６を参照して、メモリトラ
ンジスタＭ１はコンタクトホール３００ｂを介してビッ
ト線３ａに接続されるドレイン領域となる拡散領域４０
０ｂと、基準電位伝達線５ａへコンタクトホール３００
ａを介して接続されるソース領域となる不純物拡散領域
４００ａと、ゲートとしてのワード線２ａを備える。

【０１４０】メモリトランジスタＭ２はドレインとして
の不純物拡散領域４００ｂと、コンタクトホール３００
ｃを介して基準電位伝達線（接地線）４へ接続されるソ
ースとなる不純物拡散領域４００ｃと、ゲートとしての
ワード線２ｂを含む。

【０１４１】メモリトランジスタＭ３は、コンタクトホ
ール３００ｅを介して基準電位伝達線５ｂへ接続される
ソースとなる不純物拡散領域４００ａと、コンタクトホ
ール３００ｄを介してビット線３ｂへ接続されるドレイ
ンとなる不純物拡散領域４００ｂと、ゲートとしてのワ
ード線２ａを備える。

【０１４２】メモリトランジスタＭ４は、コンタクトホ
ール３００ｄを介してビット線３ｂへ接続されるドレイ
ンとなる不純物拡散領域４００ｂと、ゲートとしてのワ
ード線２ｂと、フローティング状態とされるソースとな
る不純物拡散領域４００ｃを含む。

【０１４３】図２４ないし図２６に示す配置において
は、メモリトランジスタＭ１およびＭ３が基準電位伝達
線５ａおよび５ｂ上に伝達される電圧により決定される
データを格納する。メモリトランジスタＭ２はデータ
“０”を格納し、メモリトランジスタＭ４がデータ
“１”を格納する。

【０１４４】この図２４ないし図２６に示す配置におけ
るデータの読出動作は図６等において示した配置と同じ
であり、そのデータ読出動作については省略する。図２
４ないし図２６に示す配置においては、基準電位伝達線
４、５ａおよび５ｂがワード線２ａおよびは２ｂと交差
する方向に配置されている。ワード線２ａまたは２ｂが
選択された場合、複数のメモリトランジスタが同時に選
択される（１ワードが複数ビット構成の場合）。しかし
ながら、基準電位伝達線４、５ａまたは４ｂはせいぜい
１個のメモリトランジスタを介してビット線から流れる
電流を受けるだけである。したがって、各基準電位伝達
線４、５ａおよび５ｂは図１９に示す構成に比べてはる
かに少ない電流を流すだけであり、このビット線放電に
伴なう接地電位の上昇を確実に防止することができる。

【０１４５】さらに、基準電位伝達線４ａ、５ａ、５ｂ
および４ｂは低抵抗の金属配線層で形成されている。し
たがって、そこを流れる電流に起因するメモリトランジ
スタのソース電位のばらつきを確実に防止することがで
きる。すなわち、基準電位伝達線４ａ、４ｂ、５ａおよ
び５ｂを低抵抗とすることにより、分布抵抗ｒが極めて
小さくなり、電流がそこへ流れたとしても極めて小さな
電圧降下しか生じないためである。

【０１４６】基準電位伝達線４ａ、４ｂ、５ａおよび５
ｂを低抵抗配線層で構成し、かつ各基準電位伝達線へは
同時にせいぜい１個のメモリトランジスタを介しての電
流の流出入しか生じない構成とすることにより、安定か
つ確実で高速に動作するＲＯＭを得ることができる。

【０１４７】図２４ないし図２６に示す配置において
は、基準電位伝達線４、（４ａ、４ｂ）、５ａおよび５
ｂの組が用いられている。しかしながら、基準電位伝達
線４、５ａ、５ｂおよび２０の組を用いてもよい。

【０１４８】さらにこの図２４に示す配置構成はまた図
１０および図１４に示す配置にも適応可能である。

【０１４９】上述の実施例においては、１本のワード線
が複数の異なるアドレスを表現する異ができるものの、
１つのメモリセルへ同時にアクセスすることはできな
い。次に、１つのメモリセルへ同時にアクセスすること
のできる構成について以下に説明する。

【０１５０】図２７はこの発明のさらに他の実施例であ
る読出専用半導体記憶装置の全体の構造を概略的に示す
図である。図２７において、読出専用半導体記憶装置６
００は、メモリセルが行列状に配置されたメモリセルア
レイ１０６を含む。メモリセルアレイ１０６は、後に詳
細に説明するように、１個のメモリセルへ互いに独立な
複数の経路を介して同時にアクセスすることのできる構
造を備える。図２７においては、メモリセルアレイ１０
６へ２つの独立の経路を介してアクセスすることのでき
る構成が一例として示される。

【０１５１】読出専用半導体記憶装置６００はさらに、
第１のアドレス入力ＡＤＡをデコードし、メモリセルア
レイ１０６の対応の行を選択する第１のデコーダ１０８
ａと、第２のアドレス入力ＡＤＢをデコードし、メモリ
セルアレイ１０６の対応の行を選択するための第２のデ
コーダ１０８ｂと、メモリセルアレイ１０６のデコーダ
１０８ａにより選択されたメモリセルのデータを出力す
るための第１の出力回路１０９ａと、メモリセルアレイ
１０６においてデコーダ１０８ｂにより選択されたメモ
リセルのデータを出力するための第２の出力回路１０９
ｂを含む。第１の出力回路１０９ａは出力データＤＡを
出力し、第２の出力回路１０９ｂは出力データＤＢを出
力する。

【０１５２】読出専用半導体記憶装置６００は、さら
に、外部から与えられる制御信号／ＣＥ（チップイネー
ブル信号）および／ＯＥ（アウトプットイネーブル信
号）に応答して、様々な内部制御信号ＡＴＡ′、ＡＴ
Ｂ′、ＯＥＡ、ＯＥＢ、φｐＡおよびφｐＢを発生する
制御回路１２０と、内部制御信号φｐＡおよびφｐＢに
応答してメモリセルアレイ１０６の内部データ伝達線で
あるビット線の電位を所定転位にプリチャージするため
のプリチャージ回路１１０ａおよび１１０ｂと、外部か
ら与えられる基準電位設定信号Ｓに応答してメモリセル
アレイ１０６の各メモリセルに記憶される情報を設定す
るめたの基準電位を発生する基準電位設定回路１１１を
含む。

【０１５３】制御信号ＡＴＡ′およびＡＴＢ′は第１お
よび第２のデコーダ１０８ａおよび１０８ｂの動作タイ
ミングを与える。制御信号ＯＥＡおよびＯＥＢは出力回
路１０９ａおよび１０９ｂの出力データＤＡおよびＤＢ
の出力タイミングを与える。

【０１５４】制御回路１２０は、上述のごとく、制御信
号／ＣＥおよび／ＯＥに応答して内部制御信号φｐＡお
よびφｐＢ、ＡＴＡ′、ＡＴＢ′、ＯＥＢおよびＯＥＡ
を発生する。図２７に示す構成においては、デコーダ１
０８ａおよびデコーダ１０８ｂが同じタイミングで動作
している。また同様にプリチャージ回路１１０ａおよび
プリチャージ回路１１０ｂが同じタイミングで動作して
おり、さらに、出力回路１０９ａおよび出力回路１０９
ｂが同じタイミングで動作している。しかしながら、こ
れらの回路の動作タイミングは異なるように構成されて
もよい。これらの回路の動作タイミングが異ならされる
場合、２種類の異なる外部制御信号／ＣＥおよび／ＯＥ
（すなわち／ＣＥＡ、／ＣＥＢ、／ＯＥＡおよび／ＯＥ
Ｂ）が制御回路１２０へ与えられ、これらの制御信号に
応答して各グループの一方のみまたは両者がそれぞれの
タイミングで駆動される構成が用いられてもよい。以下
の説明においては、各グループの回路（グループＡおよ
びグループＢ）に関連する回路は同じタイミングで動作
するものと想定する。

【０１５５】アドレス入力ＡＤＡおよびＡＤＢはデコー
ダ１０８ａおよび１０８ｂへ与えられる。正確には外部
アドレス入力を受けて内部アドレスを発生するアドレス
バッファからのアドレス入力（内部アドレス入力）がそ
れぞれのデコーダ１０８ａおよび１０８ｂへ与えられ
る。このアドレスバッファは図２７において図面を簡略
化するために省略されている。

【０１５６】図２８は、図２７に示す半導体記憶装置の
要部の構成を概略的に示す図である。図２８において、
メモリセルアレイ１０６は、行方向に配置され、デコー
ダ１０８ａおよび１０８ｂからの行選択信号を受けるワ
ード線（行選択信号伝達線）ＷＡ１，ＷＢ１と、選択さ
れたワード線に接続されるメモリセル２２０に格納され
た情報を伝達するためのビット線（内部データ伝達線）
ＢＡ１、ＢＢ１、ＢＡ２、およびＢＢ２、・・・、ＢＡ
ｎおよびＢＢｎを含む。

【０１５７】デコーダ１０８ａおよび１０８ｂのそれぞ
れの出力を受けるために複数のワード線が設けられてい
るが、図２８に示す構成においては、代表的にデコーダ
１０８ａからの出力（行選択信号）を受けるワード線Ｗ
Ａ１と、デコーダ１０８ｂからの出力信号（行選択信
号）を受けるワード線ＷＢ１のみが代表的に示される。
各メモリセル２２０は、第１のメモリ素子１ａと第２の
メモリ素子１ｂを含む。メモリ素子１ａはワード線ＷＡ
１上の選択信号に応答して選択状態となり、その記憶情
報を対応のビット線ＢＡｉ（ｉ＝１、２、・・・、ｎ）
へ伝達する。メモリ素子１ｂはワード線ＷＢ１上の選択
信号に応答して選択状態となり、その記憶情報を対応の
ビット線ＢＢｉ（ｉ＝１、２、・・・、ｎ）へ伝達す
る。

【０１５８】メモリセルアレイ１０６はさらに、各ビッ
ト線ＢＡ１−ＢＡｎに対応して設けられ、デコーダ１０
８ａからの選択信号（列選択信号）に応答してオン状態
となり、対応のビット線を出力回路１０９ａへ接続する
ための列選択トランジスタＳＴＡ１−ＳＴＡｎと、ビッ
ト線ＢＢ１〜ＢＢｎ各々に対応して設けられ、デコーダ
１０８ｂからの選択信号（列選択信号）に応答してオン
状態となり、対応のビット線を出力回路１０９ｂへ接続
するための列選択トランジスタＳＴＢ１−ＳＴＢｎを含
む。

【０１５９】デコーダ１０８ａは列選択信号を各列選択
トランジスタＳＴＡ１−ＳＴＡｎへ与え、そのうちの１
個をオン状態とする。同様に、デコーダ１０８ｂは、列
選択信号を列選択トランジスタＳＴＢ１−ＳＴＢｎへ与
え、それらのうちの１個をオン状態とする。ただしこれ
は１ワード１ビットの場合であり、１ワードが８ビット
で構成される場合、同時に８個の列選択トランジスタが
オン状態となり、それぞれ異なるＩＯ線を介して対応の
ビット線を出力回路へ接続する。

【０１６０】図２８に示すように、１個のメモリセル２
２０は、２つの独立に選択可能なメモリ素子１ａおよび
１ｂを含んでいるため、１つのメモリセルに２種類のデ
ータを同時に格納することができるとともに、同一のメ
モリセルデータを２つの出力回路１０９ａおよび１０９
ｂへ出力することができる。

【０１６１】図２９は図２８に示すメモリセル２２０の
具体的構成の一例を示す図である。図２９において、メ
モリセル２２０は２つのメモリトランジスタ１ａおよび
１ｂを含む。メモリトランジスタ１ａは、そのゲートが
ワード線２ａに結合され、そのドレインがビット線３ａ
に結合され、かつそのソースが共通ノードＮＡへ接続さ
れる。メモリトランジスタ１ｂはそのゲートがワード線
２ｂに接続され、そのドレインがビット線３ｂに接続さ
れ、そのソースが共通ノードＮＡへ接続される。ワード
線２ａおよび２ｂはそれぞれ図２８に示すワード線ＷＡ
１およびＷＢ１に対応する。さらに、ビット線３ａおよ
び３ｂはビット線ＢＡｉおよびＢＢｉ（ｉ＝１、２、・
・・、ｎ）にそれぞれ対応する。

【０１６２】メモリセル２２０はさらに、各々に基準電
位が伝達される基準電位伝達線５ａ、５ｂおよび４を含
む。基準電位伝達線４はたとえば接地電位レベルの
“Ｌ”の電位に設定される。基準電位設定回路１１１
（図２７参照）から基準電位が発生され、基準電位伝達
線５ａおよび５ｂへ伝達される。この基準電位設定回路
１１１は図２等において示す基準電位発生回路５０に対
応する。

【０１６３】ビット線３ａおよび３ｂ各々の一方端には
プリチャージトランジスタＴＰＡおよびＴＰＢが設けら
れる。このプリチャージトランジスタＴＰＡおよびＴＰ
Ｂはプリチャージ信号φｐＡおよびφｐＢにそれぞれ応
答して対応のビット線３ａおよび３ｂをたとえば動作電
源電圧Ｖｃｃレベルである“Ｈ”のレベルにプリチャー
ジする。ビット線３ａおよび３ｂの他方端部は選択トラ
ンジスタＳＴＡｉおよびＳＴＢｉにそれぞれ接続され
る。

【０１６４】基準電位伝達線５ａおよび５ｂへは先に示
したものと同様の基準電位が与えられる。メモリ素子１
ａおよび１ｂは同じデータを格納する。ワード線ＷＡｉ
およびＷＢｉ各々は２つのアドレスを表現する。メモリ
素子１ａおよび１ｂの一方のデータの読出動作は先に図
２等を参照して説明した場合と同様にして行なわれる。

【０１６５】メモリトランジスタ（メモリ素子）１ａお
よび１ｂに記憶される情報は、それぞれのソース端子が
ノードＮＡを介して基準電位伝達線４、５ａおよび５ｂ
のいずれに接続されるかまたはいずれにも接続されない
かの接続状況に応じて決定される。基準電位伝達線５ａ
および５ｂへは２種類の基準電位が基準電位設定回路１
１１から伝達される。

【０１６６】基準電位設定回路１１１は外部から与えら
れた基準電位設定信号Ｓに応答してこれらの基準電位伝
達線５ａおよび５ｂの基準電位を設定する。基準電位設
定信号Ｓは動作モード指定信号、バンク選択信号または
アドレス信号のいずれが用いられてもよい。したがっ
て、この基準電位伝達線５ａおよび５ｂと接地電位伝達
線４をすべてのメモリセル２２０へ共通に設ける構成と
することにより、各メモリセル２２０は２種類のデータ
を格納することができる。

【０１６７】メモリセル２２０に含まれるメモリトラン
ジスタ１ａはワード線２ａ（ＷＡｉ）上の選択信号ＷＬ
に応答してオン状態となる。他方のメモリトランジスタ
１ｂはワード線２ｂ（ＷＢｉ）の上の選択信号ＷＬに応
答してオン状態となる。したがって、ワード線２ａが選
択された場合、メモリセル２２０に格納された情報はビ
ット線３ａ上へ伝達される。したがって、このとき同時
にワード線２ｂが選択されたとしても、メモリセル２２
０に格納された情報はメモリトランジスタ１ｂを介して
別のビット線３ｂへ伝達される。これにより、１個のメ
モリセル２２０に対し同時にアクセスしてその情報を２
つの経路を介して独立に読出ことができる。言い換える
と、１つのメモリセル２２０と別のメモリセルとを同時
にアクセスしてそのデータを並列に読出すことができ
る。次に、同一のメモリサイクルで異なるアドレスへ同
時にアクセスする動作について説明する。

【０１６８】図３０は図２９に示すメモリセルを用いて
２ワード（１ワードが１ビット）を構成した場合のメモ
リアレイの配置の例を示す図である。図３０において、
メモリセル２２０ａはワード線２ａまたは２ｂのいずれ
かにより選択状態とされる。ワード線２ａが選択された
場合、メモリセル２２０ａの記憶情報はビット線３ａへ
伝達される。ワード線２ｂが選択された場合、メモリセ
ル２２０ａは記憶情報をビット線３ｂへ伝達する。

【０１６９】メモリセル２２０ｂはワード線２ｃまたは
２ｄにより選択される。ワード線２ｃが選択状態となっ
た場合、メモリセル２２０ａはその記憶情報をビット線
３ａへ伝達する。ワード線２ｄが選択状態とされたと
き、メモリセル２２０ｂの記憶情報はビット線３ｂへ伝
達される。ワード線２ａおよび２ｃはデコーダ１０８ａ
（図２７参照）により選択される。ワード線２ｂおよび
２ｄはデコーダ１０８ｂにより選択される。

【０１７０】今、メモリセル２２０ａに関してワード線
２ａが選択状態とされた場合を考える。この場合、メモ
リセル２２０ａの記憶情報はビット線３ａへ伝達され
る。メモリセル２２０ｂに対しては、デコーダ１０８ｂ
はワード線２ｄを選択状態とすることができる。この場
合、メモリセル２２０ｂの記憶情報はビット線３ｂへ伝
達される。ビット線３ａおよび３ｂのデータはそれぞれ
独立に列選択トランジスタＳＴＡｉおよびＳＴＢｊを介
して出力回路１０９ａおよび１０９ｂへ伝達される。し
たがって、１メモリサイクルにおいてメモリセル２２０
ａに格納された情報とメモリセル２２０ｂに格納された
情報を同時に読出すことができる。

【０１７１】上述の場合、ワード線２ｂおよび２ｃが選
択され、メモリセル２２０ａおよび２２０ｂの記憶情報
がそれぞれビット線３ｂおよび３ａへ伝達されてもよ
い。いずれの場合においても、デコーダ１０８ａおよび
１０８ｂが同時に駆動され、２つのメモリセルを同時に
選択し、これらの選択されたメモリセル情報を同時に読
出すことができる。

【０１７２】また図３０に示すメモリセルの構造におい
て、メモリセル２２０ａおよび２２０ｂの記憶情報は共
通ノードＮＡと基準電位伝達線４、５ａおよび５ｂとの
接続関係により決定されている。

【０１７３】この場合、メモリセル２２０ａおよび２２
０ｂのそれぞれは複数のワードを格納することができ
る。したがって１個のメモリセルが複数ワードの情報を
その動作モード等に応じて記憶することができ、従来の
ＲＯＭの構成に比べて大幅にそのチップ占有面積を低減
することができる。

【０１７４】図３０に示すメモリセルの構造において、
図３１に示すように、基準電位伝達線の構造として、４
本の基準電位伝達線４、５ａ、５ｂおよび７０が用いら
れ、共通ノードＮＡがこの４本の基準電位伝達線４、５
ａ、５ｂおよび７０のいずれかに接続される構成が用い
られてもよい。

【０１７５】また図３１に示すように各ビット線３ａ、
３ｂのプリチャージ電位はＶｃｃ／１の中間電位にプリ
チャージされる構成が用いられてもよい。またこの図２
７以降に示す構成において、ビット線３と基準電位伝達
線４、５ａ、５ｂ、７０とを並列に配置する構成が用い
られてもよい。

【０１７６】また図２７以降に示す構成においては、１
個のメモリセルは２つのメモリ素子（メモリトランジス
タ）を含んでおり、２種類のデータを並列に読出すこと
が可能である。このメモリセルを構成するトランジスタ
の数は３個以上であってもよい。

【０１７７】また図２７に示す半導体記憶装置の構成に
おいては、制御回路１２０が様々な内部制御信号を制御
信号／ＣＥおよび／ＯＥに応答して発生している。この
場合、アドレス変化検出回路が用いられ、外部から与え
られるアドレス信号ＡＤＡおよびＡＤＢの変化を検出
し、このアドレス変化検出回路出力が内部動作タイミン
グを決定するための制御信号として用いられてもよい。

【０１７８】さらにデコーダ１０８ａおよび１０８ｂの
デコード動作タイミングは制御回路１２０からの制御信
号により決定されるのではなく、アドレス入力ＡＤＡお
よびＡＤＢをそのままデコードする構成が用いられても
よい。この場合、デコーダ１０８ａおよび１０８ｂの出
力状態はアドレス入力ＡＤＡおよびＡＤＢが変化するま
で同一となる。

【０１７９】アドレス変化検出信号を内部クロック信号
（内部制御信号）として用いる構造は、図２に示す半導
体記憶装置の構成において用いられてもよい。

【０１８０】さらに基準電位伝達線４および７０は接地
電位および電源電位を外部から与えられるように構成さ
れてもよい。

【０１８１】また図２９および図３１に示すメモリセル
構造は１個のＲＯＭチップを用い図４０に示す制御シス
テムを構成することができるため、極めて小占有面積の
制御システム構築することができる。

【０１８２】さらに、図２７以降に示すマルチポートＲ
ＯＭの構成のためのメモリセル構造の場合、図２４ない
し図２６に示すような基準電位伝達線とビット線との配
置関係が用いられてもよい。

【０１８３】さらにデジタル信号処理用途のためのマル
チプロセッサシステムにおいて、本発明のＲＯＭを共通
メモリとして用いれば、このようなシステムを小占有面
積で構築することができ、高速データ処理を実現するこ
とができる。

【０１８４】

【発明の効果】以上のように、請求項１の発明によれ
ば、その電位が変更可能な複数の基準電位伝達線を設
け、メモリセルトランジスタとこの複数の基準電位伝達
線との接続関係によりデータを記憶するように構成した
ので、１つのメモリセルトランジスタを用いて複数の異
なるワードビットを記憶することが可能となり、ＲＯＭ
の規模を低減することができる。これにより、たとえば
ディジタル信号処理用途において信号処理回路と同一チ
ップ上に集積化されるＲＯＭの占有面積を大幅に低減す
ることができる。また、メモリセルアレイのトランジス
タの数も大幅に低減することができ、同一アレイ面積で
あれば十分な面積のメモリトランジスタ形成領域を確保
することができる。

【０１８５】また請求項１の発明の構成によれば、１本
のワード線を複数のアドレスに対応づけることが可能と
なるため、ワード線の本数が従来装置よりも大幅に低減
され、アドレスデコーダ部の回路規模をも大幅に低減す
ることができる。たとえば、１つのメモリセルが２つの
異なるワード・ビットを表現する場合、１本のワード線
が２つのアドレスに対応するため、この場合メモリセル
アレイ内のトランジスタ数は１／２、ワード線の本数が
１／２に従来装置よりも低減され、応じてアドレスデコ
ーダの装置規模も１／２以下になる。

【０１８６】請求項２に記載の発明によればビット線と
基準電位伝達線とが平行に配置されるため、この基準電
位伝達線を流れる電流量を大幅に低減することができ、
基準電位を安定化することができ、ノイズの発生を防止
することができ、安定でかつ確実に高速にメモリセルデ
ータを読出すことが可能となる。

【０１８７】以上のようにこの発明によれば低占有面積
の高集積化に適した安定に動作するＲＯＭを得ることが
できる。

【図面の簡単な説明】

【図１】この発明の一実施例であるＲＯＭのメモリセル
の構成の一例を示す図である。

【図２】この発明の一実施例であるＲＯＭの全体の構成
を概略的に示す図である。

【図３】図１に示すＲＯＭメモリセルの動作を一覧にし
て示す図である。

【図４】図１に示すＲＯＭメモリセルを用いて８ワード
×１ビットのＲＯＭを構成した際のメモリセルアレイ部
の構成を示す図である。

【図５】図４に示すＲＯＭの動作を一覧にして示す図で
ある。

【図６】図１に示すＲＯＭメモリセルを用いて複数ワー
ド×複数ビットのメモリを構成した場合のメモリセルア
レイの配置の一例を示す図である。

【図７】図６に示すメモリセルアレイ配置を備えるＲＯ
Ｍの動作を一覧にして示す図である。

【図８】図６に示すメモリセルアレイ配置の他の構成例
を示す図である。

【図９】図２に示す基準電位発生回路の具体的構成の一
例を示す図である。

【図１０】ＲＯＭメモリセルの他の構成例を示す図であ
る。

【図１１】図１０に示すＲＯＭメモリセルの動作を一覧
にして示す図である。

【図１２】ビット線電位をＶｃｃ／２にプリチャージす
る際の構成の一例を示す図である。

【図１３】３個のバンクをこの発明に従う１個のＲＯＭ
で表現する際の１個のメモリセルが記憶することのでき
るデータの可能な組合わせを一覧にして示す図である。

【図１４】図１３に示す記憶データを実現するためのメ
モリセルの構造を概略的に示す図である。

【図１５】図１４に示すメモリセルの動作を一覧にして
示す図である。

【図１６】図１４に示すＲＯＭメモリセル構造に対する
基準電位発生回路の構成を示す図である。

【図１７】図１６に示すバンク選択信号（基準電位設定
信号）とそのときに選択されるバンクとの対応関係を一
連にして示す図である。

【図１８】この発明のさらに他の実施例であるＲＯＭの
アレイ部の構成を概念的に示す図である。

【図１９】従来のＲＯＭメモリセルのレイアウトを概略
的に示す図である。

【図２０】図１９に示す線Ａ−Ａ′の断面構造を示す図
である。

【図２１】従来のＲＯＭメモリセルアレイ配置における
１本のワード線と接地線との対応関係を示す図である。

【図２２】図２１に示すアレイ配置においてワード線が
選択されたときの接地線上の電位変化を示す図である。

【図２３】図２１に示すメモリセル配置におけるソース
電位のばらつきを示す図である。

【図２４】この発明のさらに他の実施例であるＲＯＭメ
モリセル配置のレイアウトを概略的に示す図である。

【図２５】図２４に示す線Ｂ−Ｂ′に沿った断面構造を
概略的に示す図である。

【図２６】図２４に示すレイアウトと電気的に等価なメ
モリセル配置を示す回路図である。

【図２７】この発明のさらに他の実施例であるＲＯＭの
他の全体の構成を概略的に示す図である。

【図２８】図２７に示すＲＯＭのメモリセルアレイ部の
構成を概略的に示す図である。

【図２９】図２８に示すＲＯＭメモリセルの構造の一例
を示す図である。

【図３０】図２９に示すメモリセルを複数個配置した場
合のメモリセルアレイの構成を概略的に示す図である。

【図３１】図２８に示すメモリセルアレイの他の構造を
示す図である。

【図３２】従来のＲＯＭの全体の構成を概略的に示す図
である。

【図３３】従来のＲＯＭメモリセルの構造を概略的に示
す図である。

【図３４】従来のＲＯＭの動作を示す信号波形図であ
る。

【図３５】従来のＲＯＭのメモリセルアレイの構成を概
略的に示す図である。

【図３６】図３５に示すメモリセルアレイにおける動作
を一覧にして示す図である。

【図３７】従来のＲＯＭを用いてテーブル・ルック・ア
ップ方式の演算を行なうための接続態様の一例を示す図
である。

【図３８】係数ＲＯＭをバンクで構成した際の従来のシ
ステムの構成例を概略的に示す図である。

【図３９】ＲＯＭをプログラムＲＯＭとして用いる際の
システム構成例を示す図である。

【図４０】テーブルルックアップ方式のＲＯＭを用いて
制御システムを構成した場合の構成例を示す図である。

【符号の説明】

１ メモリセルトランジスタ Ｍ１ メモリセル ２ ワード線 ３ ビット線 ４ 接地線（基準電位伝達線） ５ａ 基準電位伝達線 ５ｂ 基準電位伝達線 ５５ａ 基準電位伝達線 ５５ｂ 基準電位伝達線 ５６ａ 基準電位伝達線 ５６ｂ 基準電位伝達線 ５７ａ 基準電位伝達線 ５７ｂ 基準電位伝達線 ５８ 基準電位伝達線 ７０ 基準電位伝達線 ６ メモリセルアレイ ７ アドレスバッファ ８ アドレスデコーダ ９ 出力回路 １０ 制御回路 ２０ 基準電位伝達線 ５０ 基準電位発生回路 １０８ａ 第１のデコーダ １０８ｂ 第２のデコーダ １１０ａ プリチャージ回路 １１０ｂ プリチャージ回路 １１１ 基準電位設定回路 １０９ａ 第１の出力回路 １０９ｂ 第２の出力回路 ２２０ メモリセル １ａ メモリセル １ｂ メモリセル

───────────────────────────────────────────────────── フロントページの続き (72)発明者 石原 和哉 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 内部データを伝達するための少なくとも
   １本のビット線、各々に行選択信号が伝達される複数の
   ワード線、複数の基準電位伝達線、外部からの電位指示
   信号に応答して、前記基準電位伝達線各々の電位を設定
   する電位設定手段、および前記ビット線と前記ワード線
   との交点に設けられ、各々がデータを記憶する複数のメ
   モリセルを備え、前記複数のメモリセルの各々は関連の
   ワード線上の行選択信号に応答して、前記複数の基準電
   位伝達線の１本を関連のビット線に接続または非接続す
   るように形成されたトランジスタ素子を含む、読出専用
   半導体記憶装置
2. 【請求項２】 前記複数の基準電位伝達線は、前記ビッ
   ト線と平行に配置される、請求の範囲第１項記載の読出
   専用半導体記憶装置。