JP2003534663A - 超後時プログラミング読出専用メモリおよび製造方法 - Google Patents

Abstract

(57)【要約】 多層集積回路に埋設されたＲＯＭは、トランジスタ・メモリ・セルの行を含む。面積を縮小すべく、行における各トランジスタは該行における近傍トランジスタと端子を選択的に共有することから、近傍トランジスタ同士はソースおよびドレーンの一方を共有する。各コモン端子に夫々が接続された複数の接続ラインは、各セルに対するアドレス端子として作用する。上記ドレーン端子またはソース端子の他方には充填バイアにより複数の金属層が接続され、該複数の金属層は上記他方の端子の各々に対する金属パッドを画成する最終金属層を含む。充填バイアは、選択された金属パッドを選択された信号ラインに結合することで選択セルから「１」出力を提供し、且つ、充填バイアにより結合されない信号ラインを上記金属パッドに結合することで選択セルから「０」出力を提供する。

Description

【発明の詳細な説明】

【０００１】 発明の分野 本発明は概略的に読出専用メモリ（ＲＯＭ）に関し、より詳細には、ＲＯＭが
製造プロセスのかなり後の時点においてプログラムされ得るというＲＯＭおよび
斯かるＲＯＭを製造する方法に関する。

【０００２】 発明の背景 内蔵式のマイクロコントローラ部品は、全てでは無くともその殆どはその内部
に読出専用メモリ（ＲＯＭ）モジュールを搭載している。設計開発の間において
システム設計者は典型的に自身のマイクロコントローラ・コードをデバッグする
上では、内蔵式の不揮発性メモリ（ＮＶＭ）を用いる。しかし、当該システムが
消費者により用いられるべく発売されて大量生産が開始された場合には、ＮＶＭ
をＲＯＭに代えることが多い。これにより、直接的にはダイサイズ（ｄｉｅ ｓ
ｉｚｅ）が減少される（プログラムＲＯＭはダイサイズの相当の割合となり得る
）と共に、接的には精査および試験のコストが削減されることで、費用が削減さ
れる。

【０００３】 而して消費者は次第に、マイクロコントローラ・システムに付加される価値の
相当の部分は、マイクロコントローラが実行するコード内に組み込まれた知的財
産（たとえばソフトウェア、アルゴリズムなど）であることを理解しつつある。
故に部品製造業者は、他の全ての態様（ＣＰＵ、デジタル・モジュール、アナロ
グ・モジュール、Ｉ／Ｏなど）においては同一であり乍らもＲＯＭ内には異なる
コードが記憶されたダイを形成する必要がある。また製造業者は自身の製造ライ
ンの融通性を最大とするために、製造プロセスにおいてＲＯＭにコードを格納す
るのを出来るだけ後に遅らせようとする。すなわちＲＯＭのコーディングの時点
を過ぎたウェハの一般的な製品在庫は、全ての消費者に対して有用なものではな
い。

【０００４】 ＲＯＭへのコードの格納を遅らせる別の理由は、消費者は時折、自身のコード
およびアルゴリズムのアップグレードを所望するためである。またこれらのコー
ド変更および修正が為される場合、消費者は最小限のサイクル時間を期待する。
すなわち、ＲＯＭに対してコードが早期に格納されるほど、コードのアップグレ
ードに対するサイクル時間は長くなる。

【０００５】 全体としてこれらの圧力により、製造業者は作製プロセスにおいて可及的に後
の段階でＲＯＭをプログラミングする手段を工夫せざるを得ない。この点、活性
領域（ａｃｔｉｖｅ ａｒｅａ）形成の時点でプログラムされるＲＯＭが依然と
して用いられる（たとえば米国特許第４，０２１，７８１号、第４，１５１，０
２０号および第４，２０８，７２６号）が、より後でのプログラミングによるＲ
ＯＭが次第に普及している。後でＲＯＭプログラミングを行う手段は、ＩＬＤ０
（第１の層間誘電層）を堆積させる前にイオン注入することにより達成される。
このプロセスの例は、米国特許第４，２３０，５０５号、第４，３４２，１００
号、第４，３９０，９７１号および第５，５８５，２９７号に開示されている。
一定のプロセスにおいてＲＯＭ内へのデータのプログラミングは、エッチングさ
れた背面ＩＬＤ０領域を介して注入を行う（米国特許第５，５１４，６０９号）
こと、マスクとして金属を用いる（米国特許第４，３８４，３９９号）こと、高
エネルギ注入を用い又は電子ビームを用いる（米国特許第４，２７２，３０３号
および第４，５９１，８９１号）ことによって、該プロセスにおいて僅かに後ま
で遅延される。プログラミングはまた、接点形成まで遅延されている（米国特許
第４，３２６，３２９号、第４，２１９，８３６号、第５，４９４，８４２号お
よび第５，４７１，４１６号）。この最新の試みにおいてＲＯＭは、アレイ内の
各トランジスタのゲートに対する接点を用いてプログラムされる。而して、プロ
グラミングを最終工程（ｂａｃｋ−ｅｎｄ）の後にまで遅らせるいくつかのＲＯ
Ｍ設計態様は、大きなビット・セル寸法をもたらす。

【０００６】 高性能用途に対する最近の多くのプロセスは、５層もの金属を有している。ま
た、化学機械的研磨（ＣＭＰ）などの平坦化技術に関しては、更に多数の相互接
続層が用いられることが多い。最終過程のサイクル時間が長くなるということは
、ＩＬＤ０堆積に近い段階でのＲＯＭプログラミングは当該プロセスにおいて既
に「後」ではないことを意味する。故に、消費者のＲＯＭコードの変更に対する
サイクル時間を短く維持するには、ＲＯＭプログラミングは当該プロセスにおい
て更に後に移動されねばならない。更に、ビット・セル寸法は小寸に維持される
と共に、可能であれば更に縮小されねばならない。

【０００７】 故に、これらの問題を克服すると共に、安価であり且つ実施、設置および使用
が容易な方法および構造を提供することが非常に望ましい。更に、一部に特定用
途において上記構造は、相当に縮小されたチップ面積を有する。

【０００８】 図面の詳細な説明 以下に詳述される如く本開示内容は、プロセッサなどの完成ＲＯＭまたはＲＯ
Ｍ部分などの集積回路の一部として好適に具現された読出専用メモリ（ＲＯＭ）
アレイに関する。概略的にこのＲＯＭは複数のスイッチング・トランジスタを有
する半導体基板を備える。各スイッチング・トランジスタは第１の次元および第
２の次元を有するアレイ（配列）において論理的にかつ同様な幾何形状で配列さ
れ、各スイッチング・トランジスタは１個のメモリ・セルとして作用する。

【０００９】 各メモリ・セルは更に、ゲートまたはベース端子などの制御端子と、ドレーン
およびソースまたはエミッタおよびコレクタなどの第１のおよび第２の被制御端
子とを有する。好適実施例において、制御端子と、被制御端子の一方とは、所定
メモリ・セルを選択的に有効化する手段を提供すべく、メモリ・セルに対するア
ドレス・ラインまたは信号ラインとして作用する。

【００１０】 第２の被制御端子すなわちドレーンまたはコレクタは各充填バイアにより、好
適には第１のおよび第２の評価ラインである、一本以上の評価ラインまたは読取
ラインまたはビット・ラインに選択的に結合され、それにより、各メモリ・セル
は評価ラインに対応する複数の状態をコード化する。これらの状態は、種々の性
能上の理由によって一般的には、当該被制御端子に対して評価ラインが全く結合
されない一状態、および、当該被制御端子に対して各評価ラインが結合される一
状態である。更に上記ＲＯＭは好適には２つ以上の導電的相互接続層を含み、第
１のまたは早期のまたは下側の層は各アドレス・ラインの一方および可能的には
両方を含んでいる。これらのアドレス・ラインは好適には上記アレイの第１の論
理次元すなわち列次元に沿って配向され、該列における各セルは同一のアドレス
・ラインを共有する。

【００１１】 第２の後導電層（ｌａｔｅｒ ｃｏｎｄｕｃｔｉｖｅ ｌａｙｅｒ）は、第１
の評価ラインおよび第２の評価ラインの一方および可能的には両方を含んでいる
。好適には各評価ラインは上記アレイの第２の論理次元すなわち行次元に沿って
配向され、その行にある各メモリ・セルは同一の評価ラインを共有する。これに
より、ＲＯＭ製造プロセスの非常に後の段階において選択バイアを配備、充填す
ることで、該プロセスの最も後時段階においてＲＯＭプログラミングを決定する
ことが可能となる。上記ＲＯＭは更に、上記第２の被制御端子に各々が選択的に
結合された第３、第４などの評価ラインを備え得る。これらの付加的な評価ライ
ンは早期のまたは後ろから２番目の導電層内に選択的に形成され得る。尚、第１
、第２および第３の評価ラインによれば、１個のメモリ・セルは、特にセル当た
り２ビットをコード化するのに適した４個の状態などの様な、該メモリ・セルに
対応した複数のビットをコード化し得ることに留意されたい。これらの概念の各
々および更なる概念は、本発明に係る種々の実施例に対する図示内容を参照して
詳細に説明される。

【００１２】 たとえば図１は、本発明の一実施例に係る読出専用メモリ（ＲＯＭ）１０の平
面図である。ＲＯＭ１０は好適には、標準的な製造技術に従い多層集積回路の一
体的な部分として該回路に埋設される。図１の２−２断面線に沿った図２を付加
的に参照すると、ＲＯＭ１０は、複数の（この図においては７個の）スイッチン
グ・トランジスタ１２，１３，１４，１５，１６，１７，１８を有する半導体基
板１１を備える。尚、スイッチング・トランジスタ１２，１３，１４，１５，１
６，１７，１８は各トランジスタのアレイにおける単一行の一部に過ぎず、図１
の上部平面図においては４本の行の一部が示されている。同様に、トランジスタ
１２，７０，７１，７２は上記トランジスタアレイにおける単一列の一部または
一区画であり、図１には７本の列の一部が示される。以下で更に詳細に説明され
る如く各トランジスタは１個のメモリ・セルとして作動し、トランジスタ１２，
１３，１４，１５，１６，１７，１８は１行（または部分的行）のメモリ・セル
を画成し且つトランジスタ１２，７０，７１，７２は１列（または部分的列）の
メモリ・セルを画成する。この特定実施例においてはＮＭＯＳトランジスタが利
用されるが、当業者であれば他の導電性および他のタイプのトランジスタが利用
され得ることを理解し得よう。更に、２−２断面線に沿うＲＯＭ１０の部分はメ
モリ・セルの行の断面として記述され、且つ３−３断面線に沿うＲＯＭ１０の部
分はメモリ・セルの列の断面として記述されるが、これは任意の定義であること
を理解すべきである。換言すると、２−２断面線に沿うＲＯＭ１０の部分はメモ
リ・セルの列の断面として記述され得ると共に、３−３断面線に沿うＲＯＭ１０
の部分はメモリ・セルの行の断面として記述され得る。

【００１３】 トランジスタ１２，１３，１４，１５，１６，１７，１８，７０，７１，７２
は、任意の従来の技術を用いて製造され得る。たとえばこの実施例において、ゲ
ート酸化物の層は基板１１の表面上に形成されると共に、一般的なパターン形成
技術を用いて、ゲート２０，２１，２２，２３，２４，２５，２６が形成される
。制御端子すなわちゲート２０，２１，２２，２３，２４，２５，２６はたとえ
ば、導電性を改善すべくドープ処理され得るポリシリコンである。更に、ゲート
２０，２１，２２，２３，２４，２５，２６の各々はトランジスタアレイまたは
サブアレイの長さにわたって紙面に直交して延在する導電材料の長寸細片として
形成されることから、上記アレイまたはサブアレイにおけるトランジスタは各列
においても整列される。ドレーン２７，２８，２９，３０およびソース３１，３
２，３３，３４は、標準的な自己整合注入技術を用いて形成される。

【００１４】 此処で、その行におけるトランジスタ（たとえばトランジスタ１２，１３，１
４，１５，１６，１７，１８）がその行において隣り合ったトランジスタと共通
の端子を共有するように、被制御端子すなわちドレーン２７，２８，２９，３０
と他の被制御端子すなわちソース３１，３２，３３，３４とが図２において行に
沿って交互配置されていることに留意されたい。たとえば上記行における第１の
隣り合った対のトランジスタ１２，１３はソース端子３１を共有する一方、この
行における交互的な第２の隣り合ったトランジスタ１３，１４の対はドレーン端
子２８を共有する。故に、各行における第１の隣り合った対のトランジスタ（す
なわち、１２／１３、１４／１５、１６／１７）はソース端子を共有し且つ該行
における別の隣り合ったトランジスタの対（すなわち１３／１４、１５／１６、
１７／１８）はドレーン端子を共有する。

【００１５】 上記のコモン端子の概念は任意選択的であり、該実施例においてはメモリ面積
を更に縮小するために含まれる。但し、もし基板面積が問題でなければ、各トラ
ンジスタがコモン端子を共有するのでは無く、個別のトランジスタが作製され得
る。更に、ＭＯＳメモリ・セルまたはトランジスタが用いられる好適実施例にお
いてソースまたはドレーンと称される夫々の端子は任意であることを理解すべき
である、と言うのも、トランジスタは実施において本来的に対称的だからである
。このために、当業界においてこれらの端子は多くの場合にソース／ドレーンと
称されると共に、本明細書中においては被制御端子と称される。ＮＭＯＳトラン
ジスタの動作において、ソースは通常的に２個の端子の内で低電位に結合された
端子またはセルまたはトランジスタが有効化またはオンされたときに電流が流れ
る端子を意味し、且つ、ドレーンは正電位に結合される。

【００１６】 各ドレーン端子２７，２８，２９，３０は、該実施例においては「プリチャー
ジ」ラインと称される第１の信号ラインに接続される。尚、上記第１の信号ライ
ンは一定の動作モードにおいては「プリチャージ」ラインとして使用され得るが
他のモードではそうでないことに留意されたい。概略的には動作の間に上記「プ
リチャージ」ラインはアースなどの一定のコモン電位に接続されることで、トラ
ンジスタまたはメモリ・セルの各々を通る回路を完成する。図１、図２および図
３に示された実施例において、「プリチャージ」ライン３６，３７，３８，３９
は第１の金属層内に形成されると共に、前記アレイにおけるトランジスタの各列
と平行に延在するように（図１参照）、図２においては紙面に直交して延在する
。各トランジスタに対するドレーンは、「プリチャージ」ライン３６，３７，３
８，３９の内の隣り合った「プリチャージ」ラインに対して、接点４０により接
続される。而してトランジスタ１２，７０，７１，７２により形成されるトラン
ジスタの列の一部または区画は、各トランジスタに対するゲート２０を形成する
ポリシリコンまたは金属などの導電材料の共通細片を共有すると共に、共通の「
プリチャージ」または第１の信号ライン３６を共有する。此処で、各トランジス
タのアレイが形成されると、該アレイ全体は（たとえば酸化ケイ素などの）絶縁
材料の層により覆われ、この層は次に（選択的に平坦化されると共に）パターン
形成されることで接点４０（および、以下で説明される他の接点）のための開口
を形成することを理解すべきである。前記開口は、接点４０（および好適には斯
かる他の接点）を形成するために導電材料で充填された、第１の金属層の一部で
ある。上記バイアを充填するのに適切な材料としては、金属、ポリシリコンなど
が挙げられる。次に上記第１の金属層は、（もし金属なら）接点４０，４１およ
びプリチャージライン３６，３７，３８，３９ならびに該第１の金属層に含まれ
る他の任意の接点または接続ラインを形成すべく堆積される。

【００１７】 「プリチャージ」ライン３６，３７，３８，３９をドレーン２７，２８，２９
，３０に夫々接続する各接点４０に加え、各接点４１はソース３１，３２，３３
，３４を上記第１の金属層内のライン４２に電気的に接続する。ＲＯＭ１０が内
蔵される特定の集積回路（およびそのＩＣにおける金属層の個数「ｎ」）に依っ
て、複数である「ｎ−１」個の層は共有ソース端子３１，３２，３３，３４に対
して接続されると共に、これらの層は導電材料により充填された導電バイアによ
り相互に接続されることから、各バイアは充填バイアと称される。尚、上記導電
層は最も一般的には金属で形成されると共に本明細書においては金属層と称され
るが、いくつかの特定用途においては（ドープ処理された半導体材料などの）他
の導電材料が使用され得ることが理解される。

【００１８】 ３−３断面線に沿った図３の断面図も付加的に参照すると、トランジスタ１２
，７０，７１，７２の共有ソース端子３１などの夫々に対する複数の導電パッド
４５，４６，４７，４８は、複数の金属層の内の最終金属層（金属層ｎ−１）内
に形成されることが理解され得る。導電パッド４５，４６，４７，４８は、チッ
プ面積を縮小すべく、図３の紙面の平面内に長手方向軸線を有し、かつ図３の紙
面と直交して略矩形に形成される。

【００１９】 複数の読取ラインまたは評価ラインまたは第２の信号ライン５０，５１，５２
，５３，５４，５５，５６は金属層ｎから形成されると共に、これらのラインは
導電パッド４５，４６，４７，４８の内から選択された導電パッドに対し、選択
的に導電材料で充填されたバイア６０により接続されることから、充填されたこ
れらのバイアは充填バイアと称される。図１において最良に理解され得る如く、
評価ライン５０，５１，５２，５３，５４，５５，５６はトランジスタの行にほ
ぼ平行に延在し、２つの評価ラインはトランジスタアレイにおけるトランジスタ
の各行に関連する。たとえば特に図１および図３を参照すると、評価ライン５０
，５１は図１または図３では不図示のトランジスタ１２，１３，１４，１５など
を含むトランジスタの行に関連付けられ、評価ライン５２，５３はトランジスタ
７０を含む次のトランジスタの行と関連付けられ、評価ライン５４，５５はトラ
ンジスタ７１などを含む次のトランジスタの行に関連付けられていることなどが
分かる。充填バイア６０は、各導電パッドの内で選択された導電パッドを複数の
評価ラインの内の選択された評価ラインに結合することで、メモリ・セルの行の
第１の論理出力を定義する。図１を考察すると、第１の行のトランジスタにおい
て各充填バイア６０は、各導電パッド４５などの内の選択された導電パッドを評
価ライン５０，５１の内の選択されたものに接続する。たとえば評価ライン５０
のみが導電パッド４５に接続されると共に、両評価ライン５２，５３は導電パッ
ド４６に接続される。同様に、評価ライン５０，５１は両者ともに第１のトラン
ジスタ行の第２の導電パッドに接続され、且つ、評価ライン５２のみが第２のト
ランジスタ行の第２の導電パッドに接続される。

【００２０】 よって（複数の金属層１乃至ｎ−１に含まれ得る任意のアドレッシングまたは
他の特定接続を無視すると共に）ＲＯＭ１０に記憶された情報を読出すために、
上記アレイにおける個々のメモリ・セルは該セルを構成するトランジスタを活性
化されることでアドレス指定され得る。特定例としてトランジスタ１２を選ぶと
、上記アドレッシングは、アースなどのコモン電位に対して「プリチャージ」ラ
イン３６を接続すると共に、ゲート２０に対して適切な電位を提供することで達
成される。評価ライン５０に対して適切な電位を印加すると共にその電流を測定
することで、導電パッド４５と評価ライン５０との間における充填バイア６０の
有無が決定され得る。充填バイア６０が存在するため、すなわち、ソース３１に
対して評価ライン５０を接続するバイアは導電材料により充填されているために
、この例においては電流が流れる。同様にトランジスタ７０は、第１の信号ライ
ンすなわちプリチャージライン３６およびゲート２０を適切にバイアスすると共
に第２の信号ラインすなわち評価ライン５２，５３を用いることでアドレス指定
され得る。この場合には、その評価ラインを導電パッド４６に結合する充填バイ
ア６０が存在するために、各評価ラインに対して電流が流れる。

【００２１】 トランジスタ１３は、「プリチャージ」ライン３７をアースなどのコモン電位
に接続し、ゲート２１に対して適切な電位を提供することによってアドレス指定
される。また、評価ライン５１に対して適切な電位を印加すると共にその電流を
測定することで、導電パッド４５と評価ライン５１との間における充填バイア６
０の有無が決定され得る。この例においては、充填バイア６０が存在しない（図
１および図３参照）、すなわち、ソース３１に対して評価ライン５１を接続する
バイアは導電材料により充填されていないため電流は流れない。

【００２２】 トランジスタ１４は、「プリチャージ」ライン３７をアースなどのコモン電位
に接続することによってアドレス指定され、ゲート２２に対して適切な電位を提
供し、且つ、本明細書中で上述された如く評価ライン５０，５１に接続すること
で読取られる。トランジスタ１５は、「プリチャージ」ライン３８および上記の
如き適切な電位をゲート２３に接続することによってアドレス指定され、本明細
書中で上述された如く評価ライン５０，５１を接続することで読取られる。トラ
ンジスタ１４，１５は両者ともに自身に関連する充填バイア６０を有することか
ら、読取動作を実施する際に電流は両方の評価ラインに対して流れる。同様のま
たは類似の様式において、上記アレイにおける各セルが読取られる。この実施例
において、電流は、または充填バイア６０の存在は論理「１」として指定される
一方、充填バイア６０の不在または電流の欠如は論理「０」と指定される。当業
者により理解される如く、上記の各特定論理出力は後続の機器に依存して反転さ
れ得る。

【００２３】 図４は、本発明の別実施例に係る読出専用メモリ（ＲＯＭ）１１０を示してい
る。この実施例において図１乃至図３の構成要素に類似した構成要素は同様の番
号で表記されると共に、異なる実施例を示すべく参照番号に１が付加される。概
略的に基板１１１内には、たとえばドレーン端子１２７，１２８，１２９，１３
０の延長部として（たとえば個別のドレーン端子のみの代わりにライン全体をド
ープ処理することで、または、ポリシリコンまたは他の半導体材料を基板１１１
上に直接的に含めることで）複数のプリチャージライン１３６，１３７，１３８
，１３９が形成される以外は、ＲＯＭ１０と同様である。いずれの場合にも、５
−５断面線に沿う図５の断面図において「プリチャージ」ライン１３６，１３７
，１３８，１３９は紙面に直交して延在する。該実施例において上記各「プリチ
ャージ」ラインは、上記アレイまたはブロックの縁部においてのみ接触され得る
。図４において理解され得る如く各ゲート・ラインは、故に各トランジスタは相
互に接近して移動配置され得ることから、ＲＯＭ１１０の面積の縮小をもたらす
。但し、半導電の「プリチャージ」ラインにより生成される大きな抵抗のために
ＲＯＭ１１０の性能はＲＯＭ１０に対して劣り得るが、ストラッピングなどによ
り増強され得る。

【００２４】 故にＲＯＭ１０またはＲＯＭ１１０のいずれにおいても、金属層ｎ−１を貫通
する相互接続層の全てはプログラミングの前に完成され得る。金属層ｎ−１が完
成した後の一定の好都合な時期において、金属層ｎ−１の全体に亙り絶縁材料の
層が堆積されて平坦化される。平坦化段階は選択的であることに留意されたい。
導電パッドと連通する充填バイア６０または充填バイア１６０を形成すべく、所
望のプログラミング情報（すなわち充填バイア６０または充填バイア１６０の有
無）を含むマスクが使用される。此処で、用いられる特定の作製技術に依って充
填バイア６０，１６０は金属層ｎ−１、ｎの一部として、または、記載した処理
手順を殆ど変更することなく（第１の７頁の如くプラグと称される）別の材料に
より形成され得ることが理解される。充填バイア６０または充填バイア１６０の
形成の後、最終金属層ｎが堆積かつエッチングされると共に、不導態化層が堆積
かつエッチングされることでＲＯＭが完成される。

【００２５】 上記の記述から理解される如く、ＲＯＭ１０またはＲＯＭ１１０は実質的にＲ
ＯＭ全体が作製された後で特定情報によりプログラムされる。よって、プログラ
ミングの段階は相互接続層が完成された後で実施されるため、将来的に相互接続
層の個数が増加してもプログラムの後時性には影響が殆どまたは全く無い。更に
上記ＲＯＭはプログラミング段階までは全ての態様において同一であるため、一
切の特定コードに対する最終過程のサイクル時間は相当に短縮され得る。同様に
、ビット・セル寸法は小寸に維持されると共に一定用途においては減少さえされ
る。故に、消費者のコードは、サイクル時間をそれほど変えずに、実質的に最後
に変更され得る。

【００２６】 ＲＯＭ１０またはＲＯＭ１１０を読取るひとつの方法は、以下の通りである。 Ａ．全ての「プリチャージ」ラインをＶ_D,Readまでチャージし、 Ｂ．読取られるべきバイト／ブロックのアドレスを復号化し、 Ｃ．選択された１個のまたは複数個のゲート電極をＶ_G,Readまでチャージし、
かつ、 Ｄ．決定された任意の手段により適切な評価ラインを検知する。

【００２７】 この方法において、充填バイア（６０または１６０）の無いセルの評価ライン
はそれらのセルの「プリチャージ」ラインに接続されず、且つＶ_D,Readとはなら
ない。これらのセルは、完全な充填バイアを備えたセルの評価ラインから区別さ
れ得る。故に上記方法に依れば、２つのビット状態が区別され得る。

【００２８】 ＲＯＭ１０またはＲＯＭ１１０を読取る付加的な方法は、以下の通りである。 Ａ．読取られるべきデータに対する各評価ラインをＶ_D,Readまでチャージし、 Ｂ．各「プリチャージ」ラインをＶ_G,Readまでチャージし、 Ｃ．その行における上記データのアドレスを復号化し、 Ｄ．選択された各ゲートをＶ_G,Readまでチャージし、且つ、 Ｅ．決定された任意の手段により適切な評価ラインを検知する。

【００２９】 このシーケンスによれば、充填バイアの無いセルの「プリチャージ」ラインは
それらのセルの評価ラインに接続されないので、電流は対応する評価ラインに流
れる。

【００３０】 図７を参照すると、本発明の別実施例に係る読出専用メモリ（ＲＯＭ）２１０
の平面図が示される。この実施例においては図１乃至図３および図４乃至図６の
構成要素に類似した構成要素が示されると共に、ＲＯＭ２１０全体は類似の様式
で作動するか又は作動し得る。故に以下の説明は主として、図７乃至図１２を説
明するに必要な相違および最小限の検討に焦点を当てる。概略的に、以下で更に
詳細に説明される如く付加的な評価ラインが金属層ｎ−２（および／または、所
望であれば図１２の如く他の金属層）に含まれること以外、ＲＯＭ２１０はＲＯ
Ｍ１０と同様に構築される。上記の付加的な評価ラインは次に、充填バイアによ
り該評価ラインを結合、取付けまたは接続する（または、そうしない）ことで、
プログラムされる。当業者であれば理解される如く上記充填バイアは用いられる
特定プロセスに依存し、金属層ｎ−２および金属層ｎ−１を形成する間における
別体のプラグとして形成され、または、金属層ｎ−１の形成の間に形成され得る
。

【００３１】 図７に示された実施例においては便宜のためにトランジスタ対２１３，２１４
，２１５，２１６のみが示されると共に明確化のために一定の層は省略されてい
る（たとえば、図７の左側部分では高位の各金属層は省略されている）が、図８
乃至図１２を参照すれば理解される如く、（他の導電性または形式のトランジス
タが使用され得るが、この実施例ではＮＭＯＳトランジスタである）トランジス
タの完全なアレイが提供される。たとえばトランジスタ対２１５を参照すると共
に８−８断面線に沿った図８の断面図を付加的に参照すると、この実施例におい
てはドープされたｐ型である半導体基板２１１が配備される。上記半導体基板上
には複数のスイッチング・トランジスタ対２１３，２１４，２１５，２１６が行
および列で作製されることで、アレイを形成する。図７は、紙面上で行を垂直に
且つ列を水平に配向して考慮するならば図１と同様とされ得る。各スイッチング
・トランジスタ対は実質的に同様であることから、ひとつの対２１５のみを詳述
する。

【００３２】 図７および図８を参照すると、トランジスタ対２１５は当該コモンソース端子
２２０からその各側に離間されたドレーン端子２２１，２２２を備えたコモンソ
ース端子２２０を備えることが理解され得る。これらの間隔は、重なった配置で
ゲート端子２２６を備えた第１のチャネル領域２２５と、重なった配置でゲート
端子２２９を備えた第２のチャネル領域２２８とを形成する。図７において最良
に理解され得る如く、近傍のスイッチング・トランジスタ対２１３，２１４，２
１５，２１６におけるコモンソース端子２２０および他のコモンソース端子は、
好適にはコモンソース領域２２０の延長部であるアドレス・ライン２３０により
相互に接続される。各スイッチング・トランジスタ対に対してはコモンソース端
子が開示されるが、上記各端子は所望であればドレーン端子がコモン端子である
如く接続され得ることは理解される。同様に、トランジスタの列における各トラ
ンジスタに対するゲート端子は、たとえばゲート端子２２６に接続されたライン
２３１およびゲート端子２２９に接続されたライン２３２などのアドレス・ライ
ンにより相互に接続される。これらのアドレス・ライン２３１，２３２は好適に
は、図９において紙面に直交するゲート端子２２６，２２９の延長部である。こ
の実施例においてライン２３１，２３２はポリシリコンで形成されるが、所望で
あれば第１の金属層内に形成され且つ／又は第１の金属層内で接続され得る。更
に、隣り合ったドレーン端子の間およびそれらの周囲にはフィールド酸化膜２３
５またはたとえばトレンチ分離などの他の絶縁手段が配置されることで、トラン
ジスタの各対が分離されると共に、平行で余分な電流経路の形成が防止される。
此処で、コモン端子を共有するトランジスタ対が好適実施例として説明されるが
、一定の特定用途に対して所望であれば各トランジスタは共有端子なしで且つ／
又はコモンアドレス・ライン２３１，２３２なしで別個に作製され得ることに留
意されたい。

【００３３】 （この実施例においては導電層１乃至ｎ−２である）複数の導電層は、順次に
形成かつ接続される。概略的にこれらの導電層は、関連する集積回路の作製の間
において通常的に形成される導電層と一致すると共に、関連する集積回路により
所望されまたは要求される実質的に任意の個数を含み得る。上記複数の導電層は
、各スイッチング・トランジスタ対２１３，２１４，２１５，２１６の各ドレー
ン（たとえば２２１および２２２）に対して接続され、且つ、これらの導電層は
導電材料などで充填されたバイアにより相互に接続される。図８および図１１に
おいてこの複数の導電層は、各ドレーン端子上に位置されて該ドレーン端子に電
気的に接続された金属の列２３９として示される。図１０および図１１から最良
に理解され得る如くこの実施例にては更に、金属層ｎ−２においては複数のビッ
ト・ライン２４０は相互から、且つ列２３９から離間された関係で形成される。
選択的に、（図８では不図示の）ゲート・ストラップ２３７が備えられ、かつア
ドレス・ライン２３１，２３２に、よってゲート端子２２９，２２６に周期的に
接続され得る。

【００３４】 複数の導電層の内の最終導電層（この実施例においてはｎ−１）は、ドレーン
端子の各々に対する導電パッド２４１を画成すべく、関連する列２３９を通る関
連ドレーン端子と接触して、堆積かつ形成される。図１１に示された如く、各導
電パッド２４１は関連する各ビット・ライン２４０に重畳すべく僅かに長寸の形
状（図７参照）を有する。ビット・ライン２４０と選択された導電パッド２４１
との間には、充填バイア２４２すなわち導電材料で充填されたバイアが選択的に
形成される。本明細書中で上記に説明された如く各充填バイア２４２は用いられ
る特定プロセスに依存して、金属層ｎ−２の形成と金属層ｎ−１の形成との間に
おいて又は金属層ｎ−１を形成する間に、別体のプラグとして形成され得る。概
略的にこの特定例において、充填バイアを備えることは「０」により表され、充
填バイア２４２を省略することは「１」により表される。

【００３５】 同様の様式にて、各導電パッド２４１とビット・ライン２４６，２４７の対と
の間には、一対の充填バイア２４３，２４４、すなわち導電材料により充填され
たバイアが選択的に形成されるか又は形成されない。ビット・ライン２４６，２
４７は金属層ｎに形成されると共に、用いられるプロセスに依存して充填バイア
２４３，２４４は金属層ｎの形成と金属層ｎ−１の形成との間において別体プラ
グとして又は金属層ｎまたは金属層ｎ−１の一部として形成され得る。この特定
実施例においては再び、充填バイア２４３または充填バイア２４４を備えること
はビット・ライン２４６またはビット・ライン２４７に関する「０」出力として
示される。充填バイア２４３または充填バイア２４４を省略することはビット・
ライン２４６またはビット・ライン２４７に関する「１」出力として示される。
この実施例においてＲＯＭ２１０のプログラミングの一部は、複数の金属層（す
なわち金属層ｎ−１を通る接触層）の形成すなわち各充填バイア２４２の形成の
間に達成される。但し、もし充填バイア２４３，２４４のみが含まれるなら、プ
ログラミングの全ては上記複数の金属層が形成された後で生ずる。すなわち、そ
の場合に全てのプログラミングは、充填バイア２４３，２４４ならびにビット・
ライン２４６，２４７の形成により生ずる。

【００３６】 概略的に、評価ラインまたは信号ラインとも称されるビット・ライン２４０，
２４６，２４７は、ＲＯＭ２１０のブロックの縁部まで、又は、ＲＯＭ２１０の
縁部まで、又は、外部の接点または端子が配備されるスイッチング・トランジス
タのアレイまで延在する。故にＲＯＭ２１０のセルの各行においては各セル（ス
イッチング・トランジスタ）に対して充填バイア２４２、充填バイア２４３また
は充填バイア２４４により３本の評価ラインまたは信号ラインまたはビット・ラ
インが選択的に接続され得るように、これらのラインは配置される。同様にトラ
ンジスタ対２１３，２１４，２１５，２１６などのゲート（特に２２８、２２９
）は、たとえばポリシリコンなどで形成され得るワード・ラインまたはアドレス
・ライン２３１，２３２により列内で接続される。上記トランジスタアレイにお
ける各トランジスタは、３本のビット・ラインと該トランジスタに関連する３個
の可能的充填バイアとを有することから、４個の別個の状態によりコード化され
る２ビットを提供する。動作に関する以下の説明の都合のために、ビット・ライ
ン２４６はＢＬ０と表記され、ビット・ライン２４７はＢＬ１と表記され、且つ
、ビット・ライン２４０はＢＬ２と表記される。

【００３７】 ＲＯＭ２１０の好適な動作方法において、各トランジスタ対に対するコモンソ
ースまたは信号ライン（たとえばトランジスタ対２１５に対するソース２２０）
は、アドレス・ライン２３０により接地される。上記トランジスタアレイにおけ
る任意の個別のトランジスタは、アドレス指定されるべきトランジスタのゲート
に接続されたアドレス・ライン２３１またはアドレス・ライン２３２に対し活性
化電位を供給すると共に、読取られるべきビット・ラインＢＬ０、ＢＬ１および
ＢＬ２に対して順次に「読取り」電圧を供給することで、アドレス指定され得る
。ビット・ラインすなわち信号ラインＢＬ０が活性化されまたは読取られるとき
、充填バイア２４３が存在するなら、この例においては「０」で表される如く、
選択されたトランジスタを介して電流が流れる。もし充填バイア２４３が存在し
なければ、この例においては「１」により表される如く、選択されたトランジス
タを介して電流は流れない。同様に、各ビット・ラインまたは信号ラインＢＬ１
およびＢＬ２が活性化されたとき、もし充填バイア２４４，２４２が存在する又
は存在しない場合には、「０」又は「１」が夫々読取られる。

【００３８】 好適な動作方法においては、ビット・ラインＢＬ０、ＢＬ１およびＢＬ２を同
時に検知すべく電圧または電流検知が用いられる。このコード化動作においては
、３本の評価ラインまたはビット・ライン上に４つの状態が生成される。この特
定例に対する４つの状態は、以下の表１に示される。

【表１】

【００３９】 上記の４つの状態は、２ビットのデータを表す。このコード化方法は、全体的
にはより大型のセルであるが、当該コード化方法のためにビット当たりではより
小型であるセルの作製を可能にする。評価ラインまたはビット・ラインが多くな
れば、更に多くの状態がコード化され得る。プログラムされた評価ラインまたは
ビット・ラインが無い（充填バイアが無い）のはひとつの状態であり、各充填バ
イアは別の状態を表す。集積回路において（またはＲＯＭにおいて）更に多くの
金属層が使用されたとき、達成される密度は同一であるが更に多くのビットがコ
ード化される。但し付加的なビットによれば、プログラミングは作製プロセスに
おいてより早期とされる。

【００４０】 付加的な各ビット・ライン２４０および最適に充填された各バイア２４２を備
えることにより、ＲＯＭ２１０における各トランジスタに対し（すなわち図１お
よび図４に夫々示されたＲＯＭ１０および１１０の全体に亙り）付加的なメモリ
・ビットが提供される。図７の実施例（すなわちＲＯＭ２１０）は、ＲＯＭ１０
または１１０の約半分のビット当たりチップ面積またはＩＣ面積のみを要すると
いう利点を有する。但し、該実施例は、作製の間において２つのプログラミング
段階を要するという不都合を有する。同様に、第１のプログラミング段階は早期
の金属層の堆積の間に、すなわち作製プロセスの早期に実施される。しかし多く
の用途においては、ビット当たりチップ面積が相当に減少すれば早期のプログラ
ミングを補って余りある。一定の特定用途においては、早期の各金属層に更に多
くの評価ラインを含めることで、各セルに記憶され得るメモリ・ビットの個数を
更に増加するのが好都合なこともある。

【００４１】 各図および記述された各実施例から理解されるように、新たなＲＯＭにおける
面積節約の主たる要因は、多層集積回路における３層以上の金属層の利用可能な
ことである。従来のＲＯＭにおける目的は、当該ビット・セルの活性領域および
プログラミング・メカニズムによりサイズが制御されるという可及的に小型のビ
ット・セルを製造することである。また従来のセルが供給または吸引する電流を
検出すべく、ストラッピングおよび複雑な感度増幅器を伴う。

【００４２】 本明細書中に記述される新規なＲＯＭにおいては、標準的なトランジスタが使
用され得るために、特別のセルは製造されない。新たな各セルは２ビットのデー
タを供給し得ることから、当該デバイスに対しては実効的に２倍の面積が利用可
能である。すなわちビット当たり面積が本質的に半分とされることから、各セル
に対する面積は倍加されるがモジュールは依然として先行技術のＲＯＭと同一の
サイズであり得る。故にこの新たなＲＯＭにおいては、現在において公知である
よりも小型のセルまたは革新的なプログラミング手法を開発する上での負担が軽
減される。更に、新規で新たなＲＯＭのセル構造の故に、セル寸法は金属により
制限されるが活性領域によっては決定されない。同様に、上記の新たなＲＯＭに
おけるセルの活性領域のサイズが増減されることで、アレイ効率に影響すること
なく当該デバイスの電流の吸込み／供給および速度機能が増減され得る。これに
より、非常に低電力または非常に高速なＲＯＭのいずれかを達成する更に簡素な
検知メカニズムが製造され得るので、回路設計は更に容易になり且つリスクは小
さくなる。更に上記の新たなＲＯＭは、好適実施例において本来的なＮＭＯＳま
たはＰＭＯＳ低電圧デバイスを又は他のプロセスにおける任意の本来的なデバイ
スを用いるので、プロセスのリスクまたは付加的なプロセス・コストを有さない
。これに加えて、活性領域が個別の大きさに形成され得るので、上記セルはアレ
イ効率を変更することなく、種々の用途に対して容易に目的変更され得る。

【００４３】 このように、多層集積回路に埋設される読出専用メモリおよび作製方法の幾つ
かの実施例が開示された。幾つかの実施例においては、プログラミングは最終金
属層の堆積により実施されてからＲＯＭは不動態化される。これにより、実質的
に最終処理段階までは標準的であるＲＯＭが提供されることから、最後における
コードの変更は消費者のサイクル時間に関して殆ど影響しない。また一部の実施
例において、作製は僅かに複雑であるがプログラミングは２層以上の金属層、最
適には最後の各金属層の堆積により実施され、ビット当たりチップ面積は相当に
減少される。

【００４４】 本発明の特定実施例が図示かつ記述されたが、当業者であれば更なる改変およ
び改善を想起し得よう。故に、本発明は図示された特定形態に限定されず、且つ
、添付の請求項においては本発明の精神および有効範囲から逸脱しない全ての改
変を包含することが企図されることは理解されよう。たとえば、プログラミング
・バイアの幾つかを図１２に示された他の層へと移動することで、図１１に示さ
れた実施例において記述されたよりも早期の作製プロセス段階にてＲＯＭプログ
ラミングが開始され得る。他の例としては、更に多くの金属ラインまたは層を用
い又は更に多くのビット・ラインを用いることで、１個のトランジスタ当たりで
更に多くのビットをコード化することが挙げられる。

【図面の簡単な説明】

【図１】 本発明の一実施例に係るＲＯＭアレイの部分破断平面図。

【図２】 図１の２−２線に沿った部分破断断面図。

【図３】 図１の３−３線に沿った部分破断断面図。

【図４】 本発明の別実施例に係るＲＯＭアレイの部分破断平面図。

【図５】 図４の５−５線に沿った部分破断断面図。

【図６】 図４の６−６線に沿った部分破断断面図。

【図７】 本発明の更に別の実施例に係るＲＯＭアレイの部分破断平面図。

【図８】 図７の８−８線に沿った部分破断断面図。

【図９】 図７の９−９線に沿った部分破断断面図。

【図１０】 図７の１０−１０線に沿った部分破断断面図。

【図１１】 図７の１１−１１線に沿った部分破断断面図。

【図１２】 本発明の更に別の実施例の断面図。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ， ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ， ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ， ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ ，ＤＭ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ， ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，Ｊ Ｐ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ， ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，Ｒ Ｏ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ， ＹＵ，ＺＡ，ＺＷ (72)発明者 シオセク、ウォルター ジェイ． アメリカ合衆国 78759 テキサス州 オ ースティン ヨーポン ドライブ 6427 (72)発明者 オーロラ、マーク アメリカ合衆国 78757 テキサス州 オ ースティン ベルフォード ドライブ 1901 (72)発明者 スミス、ロバート アメリカ合衆国 78739 テキサス州 オ ースティン エドワーズ ホロウ ラン 12404 Ｆターム(参考） 5B003 AA05 AB05 AC01 5F083 CR03 KA08 KA13 KA20 LA09 MA06 MA16 MA19 PR40 ZA21

Claims (3)

【特許請求の範囲】
1. 【請求項１】 多層集積回路に埋設される読出専用メモリ（ＲＯＭ）であっ
   て、 上部に複数のスイッチング・トランジスタ（１２，１３，１４，１５，１６，
   １７，１８）が第１の方向に形成された半導体基板（１１）と、前記複数のスイ
   ッチング・トランジスタの各スイッチング・トランジスタはメモリ・セルとして
   動作すると共に、前記第１の方向における前記複数のスイッチング・トランジス
   タはメモリ・セルの行を画成することと、 前記複数のスイッチング・トランジスタに結合された複数の第１の信号ライン
   （３６，３７，３８，３９）と、該複数の第１の信号ラインの内の各第１の信号
   ラインは前記複数のスイッチング・トランジスタの内の対応するスイッチング・
   トランジスタの関連する第１の端子に結合されると共に、該複数の第１の信号ラ
   インの各第１の信号ラインは前記メモリ・セルの行内にある少なくとも一個のメ
   モリ・セルに対する一つの接触端子として作用することと、 前記複数のスイッチング・トランジスタの内の関連する各スイッチング・トラ
   ンジスタの第２の端子に対して結合されると共に、充填バイア（６０）により相
   互に結合された複数の導電層と、該複数の導電層は複数の導電パッド（４５，４
   ６，４７，４８）を画成する導電層を含み、各導電パッドは前記複数のスイッチ
   ング・トランジスタの内の対応するスイッチング・トランジスタの関連する第２
   の端子に接続されることと、 前記メモリ・セルの行に対する出力端子として作用する複数の第２の信号ライ
   ン（５２，５３）と、 前記導電パッドの内の選択された導電パッドを前記複数の第２の信号ラインの
   内の選択された第２の信号ラインに対して結合する付加的な充填バイアと、前記
   複数の第２の信号ラインは前記メモリ・セルの行の出力ラインとして作用するこ
   ととを有する多層集積回路に埋設される読出専用メモリ。
2. 【請求項２】 前記メモリ・セルの行内にある各トランジスタは、コモン端
   子（３１，２８）を該メモリ・セルの行内にある隣り合ったトランジスタと共有
   することにより、前記メモリ・セルの行内にある隣り合ったトランジスタの対は
   ソース端子（３１）およびドレーン端子（２８）のうちの一方を共有し、且つ、 前記複数の第１の信号ラインは各コモン端子に夫々接続される、請求項１記載
   の読出専用メモリ。
3. 【請求項３】 スイッチング・トランジスタの複数の行内にある各スイッチ
   ング・トランジスタはスイッチング・トランジスタの複数の列を形成するように
   整列されている、請求項１記載の読出専用メモリ。