JP2002157891A - フラッシュ・イーピーロム集積回路におけるデータ・パターンをプログラムする方法 - Google Patents

Abstract

(57)【要約】 【課題】従来は、浮遊ゲートをチャージしたり、ディス
・チャージするために用いられる高い電圧は、フラッシ
ュ・メモリ装置に重要な設計上の制限、特にセル寸法及
びプロセス仕様のサイズの縮小に関する制限が生じてい
た。 【解決手段】本発明は、アレイがページ・プログラム操
作中に負のワード線電圧を用いて、プログラムされるセ
ルに対する導通状態が得られ、またセルに対する非導通
状態を確立するように設計されて、消去操作中、負のド
レイン、ソース及び基板電圧が適用され、デイスターバ
ンス問題及び操作中に適用さるべき必要な正の電圧の大
きさを減少つせることができるフラッシュ・イーピーロ
ム集積回路におけるデータ・パターンをプログラムする
方法である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フラッシュ・イー
ピーロム・メモリ・セル技術、特に改善されたフラッシ
ュ・イーピーロム・メモリ技術及びデータ・セル構造に
おけるデータ・パターンをプログラムする方法に関す
る。

【０００２】

【従来の技術】フラッシュ・イーピーロムは、発達しつ
つある不揮発性集積回路に属するものである。これらフ
ラッシュ・イーピーロムは、チップ中のメモリ・セルの
電気的消去、プログラム及び読み出しができる能力を有
している。フラッシュ・イーピーロム中のメモリ・セル
は、浮遊ゲートにチャージしたり、ディス・チャージす
ることにより、データがストアされる所謂、浮遊ゲート
・トランジスタを用いて構成されている。浮遊ゲート
は、導電材料、典型的にはトランジスタのチャネルから
薄い酸化層又は、その他の絶縁膜により絶縁された、多
結晶シリコンで作られ、またトランジスタの制御ゲート
又はワード線から、絶縁材料である第２層により絶縁さ
れている。

【０００３】データは、浮遊ゲートにチャージしたり、
ディス・チャージすることによりメモリ・セルにストア
される。浮遊ゲートは、制御ゲートとソース又はドレイ
ンとの間に、大きな正の電圧を印加することにより、Fo
wler-Nordheimトンネル機構によりチャージされる。こ
うして、電子が薄い絶縁層を通って、浮遊ゲートに注入
される。あるいは、セルのチャネルに高いエネルギーの
電子を生起させる電圧を印加することで、浮遊ゲートの
絶縁層を通して注入されるアバランシェ機構が用いられ
る。浮遊ゲートがチャージされると、メモリ・セルを導
通させるしきい値電圧が、読み出し動作中にワード線に
印加される電圧以上に高められる。かくて、読み出し動
作中に、チャージされたセルが指定されると、セルは導
通しない。セルの非導通状態が、センシング回路の極性
により、１または０として読取られる。

【０００４】浮遊ゲートは、逆のメモリ状態にするため
に、ディス・チャージされる。この作用は、典型的に
は、トランジスタの浮遊ゲートとソース又はドレインと
の間、あるいは浮遊ゲートと基板との間のＦ−Ｎトンネ
ル現象によりなされる。例えば、ドレインは浮遊電位の
ままで、ソースからゲートヘの大きな、正の電圧を形成
することにより、浮遊ゲートはソースを介してディス・
チャージされる。

【０００５】浮遊ゲートをチャージしたり、ディス・チ
ャージするために用いられる高い電圧は、フラッシュ・
メモリ装置に重要な設計上の制限、特にセル寸法及びプ
ロセス仕様のサイズの縮小に関する制限を生起する。従
来のフラッシュ・イーピーロムの構造及び作用に関する
詳細は、関連する技術のバックグラウンドを開示する目
的のために参考として取入れられている、以下の米国特
許に見られる。

【０００６】ベルゲモント（Bergemont）他によるＵＳ
Ｐ Ｎｏ．５，０１２，４４６;１９９１年４月３０日
発行、マックヘルジー（Mukherjee）他によるＵＳＰ
Ｎｏ．４，６９８，７８７;１９８７年１０月６日発行
及びホラー（Holler）他によるＵＳＰ Ｎｏ．４，７８
０，４２３;１９８８年１０月２５日発行。

【０００７】フラッシュ・イーピーロム集積回路に関し
ての、更に進化した技術が、ベレザ（Belleza）欧州特
許Ｎｏ．９０１０４００２. ２;１９９０年１１月１２
日、ＩＥＥＥ発行：ＩＥＤＭ１９９０、９１〜９４頁の
ウー（Woo）他によるフラッシュ・アレイ・コンタクト
レス・イーピーロム（ＦＡＣＥ）技術を用いた新規なメ
モリ・セル）に開示されている。また、ＶＬＳＩ技術に
関する１９９１年のシンポジュウムの７３〜７４頁のウ
ー（Woo）他による”高密度メモリ用のポリ・バッファ
ード"FACE"技術”に開示されている。また、従来の”コ
ンタクトレス”アレイ・イーピーロム構造が、カゼルー
ニアン（Kazerouian）他による１９９１年、ＩＥＥＥ発
行：ＩＥＤＭの１１.５.１〜１１.５.４頁の”高密度用
の０.８μＭプロセスで実行された代替金属仮想接地イ
ーピーロム・アレイ”に開示されている。

【０００８】ベルゲモント他による特許、ベレザ、ウー
他及びカゼルーニアン他によるによる発表には、不揮発
性コンタクトレス・アレイ・メモリに対する関心が増大
していることが示されている。所謂コンタクトレス・ア
レイには、相互に埋込み拡散層により接続されたストレ
ージ・セルのアレイが含まれており、また埋込み拡散層
は、コンタクトを介して単に周期的に金属ビット線への
接続で結合されている。例えば、マックヘルジー（Mukh
erjee）他による初期のフラッシュ・イーピーロム構造
では、システムは各メモリ・セルに対して”ハーフ（ha
lf）”金属コンタクトを必要としている。

【０００９】

【発明が解決しようとする課題】しかし、前述した技術
は、金属コンタクトであるため、集積回路上に相当の面
積を使用しており、これが高密度メモリ技術を作り出す
ための大きな障害となっている。更に、装置が小型にな
るに従って、アレイ中のストレージ・セルにアクセスす
るために用いられる、隣接するドレイン及びソース・ビ
ット線のコンタクト・ピッチ上の金属よる面積の減少が
制限される。

【００１０】それ故、結果として高密度の不揮発性メモ
リ回路となり、またプログラム及び消去の高い電圧に関
連した問題を解決するためのフラッシュ・イーピーロム
・セル、その構造並びにそれを製造する方法を提供する
ことが望まれている。

【００１１】そこで本発明は、高密度のセグメンタブル
なフラッシュ・イーピーロム・チップとなる、新規なコ
ンタクトレス・フラッシュ・イーピーロム・セル及びア
レイ構造におけるデータ・パターンをプログラムする方
法を提供することを目的とする。

【００１２】

【課題を解決するための手段】フラッシュ・イーピーロ
ム・セルは独特のドレイン・ソース・ドレイン構造で、
１つのソース拡散層が２つのトランジスタ・コラムに共
有されている。また、本発明のフラッシュ・イーピーロ
ム・セルに適した新しいメモリ回路構造が開示されてい
る。

【００１３】かくて、本発明の１態様では、フラッシュ
・イーピーロム・トランジスタ・アレイが提供されてい
る。延ばされた第１ドレイン拡散領域、延ばされたソー
ス拡散領域及び延ばされた第２ドレイン拡散領域が、半
導体基板に略平行して形成されている。フィールド酸化
領域が、第１及び第２ドレイン拡散領域の反対側に形成
されている。浮遊ゲート及び制御ゲート・ワード線がド
レイン・ソース・ドレイン構造に直交して形成され、１
つのソース領域を共有する２つのストレージ・コラムを
構成するようになっている。共有ソース領域は、仮想接
地ターミナルに接続されている。ドレイン拡散領域は、
選択トランジスタを介して総括ビット線に接続されてい
る。

【００１４】本発明の１態様によるセル構造では、セル
の２コラムに対するドレイン・ソース・ドレイン拡散領
域にほぼ平行して延びる１つの金属総括ビット線を用い
ており、また複数のトランジスタ・コラムを仮想接地タ
ーミナルに例えば埋込み拡散線である水平のコンダクタ
を介して接続する仮想接地線を用いている。こうして、
各ドレイン・ソース・ドレイン構造でのフラッシュ・イ
ーピーロム・セルの２つのコラムに対して、たった１つ
だけの金属コンタクト・ピッチが必要となる。

【００１５】かくて、本発明の１態様によれば、半導体
基板上のフラッシュ・イーピーロム集積回路モジュール
が提供される。モジュールは、フラッシュ・イーピーロ
ム・セルの少くともＭ行（row、ロウ）及び２Ｎコラムを
有するメモリ・アレイを含んでいる。

【００１６】それぞれが、フラッシュ・イーピーロム・
セルのＭ行の１つのフラッシュ・イーピーロム・セルに
接続されたＭ本のワード線とＮ本の総括ビット線が含ま
れている。データ入出力回路が、Ｎ本の総括ビット線に
接続され、メモリ・アレイのデータの読み出し、書き込
みができるようになっている。選択回路が、フラッシュ
・イーピーロム・セルの２ＮコラムとＮ本の総括ビット
線に接続されて、２Ｎコラムの２コラムをＮ本の総括ビ
ット線のそれぞれに選択的に接続できるようになってい
る。

【００１７】従って、データ入出力回路によるフラッシ
ュ・イーピーロム・セルヘの２Ｎコラムヘのアクセス
が、Ｎ本の総括ビット線を介してなされるようになって
いる。また、構造は、セルの２コラム以上中の１本の金
属ビット線を共有するように延ばすこともできる。アレ
イは、他の態様では、上述のドレイン・ソース・ドレイ
ン構造の複数のセグメントを含んでいる。この例では、
選択回路はセグメント選択回路を含んでおり、セグメン
ト中のドレイン拡散領域による２本のローカル・ビット
線に接続されている。

【００１８】セグメント選択回路は、所定のセグメント
内で、セルの第１及び第２コラムを、Ｎ本のビット線の
１つに選択的に接続できるようになっている。かくて、
ドレイン拡散領域がローカル・ビット線を有している場
合には、選択回路は、構造の第１ドレイン拡散領域中に
第１ターミナルを有する第１トランジスタ及びＮ本の総
括ビット線の１つへのコンタクトに接続される第２ター
ミナルを含んでいる。

【００１９】第２トランジスタは、構造の第２ドレイン
拡散領域に接続される第１ターミナルを有している。第
１及び第２トランジスタは、ワード線に平行する左及び
右選択線により、独立して制御されるようになってい
る。アレイは、必要なワード線ドライバを減らすことに
より、更にコンパクトになる。この態様では、各ワード
線ドライバは、平行する複数の、例えば８つの、ワード
線をドライブする。所定のワード線ドライバによりドラ
イブされる各ワード線は、アレイを構成するセグメント
の各コラムの異なったセグメント内にある。

【００２０】かくて、選択されたワード線は、セグメン
ト選択回路並びにワード線デコーディング回路によりデ
コードされる。これでは、８本のワード線に対してたっ
た１つのワード線ドライバを必要とする構成により、ア
レイのレイアウトを大いにコンパクトにする。

【００２１】本発明の他の態様では、半導体基板は、第
１導電タイプ、基板中の第２導電タイプの第１ウエル及
び第１ウエル中の第１導電タイプの第２ウエルを有して
いる。フラッシュ・イーピーロム・セルは、第２ウエル
中に形成され、セルの浮遊ゲートにチャージする操作中
に、ソース及びドレインの少くとも１つに、負の電位を
印加できるようになっている。こうして、チャージさせ
るべきセルにＦ−Ｎトンネル現象を生じさせるためにゲ
ートに加えらるべき高い正の電圧の大きさを本質的に低
下させる。

【００２２】また、本発明によれば、アレイは、ディス
・チャージさせるべきセルのゲートに負の電位を用い
る。こうして、ディス・チャージさるべきセルにＦ−Ｎ
トンネル現象を生じさせるためにドレインに加えらるべ
き電圧の大きさを本質的に低下させる。用いられる電圧
の大きさを下げることは、集積回路の、プログラム及び
消去の電圧を処理をするコンポーネントに対する仕様を
本質的に緩和し、装置の製造を経済的に且つ容易にす
る。同時に、プログラム・モード中でのホット・ホール
（hothole）を減少させることにより、メモリの耐久性
を向上させる。

【００２３】本発明の他の態様では、アレイは、”消
去”条件がチャージされた浮遊ゲートに対応するように
形成されており、従ってアドレスされると消去されたセ
ルは非導通状態となり、またセルをディス・チャージす
ることによる”プログラム”条件では、アドレスされる
とプログラムされたセルは導通状態となる。これによ
り、消去操作は、プレ・プログラムなしで生ずることに
なる。

【００２４】本発明の他の態様では、アレイはフラッシ
ュ・イーピーロム・セルの冗長行を含んでいる。冗長行
は、主アレイ中のアドレスされた行を、１つのワード線
又は１つのドライバに接続されたワード線のセットに置
き換える。プログラム状態に対応したディス・チャージ
条件、また、前述のプログラミングム及び消去に対する
負の電圧の使用により、行冗長が可能となる。

【００２５】従来技術では、フラッシュ・イーピーロム
・セルは、主アレイ中の不良行によるディスターバンス
により、行冗長を用いることはできなかった。特に、不
良行を、主アレイでのプログラム及び／又は消去電圧か
ら分離することができなかったので、不良行中のセルは
オーバ・イレィズ（over-erase）状態へと進展し、アレ
イヘの漏れ電流として寄与し、時によりコラムを不良と
する。

【００２６】かくして、本発明によるフラッシュ・イー
ピーロム集積回路モジュールは、２つのウエル・プロセ
スを用いて製造できる。その中で、半導体基板は、半導
体基板中に第１導電タイプ、基板中の第２導電タイプの
第１ウエル及び第１ウエル中の第１導電タイプの第２ウ
ェルを有している。

【００２７】アレイがフラッシュ・イーピーロム・セル
の２Ｎコラム及びＭ行を含む時は、フラッシュ・イーピ
ーロム・セルのアレイは第２ウエル中に形成される。フ
ラッシュ・イーピーロム・セルの２Ｎコラムは、フラッ
シュ・イーピーロム・セルのＮ対を構成し、各コラム対
は複数のセグメントを含んでいる。複数のセグメント中
の各セグメントは、第２ウエル中の第１方向に延びる第
１ドレイン拡散領域、第２ウエル中の第１方向に延び、
第１ドレイン拡散領域から分離したソース拡散領域及び
第２ウエル中の第１方向に延び、ソース拡散領域から分
離した第２ドレイン拡散領域を有している。

【００２８】こうして、所定のセグメント中にフラッシ
ュ・イーピーロム・セルの２つのコラムを備えたドレイ
ン・ソース・ドレイン構造を形成する。第１絶縁層が、
基板上、ドレイン・ソース・ドレイン構造の間に形成さ
れた第１及び第２チャネル領域の上並びにソース及びド
レイン拡散領域の上におかれている。浮遊ゲート電極
は、セグメント中のセルの２つのコラムに対する第１絶
縁層の上に設けられる。第２絶縁層が、浮遊ゲート電極
の上におかれる。

【００２９】かくて、各セグメントは、コラム対の内の
第１のコラム中にフラッシュ・イーピーロム・セルの第
１のセット及びコラム対の内の第２のコラム中にフラッ
シュ・イーピーロム・セルの第２のセットを含むことに
なる。フラッシュ・イーピーロム・セルのＭ行の１つの
フラッシュ・イーピーロム・セルのそれぞれに接続され
たＭ本のワード線が含まれている。Ｍ本のワード線のサ
ブ・セットのメンバは、それぞれ所定のセグメント中の
第１セット中のフラッシュ・イーピーロム・セルに接続
されている。

【００３０】かくして、各ワード線は、所定のセグメン
ト中で、各コラム対中の２つのセルと交差する。アレイ
はＮ本の総括ビット線を含んでいる。フラッシュ・イー
ピーロム・セルの２Ｎコラム中の（プログラム及び／又
は消去シーケンスを用いた）データの読み出し、書き込
みのために、データ入出力回路がＮ本の総括ビット線に
接続されている。

【００３１】選択回路が、複数のセグメントのそれぞれ
中の第１及び第２ドレイン拡散領域に接続され、フラッ
シュ・イーピーロム・セルの２ＮコラムをＮ本の総括ビ
ット線に接続するようになっている。選択回路が２Ｎコ
ラムの２つのコラムを、Ｎ本の総括ビット線のそれぞれ
に選択的に接続するようになっている。

【００３２】従って、データ入出力回路による、フラッ
シュ・イーピーロム・セルの２Ｎコラムヘのアクセスは
Ｎ本の総括ビット線を介してなされる。プログラム及び
消去回路は、選択されたフラッシュ・イーピーロム・セ
ルの浮遊ゲートにチャージする操作中、総括ビット線に
負の電位を印加し、また、選択されたフラッシュ・イー
ピーロム・セルの浮遊ゲートにディス・チャージする操
作中、ワード線に負の電位を印加する。これにより、他
のターミナルに必要な正の電位の大きさは小さくなる。

【００３３】かくて、高密度が得られる仮想接地構造を
備えた独特なアレイ構造が得られる。メモリ・アレイの
基本ユニットは、ドレイン・ソース・ドレイン構造での
セルの２コラム・セグメントを含んでいる。結果として
のアレイ構造は、隣接する非選択ビット線に対して、プ
ログラム及び消去のデイスターバンス問題を少くする。
また、ソース・ドレイン・ソース・ドレイン・アレイと
して構成されるアレイ構造に比べ、Ｙデコーダ設計の複
雑さを減少する。

【００３４】アレイ・レイアウトで、２つのセルは、１
つのメタル・ピッチを共有する。これは、メタル・ピッ
チ設計ルールを更に緩和する。所定の金属線に接続され
たセルの２つのコラムに対するデコーディングは、各ド
レイン・ソース・ドレイン・セグメントに接続された左
及び右選択トランジスタによりなされる。

【００３５】独特な左及び右選択トランジスタは、読み
出し速度を改善し、関連するプログラム・ディテスター
バンスを軽減するために、それぞれ６４に達するワード
線の行のセットに接続される。

【００３６】アレイは、ページ・プログラム操作中に負
のワード線電圧を用い、プログラムされるセルに対する
導通状態が得られるように設計されている。また、セル
に対する非導通状態を確立するように設計された、消去
操作中、負のドレイン、ソース及び基板電圧が適用され
る。また、これにより、デイスターバンス問題及び操作
中に適用さるべき必要な正の電圧の大きさを減少する。
最後に、アレイは、従来技術の設計では利用できなかっ
た、冗長行及び冗長コラム置き換え構造を可能にする。

【００３７】本発明の他の様相及び利点は、図面、以下
の詳細説明及びクレイムを検討することにより、明らか
になる。

【００３８】

【発明の実施の形態】以下、図面を参照して本発明の実
施形態について詳細に説明する。

【００３９】本発明の好ましい実施例の詳細説明が図面
を参照してなされており、図１には、本発明のフラッシ
ュ・イーピーロム集積回路モジュールの概要が示されて
いる。図１の集積回路モジュールには、主アレイ中の故
障セルに置換される、周知の複数の冗長メモリ・セル１
０１が接続された、フラッシュ・イーピーロム・アレイ
１００が含まれている。メモリ・アレイ中のセルの状態
を差動的に検出するために、複数の参照セル１０２がセ
ンス・アンプ１０７と共に用いられている。

【００４０】メモリ・アレイ１００に、メモリ・アレイ
中の横方向デコーディングのために、ワード線及びブロ
ック選択デコーダ１０４が接続されている。また、メモ
リ・アレイ１００に、アレイ中の縦方向デコーディング
のために、コラム・デコーダ及び仮想接地回路１０５が
接続されている。

【００４１】コラム・デコーダ及び仮想接地回路１０５
に、プログラム・データ入力構造１０３が接続されてい
る。そして、センス・アンプ１０７及びプログラム・デ
ータ入力構造１０３は、メモリ・アレイに接続されたデ
ータ入出力回路を備えている。フラッシュ・イーピーロ
ム集積回路は典型的には、読み出しモード、プログラム
・モード及び消去モードで使用される。そして、モード
制御回路１０６がアレイ１００に接続されている。

【００４２】最後に、この発明の１実施例では、プログ
ラム及び消去モード中は、メモリ・セルのゲート又はソ
ース並びにドレインに負の電圧が印加される。そして、
アレイに各種の参照電圧を供給するために、負の電圧発
生器１０８及び正の電圧発生器１０９が使用される。負
の電圧発生器１０８及び正の電圧発生器１０９は供給電
力圧Ｖにより駆動される。

【００４３】図２は、大きな集積回路中の２つのセグメ
ントを示す。セグメントは破線５０に沿って分けられ、
破線５０から上のセグメント５１Ａと破線５０から下の
セグメント５１Ｂを含んでいる。セグメント５１Ａの第
１のコラムの対５２は、セグメント５１Ｂの第２のコラ
ムの対５３と、総括的なビット線の対（即ち、ビット線
７０、７１）に沿って、鏡対称に配置されている。ビッ
ト線の対を進んで行くと、メモリ・セグメントは、仮想
接地導体５４Ａ、５４Ｂ（埋込み拡散層）および金属と
拡散層とのコンタクト５５、５６、５７、５８を共有す
るように繰り返えされる。

【００４４】仮想接地導体５４Ａ、５４Ｂはアレイを横
切って、金属と拡散層とのコンタクト６０Ａ、６０Ｂを
介して、縦の仮想接地金属線５９に達する迄、横に延び
ている。セグメントは、隣接するセグメントが仮想接地
金属線５９を共有するように、仮想接地金属線５９の反
対側に繰り返される。

【００４５】そして、図２のセグメント配置は、総括的
なビット線に対する２つのトランジスタ・セルのコラム
毎に２つの金属コンタクト・ピッチを必要とると共に、
仮想接地金属線５９に対してセグメント毎に１つの金属
コンタクト・ピッチを必要とする。与えられたビット線
の対に沿う、各コラムの対（例えば、５２、５３）が、
イーピーロム・セルのセットを構成する。そして、セル
７５-１、７５-２、７５-Ｎが、コラムの対７７の第１
のコラムのイーピーロム・セルのセットを構成する。セ
ル７６-１、７６-２、７６-Ｎが、コラムの対７７の第
２のコラムの第２のフラッシュ・イーピーロム・セルの
セットを構成する。

【００４６】第１のセルのセット及び第２のセルのセッ
トは、共通の埋込み拡散ソース線７８を共有する。セル
７５-１、７５-２、７５-Ｎは、埋込み拡散ドレイン線
７９に接続される。セル７６-１、７６-２、７６-Ｎ
は、埋込み拡散ドレイン線８０に接続される。

【００４７】選択回路は、頂部の選択トランジスタ８１
および頂部の選択トランジスタ８２とから構成され、こ
れらの選択トランジスタは、それぞれドレイン拡散線７
９、８０に接続され、これらドレイン拡散線７９、８０
は、それぞれ総括的な金属ビット線８３、８４に接続さ
れている。

【００４８】そして、トランジスタ８１は、ドレイン拡
散線７９に接続されたソースおよび金属コンタクト５７
に接続されたドレインを有している。トランジスタ８２
は、ドレイン拡散線８０に接続されたソースおよび金属
コンタクト５８に接続されたドレインを有している。ト
ランジスタ８１および８２のゲートは、フラッシュ・イ
ーピーロム・セルの各コラムを総括的な金属ビット線８
３、８４に接続するように、信号ＴＢＳＥＬ_Ａにより制
御される。ソース拡散線７８は選択トランジスタ８５の
ドレインに接続されている。選択トランジスタ８５のソ
ースは仮想接地拡散線５４Ａに接続されている。トラン
ジスタ８５Ａのゲートは信号ＢＢＳＥＬ _Ａにより制御さ
れる。

【００４９】更に、図２に示す２つ又はそれ以上のセグ
メントのセクタは、ワード線信号を共有するように、追
加のデコーディングが頂部及び底部のブロック選択信号
ＴＢＳＥＬ_Ａ、ＴＢＳＥＬ_Ｂ、ＢＢＳＥＬ_Ａ及びＢＢＳ
ＥＬ_Ｂにより与えられる。１つの例では、８っのセグメ
ントがワード線ドライバを共有し、セクタは下に８っの
セグメントを有している。

【００５０】図に見られるように、本発明による構成で
は、セクタに区分されたフラッシュ、・イーピーロム・
アレイを有している。これにより、読み出し、プログラ
ム又は消去サイクル中の選択されていないセグメントの
トランジスタのソース及びドレインは、ビット線及び仮
想接地線上の電流及び電圧から分離されることになるの
で、好都合である。

【００５１】そして、読み出し操作中、選択されないセ
グメントからの漏れ電流は、ビット線上の電流に何等関
与しないので、センシングが改善される。また、プログ
ラム及び消去操作中、仮想接地線上の電圧及びビット線
は、選択されていないセグメントから分離される。これ
により、あるセクタ内のセグメントがワード線ドライバ
を共有している場合、セグメント単位又は好ましくはセ
クタ単位のセクタ消去操作が可能となる。

【００５２】底部ブロック選択トランジスタ（例えば、
トランジスタ６５Ａ、６５Ｂ）は、図３に示すように、
ある場合には不必要かも知れない。また、これらブロッ
ク選択トランジスタは、隣接するセグメントと底部ブロ
ック選択信号とを共有するようにしても良い。また、底
部ブロック選択トランジスタ（例えば、トランジスタ６
５Ａ、６５Ｂ）は、仮想接地ターミナル６０Ａ、６０Ｂ
に隣接した１つの分離用トランジスタによって置き換え
ても良い。

【００５３】図３に、本発明によるフラッシュ・イーピ
ーロム・アレイの他の構成が示されている。この例で
は、２つのフラッシュ・イーピーロム・セルのコラム
が、１つの金属ビット線に共通接続されている。図３に
は、アレイの４つのコラム対が示されている。ここで、
コラムの各対には、ドレイン・ソース・ドレイン構成の
フラッシュ・イーピーロム・セルが含まれている。

【００５４】そして、第１のコラム対１２０には、第１
のドレイン拡散線１２１、ソース拡散線１２２及び第２
のドレイン拡散線１２３が含まれている。ワード線ＷＬ
０からＷＬ６３までの各ワード線は、第１のコラム対の
セル及び第２のコラム対のセルの浮遊ゲートの上に重ね
られている。図に示すように、第１のコラム対１２０に
は、セル１２４、１２５、１２６、及び１２７を含む１
つのコラムが含まれている。ＷＬ２からＷＬ６１までの
ワード線に接続されるセルは図示されていない。コラム
対１２０の第２のコラムには、セル１２８、１２９、１
３０及び１３１が含まれている。アレイの同じコラムに
沿って、第２のコラム対１３５が示されている。これ
は、コラム対１２０と同様な構成になっているが、鏡対
称に配置されている。

【００５５】そして、コラム対の第１のコラムのトラン
ジスタ、例えばセル１２５はドレイン拡散線１２１中の
ドレイン及びソース拡散線１２２中のソースを含んでい
る。浮遊ゲートが、第１のドレイン拡散線１２１とソー
ス拡散線１２２との間のチャネル領域の上にある。

【００５６】ワード線ＷＬ１がセル１２５の浮遊ゲート
の上にあり、フラッシュ・イーピーロム・セルが構成さ
れている。コラム対１２０及びコラム対１３５は、アレ
イの仮想接地拡散１３６を共有している。そして、コラ
ム対１２０のソース拡散線１２２は接地拡散１３６に接
続されている。同様に、コラム対１３５のソース拡散線
１３７も接地拡散１３６に接続されている。

【００５７】上述のように、セルのそれぞれのコラム対
１２０は、１つの金属線を共有している。そして、ブロ
ックの右側選択トランジスタ１３８及びブロックの左側
選択ト１ランジスタ１３９が含まれている。トランジス
タ１３９には、ドレイン拡散線１２１中のソース、金属
コンタクト１４０に接続されたドレイン及び線１４１上
の制御信号ＢＬＴＲ１に接続されたゲートが含まれてい
る。

【００５８】同様に、右側のトランジスタ１３８には、
ドレイン拡散線１２３中のソース、金属コンタクト１４
０に接続されたドレイン及び線１４２上の制御信号ＢＬ
ＴＲ０に接続されたゲートが含まれている。そして、ト
ランジスタ１３８及び１３９を含む選択回路は、第１ド
レイン拡散線１２１及び第２ドレイン拡散線１２３を、
金属コンタクト１４０を介して金属線１４３（ＭＴＢＬ
０）に選択的に接続するようになっている。また、コラ
ム対１３５には、同様にして、金属コンタクト１４６に
接続される左側選択トランジスタ１４４及び右側選択ト
ランジスタ１４５が含まれている。

【００５９】コンタクト１４６は、コラム対１２０に接
続されたコンタクト１４０と同様に、同じ金属線１４３
に接続されている。金属線には、追加の選択回路と共
に、セルの２コラム以上を接続することができる。

【００６０】図２及び図３に示す構造は、セルの２コラ
ムを形成するドレイン・ソース・ドレイン・ユニットに
基づくものであり、このユニットは、隣接するセルのコ
ラムからのリーク電流を防止するために、隣接するドレ
イン・ソース・ドレイン・ユニットからは分離されてい
る。この構造は、センシング回路でのリーク電流に対す
る適切な余裕をもって、あるいは非選択セルからのリー
ク電流を制限する他の手段と共に、２コラム以上のユニ
ットに拡張することができる。

【００６１】コラム対は、ワード線Ｍ本、コラム数２Ｎ
からなるフラッシュ・イーピーロム・セルのアレイを得
るように、横及び縦に並べられる。このアレイでは、上
述のように、選択回路を介して、それぞれが、フラッシ
ュ・イーピーロム・セルのコラム対に接続される、Ｎ本
の金属ビット線だけが必要になる。図には、２本の金属
ビット線１４３及び１５２（ＭＴＢＬ０、ＭＴＢＬ１）
に接続された、４つのコラム対１２０、１３５、１５０
及び１５１だけが示されているが、アレイは大きなフラ
ッシュ・イーピーロム・メモリ・アレイを形成するため
に、横及び縦方向に繰り返しても良い。

【００６２】そして、ワード線を共有するコラム対１２
０及び１５０は、アレイのセグメントを得るように横方
向に繰り返される。セグメントは縦方向に繰り返され
る。共通のワード線に接続された、それぞれの}ワード
線を有するセグメントのグループ（例えば、８つのセグ
メント）は、アレイのセクタとみなされる。

【００６３】アレイのレイアウトは、仮想接地構造、メ
タル・ピッチを緩和できるレイアウト、更には異なった
セグメントで複数の行のワード線ドライバを共有できる
等のため、コンパクトになる。そして、ワード線ＢＬ６
３'は、ワード線ＷＬ６３と、ワード線ドライバとを共
有できる。好ましいシステムでは、８本のワード線が、
１つのワード線ドライバを共有する。そして、セルの８
行の各セットに対してただ１つのワード線ドライバだけ
が必要になる。左及び右の選択トランジスタ（セグメン
ト１２０に対して１３９、１３８）による追加のデコー
ディングが、共通ワード線構造を可能にする。

【００６４】ワード線を共有する構成は、セクターの消
去操作中、８列が全て同じワード線電圧を受け、消去さ
れることを望まないセルにワードライン・ディスターバ
ンスを生じさせるという不都合を有する。若し、アレイ
について、これが問題であるならば、このディスターバ
ンス問題は、全てのセクタ消去の与えられた操作が、共
有のワード線ドライバに接続されたセルの全ての行を含
むセグメントをデコードすることを確実にすることによ
り除かれる。８本のワード線が１つのドライバを共有す
る場合には、ミニマム・セクタ消去として８セグメント
を用いることが望ましい。

【００６５】図４は、本発明のある特徴を説明するため
のフラッシュ・イーピーロム・アレイの概略ブロック図
である。そして、図４に示されるフラッシュ・イーピー
ロム・メモリ・モジュールには、セクタ１７０-１、１
７０-２、１７０-３、１７０-Ｎを含む主フラッシュ・
イーピーロム・アレイが含まれており、各セクタには８
っのセグメント（例えば、ＳＥＧ０−ＳＥＧ７）が含ま
れている。

【００６６】各セクター中の８つのセグメントの共通の
ワード線をドライブするために、複数の共通ワード線ド
ライバのセット１７１-１、１７１-２、１７１-３、１
７１-Ｎが使用されている。共通ワード線ドライバ１７
１-１について説明されているように、セクター１７０-
１に対して６４の共通ドライバがある。６４のドライバ
のそれぞれは、ライン１７２上に出力を供給する。これ
ら出力のそれぞれは、図に概略が示されているように、
８セットの６４ラインに区分されているセクタ１７０-
１の各セグメント中の８つのワード線をドライブするの
に使用される。

【００６７】また、アレイには、複数のブロック選択ド
ライバ１７３-１、１７３-２、１７３-３、１７３-Ｎが
接続されている。ブロック選択ドライバのそれぞれは、
各セグメントに対し右及び左のブロック選択信号をドラ
イブする。セグメントは、図３に示すように、完成され
る。ここでは、ブロック選択信号対ＢＬＴＲ１及びＢＬ
ＴＲ０が各６４ワード線のセットに供給される。

【００６８】更に、フラッシュ・イーピーロム・アレイ
には、Ｎ本の総括的なビット線がある。Ｎ本のビット線
は、回路中のデータ及びセンス・アンプ１９１につい
て、アレイ中のフラッシュ・イーピーロム・セルの２Ｎ
のコラムにアクセスするために使用される。Ｎ本のビッ
ト線１７４は、コラム選択デコーダ１７５に接続されて
いる。同様に、ブロック選択ドライバ１７３-１乃至１
７３-Nは、ブロック・デコーダ１７６に接続されてい
る。

【００６９】ワード線ドライバ１７１-１乃至１７１-Ｎ
は、ロウ・デコーダ１７７に接続されている。コラム選
択デコーダ１７５、ブロック・デコーダ１７６及びロウ
・デコーダ１７７は、アドレス・イン・ライン１７８上
のアドレス信号を受ける。コラム選択デコーダ１７５に
接続されて、ページ・プログラム・バッファ１９０があ
る。ページ・プログラム・バッファ１９０には、Ｎ個の
ラッチが含まれている。各ビット線に１つのラッチがあ
る。

【００７０】そして、１ページのデータは、ページ０及
びページ１の２ページの幅の各セル列を有する、Ｎビッ
ト幅と考えられる。ある列中のページは、上述の左及び
右デコーディングを用いて、選択される。選択電圧電源
１７９が、図に概念的に示されるように、フラッシュ・
イーピーロム・アレイの読み出し、プログラム及び消去
モードに対して、ワード線ドライバ１７１-１乃至１７
１-Ｎ及びビット線を介して、参照電圧を供給するのに
使用される。

【００７１】アレイの仮想接地線は、アレイに接続され
た、仮想接地ドライバ１８１に接続されている。また、
ｐウエル及びｎウエルの参照、電圧源１９９が、アレイ
のそれぞれのウエルに接続されている。そして、図４に
示されるように、例えばワード線ドライバ１７１-１で
ある、６４ワード線ドライバが、アレイ中の５１２（６
４×８）列と共に使用される。ブロック選択ドライバ
（例えば、１７３-１）による追加のデコーディング
を、共通ワード線のレイアウトに使用してもよい。

【００７２】本発明のフラッシュ・イーピーロム・アレ
イの構成は、図４に概略的に示されるように、冗長列を
備えてもよい。そして、Ｎ本のビット線は、主アレイか
ら線１８２を経て、セクター１８３-１及び１８３-２を
含む冗長アレイにまでに延びている。冗長アレイは、冗
長ワード線ドライバ１８４-１及び１８４-２によりドラ
イブされる。

【００７３】同様に、冗長ブロック選択ドライバ１８５
-１及び１８５-２が冗長アレイに接続されている。若
し、テスト中に、ある行のセルの不良が見出だされた
ら、ワード線ドライバを共有する、その行及び他の７つ
の行は、冗長アレイの１８３-１及び１８３-２中の対応
する行に置き換えられる。そして、このシステムには、
アドレス・データを受ける冗長デコーダ１８６を備えた
コンテント・アドレサブル・メモリ（ＣＡＭ）セル１９
８を含んでもよい。公知のように、テスト中、主アレイ
中の不良行は特定され、また、このような行のアドレス
はＣＡＭセル１９８中に記憶される。

【００７４】線１７８上のアドレス・インのアドレス
が、ＣＡＭセル１９８中に記憶されたアドレスと一致す
ると、線１７８上に一致信号が発生する。一致信号は、
主アレイ中の共有ワード線ドライバ１７１-１から１７
１-Ｎを動かなくする。冗長デコーダ１８６は、冗長ワ
ード線ドライバ１８４-１及び１８４-２をドライブし、
また冗長ブロック選択ドライバ１８５-１及び１８５-２
をドライブして、適切な置換え行を選択する。フラッシ
ュ・イーピーロム・アレイの生産性を上げるために、長
冗列デコーディングは、公知のように、冗長コラムデコ
ーディングと接続してもよい。

【００７５】コラム選択デコーダ１７５は、Ｎ本のビッ
ト線のそれぞれに対する少なくとも１つのラッチを含
む、ペイジ・プログラム・ラッチ１９０に接続される。
また、コラム選択デコーダ１７５はデータ入力回路及び
センス・アンプ１９１に接続されている。そして、これ
ら回路はフラッシュ・イーピーロム・アレイと使用する
ために、データの入出力回路を備えている。冗長ロウ・
デコーディングは、また隣接するワード線間のショート
を直すことができるようになっている。

【００７６】特に、２つのワード線がショートしたとき
は、２つのワード線は冗長アレイ中の対応する２つのワ
ード線に置換されなければならない。上述の実施例で
は、８本のワード線が共通のワード線ドライバに接続さ
れており、８本のワード線の２セットが、主アレイ中の
対応する８本のワード線の２セットを置換するために用
いられている。こうして、主アレイ中のショートした２
つのワード線が、冗長行に置換される。

【００７７】好ましい実施例でのセルは、浮遊ゲートに
チャージする（電子が浮遊ゲートに入る）ことで、消去
セルをセンスすることをセクタ消去操作用とする構成に
されている。このとき、セルは導通することなく、セン
ス・アンプの出力は高くなる。また、浮遊ゲートをディ
スチャージする（電子が浮遊ゲートから出る）ことをペ
ージ・プログラムとし、センシングに際し、プログラム
されたセルが導通するように構成されている。

【００７８】プログラム操作における動作電圧は、低い
しきい値に、プログラムされるセルのドレインにに対し
て正の５Ｖ、ゲートに対して負の１０Ｖ、またソース端
子に対しては０Ｖ又はフローティングである。

【００７９】図８（ｃ）及び１１（ｃ）に示される基板
即ちｐウエル２００は接地される。こうして、Ｆ−Ｎト
ンネル機構で浮遊ゲートをディスチャージする。消去動
作は、ドレインに負の６Ｖ、ゲートに正の１２Ｖまたソ
ースに負の６Ｖを印加して行われる。ｐウエル２００は
負の６Ｖにバイアスされる。こうして、Ｆ−Ｎトンネル
機構で浮遊ゲートにチャージする。

【００８０】読出し電位は、ドレインで１.２Ｖ、ゲー
トで５Ｖ、またソースで０Ｖである。そして、ワード線
デコードを使用し、消去すべきセルを選択することによ
り、セクタ消去が可能となる。セグメント内の選択され
ないセルに対する消去ディスターバンス条件は、ドレイ
ンで負の６Ｖ、ゲートで０Ｖ、ソースで負の６Ｖとな
る。これらのポテンシャルは抵抗するに十分な、セルの
許容値の範囲内にあり、セル内のチャージに対し無視で
きないディスターバンスを生ずることはない。

【００８１】同じセグメント内の、同じビット線を共有
するセルに対するプログラムディスターバンス条件は、
同様に、ドレインで５Ｖ、ゲートで０Ｖまたソースで０
Ｖ即ち浮遊状態である。この条件下で、ゲートからドレ
インヘのドライブがなく、またセルに無視できないディ
スターバンスを生ずることもない。同じワード線を共有
しているが、同じビット線を共有していないセル又はハ
イ（high）条件の状態に止まっているアドレスされたセ
ルに対しては、ディスターバンス条件は、ドレインで０
Ｖ、ゲートで負の１０Ｖまたソースで０Ｖ即ち浮遊状態
である。また、この状態は、選択されてないセル内のチ
ャージに対しては無視できない悪化を生ずることもな
い。

【００８２】２ウエル技術は、クリィティカルである。
それ故、負の電圧がドレイン及びソース拡散領域に印加
される。ソース及びドレインに、負の電圧が印加されて
おらず、セルに対するゲート・ポテンシャルは、５０％
カップリング比の場合、浮遊ゲート／ドレイン接合部間
で９Ｖを必要とするなら、全体で約１８Ｖが必要であ
る。

【００８３】これらの極めて高い電圧は、集積回路にお
いては、特別に設計された回路及び特別なプロセス技術
が必要となる。同様に、ゲートでの負の電圧は、プログ
ラム操作に際して、ドレインでの低い正の電位を可能に
する。図５は、図４に示すフラッシュ・イー・ピー・ロ
ム回路のプログラム・フローチャートである。プロセス
は、その中にデータがプログラムされているセクタ（例
えば１７０-１）の消去から始まる（ブロック６０
０）。セクタ消去後、消去の確認操作がなされる（ブロ
ック６０１）。

【００８４】次に、ページ番号、０又は１及びセグメン
ト番号１-８が、インプット・アドレスに対応して、ホ
スト・プロセッサーによりセットされる（ブロック６０
２）。ページ番号及びセグメント番号のセット後、ペー
ジのデータと共にページ・バッファーがロードされる
（ブロック６０３）。このページ・バッファーは、個別
のプログラム操作に応じて、データの全Ｎビット、また
はシングル・バイトのデータと共にロードされる。

【００８５】次に、ユーザーが予め消去を行っていなか
った場合には、どのセルがプログラムを必要とするかを
決めるために、ベリファイ操作がなされる（ブロック６
０４）。ページ・バッファーをロード後、プログラムさ
れるセグメントにプログラム電位が適用される（ブロッ
ク６０５）。プログラム操作後、ベリファイされるべき
ページでベリファイ操作がなされる。

【００８６】このベリファイ操作において、プログラム
に成功したされたセルに対応したページ・バッファー中
のビットは、オフになる（ブロック６０６）。次に、ア
ルゴリズムが、ページ・バッファー中の全ページ・ビッ
トを消すべきか否かを、決める（ブロック６０７）。若
し、全てをオフすべきでない場合には、ついでアルゴリ
ズムが、最大数回のリトライ（ＲＥＴＲＹ）がなされた
か否かを、決める（ブロック６１０）。そして、若し、
そうでなかった場合には、残されたビットがプログラム
されるように、再びページ・プログラムするために、ブ
ロック６０５に戻る。パスしたビットは再プログラムさ
れない。何故なら、ページ・バッファー中の対応ビット
は、ベリファイ操作中０にリセットされている。若し、
ブロック６１０で、最大数のリトライがなされている
と、アルゴリズムが中途終了し、不成功操作の信号が出
される。

【００８７】若し、ブロック６０７で、全てのページの
ビットがオフになっていると、アルゴリズムが、セクタ
が完了しているか決める。即ち、セクターの両ページが
書込まれ、また両者が完了しているか（ブロック６０
８）を決める。これが、ＣＰＵで決められたパラメータ
である。

【００８８】若し、セクタが完了していないと、アルゴ
リズムがブロック６０２に戻り、ページ番号またはセグ
メント番号の適当なものが更新される。若し、セクター
が、ブロック６０８で完了されると、アルゴリズムが終
了する（ブロック６０９）。図５に示すブロック６０５
に関して述べたように、プログラム確認回路にはビット
・バイ・ビット・ベースにリセットすること、消去確認
を経たページ・バッファー中のデータが含まれている。
かくして、例えば図６に示す簡単な構成が、フラッシュ
・イーピー・ロムに含まれる。アレイのセンス・アンプ
６５０が比較回路６５１に接続されている。

【００８９】比較回路へのインプットはページ・バッフ
ァー・ラッチ６５２である。こうして、センス・アンプ
からのデータのバイトが、ページ・バッファーからの対
応するバイトと比較される。バイトに対するパス／フエ
ィル（pass／fail）信号が、ページ・バッファー６５２
のビット・リセットにフィード・バックされる。かくし
て、パスしたビットが、ページ・バッファーにリセット
される。ページ・バッファー中の全てのビットがリセッ
トされるか、またはプログラム操作のリトライの回数が
完了すると、プログラム操作が完了する。

【００９０】図７〜図９は、本発明のフラッシュ・イー
ピーロム・アレイの一実施例の製造工程の説明図であ
る。図７（ａ）〜図７（ｄ）、図８（ａ）〜図８（ｃ）
は、統一されたスケールでは書かれていない。図９は、
最終構造の概略スケールでの透視図である。図１０〜図
１２は、フラッシュ・イーピーロム・セルの製造工程の
他の例であり、図７（ａ）〜（ｄ）で説明したのと同
じ、初期工程を含んでいる。図９及び図１２は、最終構
造の概略スケールで書かれている。図１３及び１４〜２
０は、図７〜図９及び図３に関して記載された実施例に
対する、ワード線が３本、コラムが６つのテスト・アレ
イのレイアウトを示すのに用いられる。図７〜図９に示
す工程を最初に説明する。

【００９１】まず、セルは、０.６ミクロンＣＭＯＳ、
３ウエル（アレイ中の２ウエル、周辺回路の第３ウエ
ル）、３ポリ及び２メタル技術で構成されている。セル
製造の最初の工程が図７〜図９に示されている。

【００９２】図７（ａ）はプロセスの第１ステップを示
している。まず、下方のｐタイプのシリコン基板２００
（基板領域）上に、深さ約６ミクロンのｎタイプ・ウエ
ル１９８が形成されている。次に、深さ約３ミクロンの
ｐタイプ・ウエル１９９が、ｎウエルの内側に形成され
ている。ディープｎウエル１９８は、ｎウエル領域がフ
ォトレジスト・マスクにより画されている基板中にｎタ
イプ・ドーパントを注入することにより形成される。注
入後、フォト・マスクが除去され、ディープ・ウエルを
形成するｎタイプ・ドーパントの拡散・活性化のため
に、基板は、高温で、比較的長時間焼鈍される。

【００９３】そして、ディープｎウエルの内側のｐウエ
ルの形成も、同様にしてなされる。次の工程では、紙面
に直交する方向に延びる、比較的厚いフィールド酸化領
域２０１及び２０２を成長させるために、周知のＬＯＣ
ＯＳフィールド酸化工程が用いられる。また、犠牲酸化
層が成長され、その後、次の工程に対して、ｐウエル１
９９の表面の準備のために、除去される。

【００９４】図７（ｂ）に示すように、薄いトンネル酸
化層２０３が約９０オングストロームの厚さで成長され
る。図７（ｃ）に示すように、第１ポリ層２０４が、ト
ンネル酸化層２０３の上に約８００オングストロームの
厚さで堆積される。それから、厚さ約２００オングスト
ロームの薄い窒化層２０５が、ポリ層２０４の上に堆積
される。図５Dに示すように、フォト・マスクエ程が、
浮遊ゲート及びｎ+ソース並びにドレイン拡散領域を画
するために、用いられる。こうして、第１ポリ層２０４
の中に、浮遊ゲート領域を保護する、フォト・マスク層
２０６、２０７が画される。第１ポリ層２０４及び窒化
層２０５は、マスク層２０６及び２０７により保護され
ている部分を除き、ドレイン、ソース及びドレイン領域
に露出するためにエッチング除去される。次に、ｎタイ
プ・ドーパントが、矢印２０８で示されるように、露出
領域内で、ｐウエル１９９に注入される。それ故、これ
ら領域は第１ポリ層２０４中の浮遊ゲート並びにフィー
ルド分離領域２０１及び２０２にセルフ・アラインされ
る。

【００９５】図８（ａ）に示すように、基板はドーパン
トを活性化すると共に、ドレイン拡散領域２１３及び２
１４並びにソース拡散領域２１５を画するために焼鈍さ
れる。また、ドレイン酸化物２１６、２１７及びソース
酸化物２１８が、約２０００オングストロームの厚さに
成長され、同時に酸化物２２５及び２２６も形成され、
浮遊ゲートポリ２０４の周辺をカバーする。

【００９６】次の工程で、浮遊ゲートの上の窒化層２０
５が除去され、そして第２のポリ層２１９（第２ポリ）
が第１層の上に堆積される。第２層２１９は、約８００
オングストロームの厚さで、第１ポリ層の上に堆積され
る。この層にはｎタイプ・ドーパントが注入される。

【００９７】図８（ｂ）に示すように、第２ポリ・パタ
ーンを画するために、フォト・マスク処理が適用され
る。これは、また、第３ポリに堆積される制御ゲートか
ら見て、有効な浮遊ゲート領域を画する。有効な浮遊ゲ
ート面積は、第２ポリ層の堆積により増大される。その
結果、カップリング比は十分大きく、好ましくは５０
%、またはそれ以上になる。そして、続く高温焼鈍工程
の間に、ｎタイプ・ドーパントが第２と第１ポリ層との
間に均一に分布する。その結果、２つの層の間の接触抵
抗は極めて低くなる。

【００９８】図８（ｃ）に示すように、ＯＮＯ層２２０
が第２ポリ層の上に成長される。ＯＮＯ層の厚さは約１
８０オングストロームである。最後に、第３ポリ層（第
３ポリ）２２１がＯＮＯ層の上に堆積される。そして、
図９に示すように、タングステン・シリサイドの堆積
後、メモリ・セルのワード線を画するエッチングがなさ
れる。

【００９９】図９は、第３ポリ層２２１上の、ワード線
の導電率を改善するために用いられるタングステン・シ
リサイド層２３４を図示している。図９は、製品セル構
造の概略スケールで示されている。図７〜図９の工程に
よれば、ドレイン拡散領域２１３はフィールド酸化物２
０２と浮遊ゲート２３０の第１ポリ層との間の領域に形
成され、その幅は約０.６μである。同様に、浮遊ゲー
ト２３０の第１ポリ層部の幅も約０.６μである。浮遊
ゲート領域２３０と２３２との間のソース拡散領域の幅
は約１.０μである。ドレイン拡散領域２１４の幅は約
０.６μである。幅が１.０μのソース拡散領域２１５
は、第２ポリ層を画する際のアライメントの誤差を許容
するために、僅かに広く形成されている。アライメント
がより制御されている工程では、ソース拡散領域２１５
の幅は小さくできる。

【０１００】各エレメントの縦方向の寸法が、図９に概
略のスケールで示されている。そして、浮遊ゲート電極
２３０または２３２の第１ポリ層部の下のトンネル酸化
層２０３の厚さは約９０オングストロームである。第１
層堆積２３０の厚さは、約８００オングストロームであ
る。ドレイン拡散領域２１３の上の酸化領域２１６、同
様に、ソース拡散領域２１５及びドレイン拡散領域２１
４の上の上の酸化物は、約２０００〜２５００オングス
トロームの厚さにまでに成長されるが、最終的に１００
０〜１５００オングストロームの範囲に仕上げられる。
浮遊ゲート２３０の第１ポリ部の側壁酸化物２２６の厚
さは、６００オングストロームの範囲内にある。スケッ
チに見られるように、それはソースまたはドレイン拡散
領域の上で熱酸化物２１６と１つになる。

【０１０１】第２ポリ堆積２３１の厚さは約８００オン
グストロームである。ＯＮＯ層２２０の厚さは約１８０
オングストロームである。第３ポリ層２２１の厚さは約
２５００オングストロームである。タングステン・シリ
サイド層２３４の厚さは約２０００オングストロームで
ある。最終製品でのフィールド酸化領域２０２の厚さ
は、６５００〜５０００オングストロームの範囲内であ
る。

【０１０２】図９は、図７〜８の工程の特徴を示してい
る。図８（ｃ）に見られるように、第２ポリ堆積２３３
は、ドレイン拡散領域２１４を部分的にしか覆っていな
い。図９では、浮遊ゲートの第２ポリ部を、ドレイン拡
散領域を越え、フィールド酸化領域２０２に部分的に重
なるまで延ばすために、他のマスクが用いられている。
プロセスでの、この長さをフィールド酸化領域の上まで
延ばす変更により、浮遊ゲートのカップリング比を、特
定の設計の必要に適合するように、可変にすることがで
きる。金属被覆及び保護膜（図示せず）が、図９の回路
の上に堆積される。

【０１０３】こうして、図９に見られるように、第１ポ
リ層２３０及び第２ポリ層２３１からなる、ドレイン・
ソース・ドレイン構成のフラッシュ・イーピーロム・セ
グメントが得られる。第１ポリ層２３０はソース及びド
レイン拡散領域のセルフ・アセインに用いられる。第２
ポリ層２３１は、セルのカップリング比を上げるため
に、浮遊ゲート表面積を広げるのに用いられる。

【０１０４】ドレイン・ソース・ドレイン構造では、浮
遊ゲートはセルの左側では第１ポリ層２３０と第２ポリ
層２３１とで構成され、右側では、ほぼ鏡対称に、第１
ポリ層２３２と第２ポリ層２３３とで構成されている。
こうして、ドレイン・ソース・ドレイン構造で、共通の
ソース拡散領域を本質的に縮めることなく、浮遊ゲート
を、ドレイン拡散領域を越えて延ばすことができる。

【０１０５】セル技術及びレイアウトは、多くの効果を
奏する。トンネル酸化物は、ソース／ドレイン注入前に
成長される。これにより、酸化膜の厚膜化及びドーパン
トの減少効果を最小にできる。メモリ・セルのソース及
びドレインの注入は、ポリイ層のパターンに対してセル
フ・アラインされる。こうして、セルのチャネル長さ
を、うまく制御できる。

【０１０６】余裕のある金属設計ルールがフラッシュ・
アレイ、特に図３に示した構造に使用できる。ソース・
ブロック・トランジスタが、セル・レイアウトで、メモ
リ・セル・ソース拡散と一緒になる。このオーバラップ
領域が、これら２つの拡散部の相互接続となる。フィー
ルド酸化物が、ビット線対を近傍のビット線から分離す
るのに用いられる。ビット線対の内側では、構造は平ら
である。

【０１０７】また、図７〜図９に示すセルにおいて、制
御ゲートから見た有効なゲート連結面積は、第２ポリ層
の面積により決められる。それ故、適当に高いゲート・
カップリング比は、ただ第１ポリ層によってのみ得られ
る低いゲート・カップリング比を補うために、第２ポリ
層を埋込み拡散、フィールド酸化領域の上に広げること
によって達成される。更に、第２ポリ層の、拡散領域及
び分離領域を越えての長さを延ばすことにより、異なっ
た製品に適用させるために、異なったゲート・カップリ
ング比を容易に得ることができる。

【０１０８】他のセル構造が、図１０〜図１２に説明さ
れている。この構造は、上記の図７（ａ）〜７（ｄ）に
示すのと同じ製造工程で始まる。そして、図１０（ａ）
に示すように、図７（ｄ）に示す構造から始めて、まず
マスク２０６及び２０７を除き、次に領域上に窒化層２
５０を堆積させる。窒化層は、図に示すように、浮遊ゲ
ートポリ２０４の側面を覆う。

【０１０９】次の工程で、図１０（ｂ）に示すように、
浮遊ゲートポリイ２０４の上面及び側面以外の堆積窒化
層２５０を除くために異方性エッチングが用いられる。
エッチングはフィールド酸化領域２０１、２０２のエッ
ジ上に僅かな窒化物を残す。しかし、これは工程上で重
要な問題ではない。窒化物の異方性エッチング後、ウエ
ハはドレイン拡散領域２１３及び２１４並びにソース拡
散領域２１５を形成するために、焼鈍される。また、熱
酸化物２１６、２１７及び２１８が、それぞれドレイン
拡散領域及びソース拡散領域の上に成長される。窒化層
２０５及び２５０は、浮遊ゲート・ポリ２０４に酸化物
が形成されることを防止する。

【０１１０】次の工程で、図１０（ｃ）に示すように、
層２０５及び層２５０の残りの僅かな窒化物が除去さ
れ、第１ポリ浮遊ゲート部２０４が露出される。次の工
程で、図１１（ａ）に示すように、第２ポリ２１９が堆
積される。この第２ポリ層２１９は、厚さが１５００〜
２０００オングストロームに達するまで堆積され、また
ｎタイプ・ドーパントが注入される。

【０１１１】図１１（ｂ）に示すように、ポリ・スペー
サ２４０及び２４１が、第２ポリ層のセルフ・アライン
・プラズマ・エッチングを用いて、第１ポリ・パターン
のエッジに沿って形成される。続く高温工程の間に、第
２ポリ堆積中のｎタイプ・ドーパントが第１及び第２ポ
リ層の間に均一に分布して、良好な電気接触が得られ
る。

【０１１２】図１１（ｃ）に示すように、ＯＮＯ層２２
０が、第１ポリ層からなる浮遊ゲート２４２並びに２つ
のポリ・スペーサ２４０及び２４１上に堆積される。ま
た、この工程では、フィールド酸化領域２０１に隣接し
てポリ・シリコン領域２４３が残される。しかし、この
領域では電気接触は生ぜず、装置の動作に何等影響を及
ぼさない。ＯＮＯ層２２０が堆積後、厚さ約２５００オ
ングストロームの第３ポリ層２２１が堆積され、装置の
ワード線を形成する。

【０１１３】図１２は、このプロセスの最後の工程の説
明で、構造の導電率を向上させるために、第３ポリ・ワ
ード線２２１の上に、厚さ約２０００オングストローム
のタングステン・シリサイド２３４を堆積させる工程を
示している。また、図１２は、構造の大体のスケールの
スケッチである。そして、図に見られるように、ドレイ
ン拡散領域２１３及び２１４が、フィールド酸化２０２
と幅が約０.６ミクロンの浮遊ゲート２０４との間の領
域に形成される。

【０１１４】第１浮遊ゲートポリイ堆積２０４は厚さが
約０.１５ミクロンである。また、ソース拡散領域２１
５が、第１ポリ浮遊ゲートの間に形成され、この例では
約０.６ミクロンである。この方法では、２つのポリ・
スペーサ２４０及び２４１のセルフ・アライン性によ
り、図９に比べて狭いソース拡散領域２１５が可能にな
る。図１２に示す構造のレイアウトでは、図９の第２ポ
リイ浮遊ゲートの延長形成のために、マスクのアライソ
メントに必要な、アライソメント誤差を設定する必要が
ない。

【０１１５】これにより、図１２の構造では、マスク・
アライソメント誤差を設定する必要がなく、プロセス寸
法の縮小に対応できる。領域の縦方向の厚み寸法は、図
９の場合と同様である。しかし、第１ポリ堆積２４２の
厚さは約１５００〜１６００オングストロームである。
スペーサ２４０及び２４１は、ソース及びドレイン拡散
領域より、約２０００オングストローム延びている。図
１２に示される構造を製作する他のプロセスでは、第２
窒化層２５０は堆積）されない。しかし、図１０（ｂ）
の焼鈍工程中、酸化物が第１ポリ堆積の側面に成長され
る。ポリの側面のこれら酸化物は、腐食除去される。

【０１１６】従って、第１ポリと第２ポリとの接触は、
続く工程でなされる。しかし、浮遊ゲートの第１ポリ部
の側面上の酸化物のエッチングは、浮遊ゲートと基板と
の間の酸化物をエッチングする恐れがある。もし、この
領域がエッチングされ過ぎると、第２ポリ堆積と基板と
の間で短絡が生ずるかもしれない。そこで、図１０〜１
２に示す工程が、多くの適用に対して好ましい。浮遊ゲ
ートの上述の構造で使用されるポリシリコンは、アモル
ファス・シリコンに置き換えても良い。

【０１１７】本発明による集積回路のレイアウトを良く
理解するために、図１３〜２０が使用される。これは、
６コラム、３ワード線の大きさのテスト・アレイについ
てのものである。

【０１１８】図１３は、構成図で、図１４〜２０を参照
することにより良く理解されるであろう。図１３に見ら
れるように、テスト・アレイは、５つのフィールド分離
領域４００、４０１、４０２、４０３及び４０４を含ん
でいる。これら分離領域のレイアウトは図１４に明らか
である。ここで、フィールド分離領域は、符号４００〜
４０４で示されており、ハッチした領域４０５は図８
（ｃ）のｐタイプ・ウエル内の活性化領域に対応する。
図１５は、メモリセルのしきい値電圧ＶＴを高めるのに
用いられるｐタイプ注入のレイアウトを示している。

【０１１９】領域４０６への注入は、選択トランジスタ
（図７の線４３６と４３７によって囲まれる領域内）に
対するよりも、ブロック内でのメモリセルに対して高い
初期ＶＴを生じさせる。また、アレイは、３つのセグメ
ントのそれぞれについての左及び右選択トランジスタに
対する第３ポリ制御線４０７及び４０８を含んでいる。
また、図１３は、アレイの３つのセグメント上の３つの
ワード線４０９、４１０及び４１１を示している。図１
３で、第１ポリ層はボールド線４１５により示されてお
り、図１６に、より明らかに見られる。図１６に示すよ
うに、第１ポリ層には、セグメント４１６、４１７、４
１８、４１９、４２０及び４２１があり、左及び右選択
トランジスタのセルフ・アラインのために用いられる。
これらセグメントは、セルのソース及びドレイン領域形
成後に、除去される。

【０１２０】そして、図１６に、第１ポリ堆積の１ため
のマスキングが示されている。第１ポリが堆積され、そ
して線４１５により画された領域内でエッチングされ、
そして図１６のレイアウトを囲む領域で、図８（Ｃ）の
浮遊ゲートの第１ポリ層を形成する。

【０１２１】図１７は、図８（ｃ）に示すセルの第２ポ
リイ層に対するマスキング・パターンを示す。図１３
で、領域４１２、４１３及び４１４は、明らかである。
領域４２２及び４２３は、図１３のフィールド分離領域
４０１及び４０３上の浮遊ゲート・ポリのセグメントに
対応している。第２ポリ層は、図８（ｃ）の延長浮遊ゲ
ートを形成するために、パターニングされる。

【０１２２】図１８は、第３ポリ制御線４０７及び４０
８並びにワード線４０９、４１０及び４１１を示してい
る。図１９は、テスト・アレイでの金属コンタクト４２
４、４２５、４２６、４２７、４２８及び４２９を示し
ている。コンタクト４２４は、第３ポリ制御線４０８と
コンタクトするのに用いられる。コンタクト４２８は、
第３ポリ制御線４０７と金属コンタクトするのに用いら
れる。コンタクト４２５、４２６及び４２７は、選択ト
ランジスタの拡散領域から、アレイ上の金属総括ビット
線（図１３に図示せず）にコンタクトするのに用いられ
る。コンタクト４２９は、アレイのソース拡散とコンタ
クトするのに用いられる。

【０１２３】金属線のレイアウトは、図２０に示されて
いる。図に見られるように、それらはコンタクト４２
５、４２６及び４２７にアライメントされ、アレイのセ
グメントに重なっている。こうして、金属ビット線４３
０はコンタクト４２５に接続され、金属ビット線４３１
はコンタクト４２６に接続され、また金属ビット線４３
２はコンタクト４２７に接続される。金属パッド４３３
及び４３４は、それぞれコンタクト４２８及び４２４に
接続される。金属パッド４３５は、コンタクト４２９に
接続される。

【０１２４】フィールド分離及び拡散工程が図１４に示
されている。次に、ＶＴを高める注入工程が図１５に示
す領域４０６でなされる。次に、浮遊ゲート・ポリが定
義される。更に、左及び右ブロック選択トランジスタに
対するチャネルを形成するために、セグメント４１６〜
４２１が第１ポリと共に定義される。かくて、ドレイン
・ソース・ドレイン構造、左及び右ブロック選択トラン
ジスタに対する埋込拡散並びに仮想接地端子を形成する
ソース／ドレイン注入がなされる。

【０１２５】この注入の後で、図１７に示すように、第
２ポリが堆積される。第２ポリは、前述のように、延長
浮遊ゲートを形成するように、パターニングされる。絶
縁層が第２ポリの上に置かれ、また第３ポリ層が図１８
に示すパターンで堆積される。最後に、絶縁物が第３ポ
リ層の上に堆積され、金属コンタクトが作られ、また金
属ビット線がアレイを覆って堆積される。

【０１２６】図１３に見られるように、左選択トランジ
スタが、線４３６で囲まれた領域内の制御線４０８の下
にある。同様に、第１セグメントに対する右選択トラン
ジスタが、線４３７で囲まれた領域内の制御線４０７の
下にある。コンタクト４２５は、拡散領域４３８に達し
ている。拡散領域４３８は、第１ポリ堆積により画され
たマスクされた部４４０により、拡散領域４３９から分
離される。

【０１２７】同様に、拡散領域４３８は、第１ポリ堆積
により画されたマスクされた部４４２により、拡散領域
４４１から分離される。こうして、左コラムに対する選
択トランジスタが、領域４４２により画されたチャネル
とクロスして構成される。拡散領域４４１は、セグメン
トに対するドレイン拡散領域の中にあるか、または接続
される。同様に、拡散領域４３９は、セグメントに対す
る右側ドレイン拡散領域の中にあるか、または接続され
る。コンタクト４２５からの、セグメントに対する左拡
散領域への電流パスが、矢印線４４３により示されてい
る。図に見られるように、このパスは、領域４４２内の
トランジスタ・チャネルにより中断されている。

【０１２８】こうして、制御線４０８が、左側ドレイン
拡散領域をコンタクト４２５に接続している。右側ブロ
ック選択トランジスタヘの電流パスが、矢印線４４３に
より示されている。図に見られるように、このパスは、
領域４４０内のチャネルにより中断されている。領域４
３６及び４３７内の２つの選択トランジスタが、コンタ
クト４２５の左または右拡散領域への選択接続をする。
こうして、フラッシュ・イーピーロム・セルの２つのコ
ラムは、コンタクト４２５を介して、１つの金属ビット
線に選択的に接続される。当業者に公知のように、図１
４〜２０のマスク・シーケンスは、図１２に示すセルに
対し、第２ポリ堆積工程に関して変更できる。しかし、
アレイの基本的レイアウトは、そのままである。１こう
して、新しいフラッシュ・イーピーロム・セル及びアレ
イ構造が得られる。この構造で、独特なセル・レイアウ
トにより密度の高いアレイが得られる。ここで、２つの
近接したローカル・ドレインビット線は、１つのコモン
・ソース・ビット線を共有する。また、レイアウトは、
１つの金属線を、アレイのセルのそれぞれ２つコラムに
対して、使用することにより、最適化される。更に、レ
イアウトは 従って、ワード線ドライバー・ピッチは、
主アレイの大きさに影響を及ぼさない。セクタ消去は、
本発明のセグメンタブル構造を用いることにより可能と
なる。また、フラッシュ・イーピーロムに、この構造を
用いることにより、列冗長が利用できる。これらの技術
を用いることにより、高性能の、信用できるフラッシュ
・メモリ・アレイが達成できる。

【０１２９】フラッシュ・イーピーロム・アレイのｎチ
ャネルの実施例について説明した。当業者は、ｐチャネ
ルの対応回路に対しても、公知の技術を用いることによ
り、実施できることを、理解するであろう。更に、構造
は、フラッシュ・イーピーロム・セルに関して、デザイ
ンされている。構造の多くの面が、各種のメモリ回路ア
レイに適用できる。本発明の、上述の好ましい実施例の
説明は、解説のためになされたものである。発明を、開
示した詳細構成通りに限定するものではない。当業者に
とり、多くの変形が可能であることは、明らかである。
本発明の限界は、以下のクレーム及びその均等により画
される。

【０１３０】

【発明の効果】以上詳述したように本発明によれば、高
密度のセグメンタブルなフラッシュ・イーピーロム・チ
ップとなる、新規なコンタクトレス・フラッシュ・イー
ピーロム・セル及びアレイ構造におけるデータ・パター
ンをプログラムする方法を提供することができる。

【図面の簡単な説明】

【図１】本発明によるフラッシュ・イーピーロム集積回
路モジュールの概略説明図である。

【図２】本発明の１実施例による、ドレイン・ソース・
ドレイン構造の、仮想接地、フラッシュ・イーピーロム
・アレイの概略説明図である。

【図３】本発明の、１つの金属ビット線に共通接続され
た２つのコラムを備えた他の実施例のフラッシュ・イー
ピーロム・セルの概略説明図である。

【図４】メイン・アレイ中の故障列の代替のための冗長
列を備えたセグメンタブルなフラッシュ・イーピーロム
・アレイの概略説明図である。

【図５】本発明によるペイジ・プログラム操作のフロー
チャートである。

【図６】本発明による、プログラム確認回路の簡単化し
た概略説明図である。

【図７】図７（ａ）〜（ｄ）は、本発明によるフラッシ
ュ・イーピーロム・セルの、カップリング比を改善する
ための延長浮遊ゲートを備えた、第１のタイプの製造ス
テップを示す図である。

【図８】図８（ａ）〜（ｃ）は、図７（ｄ）に続く第１
のタイプの製造ステップを示す図である。

【図９】図８（ｃ）に続く第１のタイプの製造ステップ
を示す。

【図１０】図１０（ａ）〜（ｃ）は、本発明によるフラ
ッシュ・イーピーロム・セルの他の実施例を完成させる
ための、図７（ａ）〜（ｄ）から始まる最終の６ステッ
プを説明するための図である。

【図１１】図１１（ａ）〜（ｃ）は、図１０（ｃ）に続
く製造ステップを示す図である。

【図１２】図１１（ｃ）に続く製造ステップを示す図で
ある。

【図１３】フラッシュ・イーピーロム・セグメントのレ
イアウトの透視図である。

【図１４】図１３のマスク・レイアウトにおける基板中
の第１拡散層およびフィールド酸化分離層の配置を示す
図である。

【図１５】図１３のマスク・レイアウトにおけるアレイ
のセル中のしきい値を上げるためのｐ+タイプ・セル注
入領域の図である。

【図１６】図１３のマスク・レイアウトにおける第１ポ
リシリコン層の配置説明図である。

【図１７】図１３のマスク・レイアウトにおける第２ポ
リシリコン層の配置説明図である。

【図１８】図１３のマスク・レイアウトにおける第３ポ
リシリコン層の配置説明図である。

【図１９】図１３のマスク・レイアウトにおける金属コ
ンタクトの位置を示す説明図である。

【図２０】図１３のマスク・レイアウトにおける下のア
レイに対して上乗せされた金属線の配置説明図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 フチア・ション 台湾、シンチュ、サイエンス−ベイズド インダストリアル パーク、ウォーターフ ロント ロード ザ ファースト、ナンバ ー 21、３フロア (72)発明者 ティエンーラー・リン アメリカ合衆国、カリフォルニア州 95014、カパーティノ、マデラ・ドライブ 10501 (72)発明者 レイ・エル・ワン アメリカ合衆国、カリフォルニア州 95035、ミルピタス、オロビル・ロード 520 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD04 AD05 AE00 AE07 5F083 EP05 EP08 EP55 EP65 EP70 EP77 ER30 GA22 JA33 JA35 KA06 KA07 ZA10 5F101 BA12 BA17 BA29 BA36 BC02 BD36 BE05 BE06

Claims (7)

【特許請求の範囲】
1. 【請求項１】 フラッシュ・イーピーロム・セルのセッ
   ト中にデータ・パターンをプログラムする方法が；バッ
   ファ中にデータ・パターンをロードする工程；前記バッ
   ファを、前記フラッシュ・イーピーロム・セルのセット
   に対するビット線に接続することにより、前記フラッシ
   ュ・イーピーロム・セルのセットのプログラミングをす
   る工程；前記のプログラミング工程の後に、このプログ
   ラミングの正しさをベリファイするために、前記フラッ
   シュ・イーピーロム・セルのセットからの出力を、前記
   バッファ中のデータと比較する工程；前記バッファ中の
   データとマッチする出力を有する、フラッシュ・イーピ
   ーロム・セルのセット中のセルに対して、前記バッファ
   中の対応するビットをクリアし、そして若しデータ・パ
   ターンのいずれかのビットが、前記バッファ中にクリア
   されないで残っている場合には、前記プログラミング及
   び比較工程をリトライする工程；とから構成されてい
   る。
2. 【請求項２】 請求項１に記載の方法で、前記プログラ
   ミング工程が、結果としてフラッシュ・イーピーロム・
   セル中の浮遊ゲートをディス・チャージすることにな
   り、更に、前記プログラミング工程の前に、前記フラッ
   シュ・イーピーロム・セルの浮遊ゲートをチャージする
   工程を含んでいる。
3. 【請求項３】 請求項２に記載の方法で、前記プログラ
   ミング工程が、ディス・チャージされるセット中のセル
   のドレインに正の電位を印加すると共に、セット中のセ
   ルの制御ゲートに負の電位を印加する工程を含み、また
   前記バッファ中のデータに対応して、チャージされない
   で残っているセルのドレインヘの正の電位よりも低い第
   ２の電位を印加する工程を含んでいる。
4. 【請求項４】 請求項３に記載の方法で、前記第２の電
   位は実質的にはアースである。
5. 【請求項５】 請求項３に記載の方法で、前記の浮遊ゲ
   ートをチャージする工程は、制御ゲートに正の電位を印
   加する工程、ドレインに負の電位を印加する工程及びセ
   ット中のソースに負の電位を印加する工程を含んでい
   る。
6. 【請求項６】 請求項５に記載の方法で、フラッシュ・
   イーピーロム・セルのセットがｐタイプ・ウエル内に形
   成され、またこのｐタイプ・ウエルは半導体基板中のｎ
   タイプ・ウエル内に形成されており、またセルの浮遊ゲ
   ートにチャージする工程は前記ｐタイプ・ウエルを負の
   電位でバイアスする工程を含んでいる。
7. 【請求項７】 請求項１に記載の方法で、前記プログラ
   ミング及び比較工程のリトライ後に、若し、全てのセル
   の正しさをベリファイする処置がなされてないときに
   は、全てのセルがパスするか、或いはリトライの最大数
   が実行されるまで、前記クリア及びリトライ工程が繰り
   返される。