JP3260761B2 - フラッシュ・イーピーロム集積回路構造 - Google Patents

Description

【発明の詳細な説明】 継続出願データ この出願は、1992年１月22日に、発明者イユ（Yiu）
その他により、出願された米国出願 No.07/823,892の
継続出願であるところの1994年１月25に出願された米国
出願 No.08/187,118の一部継続出願である。

関連出願データ この出願は、ショーン（Shone）その他により発明さ
れ、この出願と同日に出願された、審査に継続中の、こ
の出願と同じ譲受人に譲渡された、フラッシュ・イーピ
ーロム・トランジスタ・アレイ及びその製造方法に関係
している。

発明の背景 技術分野 この発明は、フラッシュ・イーピーロム・メモリ・セ
ル技術、特に改善されたフラッシュ・イーピーロム・メ
モリ技術及びデータ・セル構造に関するものである。

関連技術の説明 フラッシュ・イーピーロムは、発達しつつある不揮発
性集積回路に属するものである。これらフラッシュ・イ
ーピーロムは、チップ中のメモリ・セルの電気的消去、
プログラム及び読み出しができる能力を有している。フ
ラッシュ・イーピーロム中のメモリ・セルは、浮遊ゲー
トにチャージしたり、ディス・チャージすることによ
り、データがストアされる所謂浮遊ゲート・トランジス
タを用いて構成されている。浮遊ゲートは導電材料、典
型的にはトランジスタのチャネルから薄い酸化層又はそ
の他の絶液膜により絶縁された、多結晶シリコンで作ら
れ、またトランジスタの制御ゲート又はワード線から、
絶縁材料である第２層により絶縁されている。

データは、浮遊ゲートにチャージしたり、ディス・チ
ャージすることによりメモリ・セルにストアされる。浮
遊ゲートは、制御ゲートとソース又はドレインとの間
に、大きな正の電圧を印加することにより、Fowler−No
rdheimトンネル機構によりチャージされる。こうして、
電子が薄い絶縁層を通って、浮遊ゲートに注入される。
あるいは、セルのチャネルに高いエネルギーの電子を生
起させる電圧を印加することで、浮遊ゲートの絶縁層を
通して注入されるアバランシェ機構が用いられる。浮遊
ゲートがチャージされると、メモリ・セルを導通させる
しきい値電圧が、読み出し動作中にワード線に印加され
る電圧値以上に高められる。かくて、読み出し動作中
に、チャージされたセルが指定されると、セルは導通し
ない。セルの非導通状態が、センシング回路の極性によ
り、１または０として読取られる。

浮遊ゲートは、逆のメモリ状態にするために、ディス
・チャージされる。この作用は、典型的には、トランジ
スタの浮遊ゲートとソース又はドレインとの間、あるい
は浮遊ゲートと基板との間のＦ−Ｎトンネル現象により
なされる。例えば、ドレインは浮遊電位のままで、ソー
スからゲートへの大きな、正の電圧を形成することによ
り、浮遊ゲートはソースを介してディス・チャージされ
る。

浮遊ゲートをチャージしたり、ディス・チャージする
ために用いられる高い電圧は、フラッシュ・メモリ装置
に重要な設計上の制限、特にセル寸法及びプロセス仕様
のサイズの縮小に関する制限を生起する。

従来のフラッシュ・イーピーロムの構成及び作用に関
する詳細は、関連する技術のバックグラウンドを開示す
る目的のために参考として取入れられている、以下の米
国特許に見られる。

ベルゲモント（Bergemont）他によるUSP No.5,012,4
46;1991年４月30日発行、マックヘルジー（Mukherjee）
他によるUSP No.4,698,787;1987年10月６日発行及びホ
ラー（Holler）他によるUSP No.4,780,423;1988年10月
25日発行。

フラッシュ・イーピーロム集積回路に関しての、更に
進化した技術が、ベレザ（Belleza）欧州特許 No.9010
4002.2;1990年11月12日,IEEE発行:IEDM1990,91〜94頁の
ウー（Woo）他による“フラッシュ・アレイ・コンタク
トレス・イーピーロム（FACE）技術を用いた新規な・メ
モリ・セル）に開示されている。また、VLSI技術に関す
る1991年のシンポジュウムの73〜74頁のウー（Woo）他
による“高密度メモリ用のポリ・バッファード“FACE"
技術”に開示されている。また、従来の“コンタクトレ
ス”アレイ・イーピーロム構造が，カゼルーニアン（Ka
zerouian）他による1991年IEEE発行:IEDMの11.5.1〜11.
5.4頁の“高密度用の0.8μＭプロセスで実行された代替
金属仮想接地イーピーロム・アレイ”に開示されてい
る。

ベルゲモント他による特許、ベレザ、ウー他及びカゼ
ルーニアン他によるによる発表には、不揮発性コンタク
トレス・アレイ・メモリに対する関心が増大しているこ
とが示されている。所謂コンタクトレス・アレイには、
相互に埋込み拡散層により接続されたストレージ・セル
のアレイが含まれており、また埋込み拡散層は、コンタ
クトを介して単に周期的に金属ビット線への接続で結合
されている。例えば、マックヘルジー（Mukherjee）他
による初期のフラッシュ・イーピーロム構造では、シス
テムは各メモリ・セルに対して“ハーフ（half）”金属
コンタクトを必要としている。金属コンタクトであるた
め、集積回路上に相当の面積を使用しており、これが高
密度メモリ技術を作り出すための大きな障害となってい
る。更に、装置が小型になるに従って、アレイ中のスト
レージ・セルにアクセスするために用いられる、隣接す
るドレイン及びソース・ビット線のコンタクト・ピッチ
上の金属による面積の減少が制限される。

それ故、結果として高密度の不揮発性メモリ回路とな
り、またプログラム及び消去の高い電圧に関連した問題
を解決するためのフラッシュ・イーピーロム・セル、そ
の構造並びにそれを製造する方法を提供することが望ま
れている。

発明の開示 この発明は、結果として高密度のセグメンタブルなフ
ラッシュ・イーピーロム・チップとなる、新規なコンタ
クトレス・フラッシュ・イーピーロム・セル及びアレイ
構造並びにそれを製造する方法を提供することである。
フラッシュ・イーピーロム・セルは独特のドレイン・ソ
ース・ドレイン構造で、１つのソース拡散層が２つのト
ランジスタ・コラムに共有されている。また、本発明の
フラッシュ・イーピーロム・セルに適した新しいメモリ
回路構造が開示されている。

かくて、本発明の１態様では、フラッシュ・イーピー
ロム・トランジスタ・アレイが提供されている。延ばさ
れた第１ドレイン拡散領域、延ばされたソース拡散領域
及び延ばされた第２ドレイン拡散領域が、半導体基板に
略平行して形成されている。フィールド酸化領域が、第
１及び第２ドレイン拡散領域の反対側に形成されてい
る。浮遊ゲート及び制御ゲート・ワード線がドレイン・
ソース・ドレイン構造に直交して形成され、１つのソー
ス領域を共有する２つのストレージ・コラムを構成する
ようになっている。共有ソース領域は、仮想接地ターミ
ナルに接続されている。ドレイン拡散領域は、選択トラ
ンジスタを介して総括ビット線に接続されている。

本発明の１態様によるセル構造では、セルの２コラム
に対するドレイン・ソース・ドレイン拡散領域にほぼ平
行して延びる１つの金属総括ビット線を用いており、ま
た複数のトランジスタ・コラムを仮想接地ターミナルに
例えば埋込み拡散線である水平のコンダクタを介して接
続する仮想接地線を用いている。こうして、各ドレイン
・ソース・ドレイン構造でのフラッシュ・イーピーロム
・セルの２つのコラムに対して、たった１つだけの金属
コンタクト・ピッチが必要となる。

かくて、本発明の１態様によれば、半導体基板上のフ
ラッシュ・イーピーロム集積回路モジュールが提供され
る。モジュールは、フラッシュ・イーピーロム・セルの
少くともＭ行（row,ロウ）及び2Nコラムを有するメモリ
・アレイを含んでいる。それぞれが、フラッシュ・イー
ピーロム・セルのＭ行の１つのフラッシュ・イーピーロ
ム・セルに接続されたＭ本のワード線とＮ本の総括ビッ
ト線が含まれている。データ入出力回路が、Ｎ本の総括
ビット線に接続され、メモリ・アレイのデータの読み出
し、書き込みができるようになっている。選択回路が、
フラッシュ・イーピーロム・セルの2NコラムとＮ本の総
括ビット線に接続されて、2Nコラムの２コラムをＮ本の
総括ビット線のそれぞれに選択的に接続できるようにな
っている。従って、データ入出力回路によるフラッシュ
・イーピーロム・セルへの2Nコラムへのアクセスが、Ｎ
本の総括ビット線を介してなされるようになっている。
また、構造は、セルの２コラム以上中の１本の金属ビッ
ト線を共有するように延ばすこともできる。

アレイは、他の態様では、上述のドレイン・ソース・
ドレイン構造の複数のセグメントを含んでいる。この例
では、選択回路はセグメント選択回路を含んでおり、セ
グメント中のドレイン拡散領域による２本のローカル・
ビット線に接続されている。セグメント選択回路は、所
定のセグメント内で、セルの第１及び第２コラムを、Ｎ
本のビット線の１つに選択的に接続できるようになって
いる。かくて、ドレイン拡散領域がローカル・ビット線
を有している場合には、選択回路は、構造の第１ドレイ
ン拡散領域中に第１ターミナルを有する第１トランジス
タ及びＮ本の総括ビット線の１つへのコンタクトに接続
される第２ターミナルを含んでいる。第２トランジスタ
は、構造の第２ドレイン拡散領域に接続される第１ター
ミナルを有している。第１及び第２トランジスタは、ワ
ード線に平行する左及び右選択線により、独立して制御
されるようになっている。

アレイは、必要なワード線ドライバを減らすことによ
り、更にコンパクトになる。この態様では、各ワード線
ドライバは、平行する複数の、例えば８つの、ワード線
をドライブする。所定のワード線ドライバによりドライ
ブされる各ワード線は、アレイを構成するセグメントの
各コラムの異なったセグメント内にある。かくて、選択
されたワード線は、セグメント選択回路並びにワード線
デコーディング回路によりデコードされる。これでは、
８本のワード線に対してたった１つのワード線ドライバ
を必要とする構成により、アレイのレイアウトを大いに
コンパクトにする。

本発明の他の態様では、半導体基板は、第１導電タイ
プ、基板中の第２導電タイプの第１ウエル及び第１ウエ
ル中の第１導電タイプの第２ウエルを有している。フラ
ッシュ・イーピーロム・セルは第２ウエル中に形成さ
れ、セルの浮遊ゲートにチャージする操作中に、ソース
及びドレインの少くとも１つに、負の電位を印加できる
ようになっている。こうして、チャージさるべきセルに
Ｆ−Ｎトンネル現象を生じさせるためにゲートに加える
べき高い正の電圧の大きさを本質的に低下させる。ま
た、本発明によれば、アレイは、ディス・チャージさる
べきセルのゲートに負の電位を用いる。こうして、ディ
ス・チャージさるべきセルにＦ−Ｎトンネル現象を生じ
させるためにドレインに加えられるべき電圧の大きさを
本質的に低下させる。用いられる電圧の大きさを下げる
ことは、集積回路の、プログラム及び消去の電圧を処理
をするコンポーネントに対する仕様を本質的に緩和し、
装置の製造を経済的に且つ容易にする。同時に、プログ
ラム・モード中でのホット・ホール（hot hole）を減少
させることにより、メモリの耐久性を向上させる。

本発明の他の態様では、アレイは、“消去”条件がチ
ャージされた浮遊ゲートに対応するように形成されてお
り、従ってアドレスされると消去されたセルは非導通状
態となり、またセルをディス・チャージすることによる
“プログラム”条件では、アドレスされるとプログラム
されたセルは導通状態となる。これにより、消去操作は
プレ・プログラムなしで生ずることになる。

本発明の他の態様では、アレイはフラッシュ・イーピ
ーロム・セルの冗長行を含んでいる。冗長行は、主アレ
イ中のアドレスされた行を、一つのワード線又は一つの
ドライバに接続されたワード線のセットに置き換える。
プログラム状態に対応したディス・チャージ条件、ま
た、前述のプログラミングム及び消去に対する負の電圧
の使用により、行冗長が可能となる。従来技術では、フ
ラッシュ・イーピーロム・セルは、主アレイ中の不良行
によるディスターバンスにより、行冗長を用いることは
できなかった。特に、不良行を、主アレイでのプログラ
ム及び／又は消去電圧から分離することができなかった
ので、不良行中のセルはオーバ・イレイズ（over−eras
e）状態へと進展し、アレイへの漏れ電流として寄与
し、時によりコラムを不良とする。

かくして、本発明によるフラッシュ・イーピーロム集
積回路モジュールは、２つのウエル・プロセスを用いて
製造できる。その中で、半導体基板は、半導体基板中に
第１導電タイプ、基板中の第２導電タイプの第１ウエル
及び第１ウエル中の第１導電タイプの第２ウエルを有し
ている。アレイがフラッシュ・イーピーロム・セルの2N
コラム及びＭ行を含む時は、フラッシュ・イーピーロム
・セルのアレイは第２ウエル中に形成される。フラッシ
ュ・イーピーロム・セルの2Nコラムは、フラッシュ・イ
ーピーロム・セルのＮ対を構成し、各コラム対は複数の
セグメントを含んでいる。複数のセグメント中の各セグ
メントは、第２ウエル中の第１方向に延びる第１ドレイ
ン拡散領域、第２ウエル中の第１方向に延び、第１ドレ
イン拡散領域から分離したソース拡散領域及び第２ウエ
ル中の第１方向に延び、ソース拡散領域から分離した第
２ドレイン拡散領域を有している。こうして、所定のセ
グメント中にフラッシュ・イーピーロム・セルの２つの
コラムを備えたドレイン・ソース・ドレイン構造を形成
する。

第１絶縁層が、基板上、ドレイン・ソース・ドレイン
構造の間に形成された第１及び第２チャネル領域の上並
びにソース及びドレイン拡散領域の上におかれている。
浮遊ゲート電極は、セグメント中のセルの２つのコラム
に対する第１絶縁層の上に設けられる。第２絶縁層が、
浮遊ゲート電極の上におかれる。かくて、各セグメント
は、コラム対の内の第１のコラム中にフラッシュ・イー
ピーロム・セルの第１のセット及びコラム対の内の第２
のコラム中にフラッシュ・イーピーロム・セルの第２の
セットを含むことになる。

フラッシュ・イーピーロム・セルのＭ行の１つのフラ
ッシュ・イーピーロム・セルのそれぞれに接続されたＭ
本のワード線が含まれている。Ｍ本のワード線のサブ・
セットのメンバは、それぞれ所定のセグメント中の第１
セット中のフラッシュ・イーピーロム・セルに接続され
ている。かくして、各ワード線は、所定のセグメント中
で、各コラム対中の２つのセルと交差する。

アレイはＮ本の総括ビット線を含んでいる。フラッシ
ュ・イーピーロム・セルの2Nコラム中の（プログラム及
び／又は消去シーケンスを用いた）データの読み出し、
書き込みのために、データ入出力回路がＮ本の総括ビッ
ト線に接続されている。

選択回路が、複数のセグメントのそれぞれ中の第１及
び第２ドレイン拡散領域に接続され、フラッシュ・イー
ピーロム・セルの2NコラムをＮ本の総括ビット線に接続
するようになっている。選択回路が2Nコラムの２つのコ
ラムを、Ｎ本の総括ビット線のそれぞれに選択的に接続
するようになっている。従って、データ入出力回路によ
る、フラッシュ・イーピーロム・セルの2Nコラムへのア
クセスはＮ本の総括ビット線を介してなされる。

プログラム及び消去回路は、選択されたフラッシュ・
イーピーロム・セルの浮遊ゲートにチャージする操作
中、総括ビット線に負の電位を印加し、また、選択され
たフラッシュ・イーピーロム・セルの浮遊ゲートにディ
ス・チャージする操作中、ワード線に負の電位を印加す
る。これにより、他のターミナルに必要な正の電位の大
きさは小さくなる。

かくて、高密度が得られる仮想接地構造を備えた独特
なアレイ構造が得られる。メモリ・アレイの基本ユニッ
トは、ドレイン・ソース・ドレイン構造でのセルの２コ
ラム・セグメントを含んでいる。結果としてのアレイ構
造は、隣接する非選択ビット線に対して、プログラム及
び消去のデイスターバンス問題を少くする。また、ソー
ス・ドレイン・ソース・ドレイン・アレイとして構成さ
れるアレイ構造に比べ、Ｙデコーダ設計の複雑さを減少
する。

アレイ・レイアウトで、２つのセルは１つのメタル・
ピッチを共有する。これは、メタル・ピッチ設計ルール
を更に緩和する。所定の金属線に接続されたセルの２つ
のコラムに対するデコーディングは、各ドレイン・ソー
ス・ドレイン・セグメントに接続された左及び右選択ト
ランジスタによりなされる。

独特な左及び右選択トランジスタは、読み出し速度を
改善し、関連するプログラム・ディテスターバンスを軽
減するために、それぞれ64に達するワード線の行のセッ
トに接続される。

アレイは、ページ・プログラム操作中に負のワード線
電圧を用い、プログラムされるセルに対する導通状態が
得られるように設計されている。また、セルに対する非
導通状態を確立するように設計された、消去操作中、負
のドレイン、ソース及び基板電圧が適用される。また、
これにより、デイスターバンス問題及び操作中に適用さ
るべき必要な正の電圧の大きさを減少する。最後に、ア
レイは、従来技術の設計では利用できなかった、冗長行
及び冗長コラム置き換え構造を可能にする。

本発明の他の様相及び利点は、図面、以下の詳細説明
及びクレイムを検討することにより、明らかになる。

図面の簡単な説明 図１は、本発明によるフラッシュ・イーピーロム集積
回路モジュールの概略説明図である。

図２は、本発明の１実施例による、ドレイン・ソース
・ドレイン構造の、仮想接地、フラッシュ・イーピーロ
ム・アレイの概略説明図である。

図３は、本発明の、１つの金属ビット線に共通接続さ
れた２つのコラムを備えた他の実施例のフラッシュ・イ
ーピーロム・セルの概略説明図である。

図４は、メイン・アレイ中の故障列の代替のための冗
長列を備えたセグメンタブルなフラッシュ・イーピーロ
ム・アレイの概略説明図である。

図4Aは、本発明によるペイジ・プログラム操作のフロ
ー・チャートである。

図4Bは，本発明による、プラグラム確認回路の簡単化
した概略説明図である。

図5A〜5Hは、本発明によるフラッシュ・イーピーロム
・セルの、カップリング比を改善するための延長浮遊ゲ
ートを備えた、第１のタイプの製造ステップを示す。

図6A〜6Gは，本発明によるフラッシュ・イーピーロム
・セルの他の実施例を完成させるための、図5A〜5Dから
始まる最終の６ステップを説明している。

図７は、フラッシュ・イーピーロム・セグメントのレ
イアウトの透視図である。

図８〜14は、図７のフラッシュ・イーピーロム・セグ
メントを完成するためのマスク・レイアウトで、 図８は、基板中の第１拡散層およびフィールド酸化分
離層の配置を示す。

図９は、アレイのセル中のしきい値を上げるためのｐ
＋タイプ・セル注入領域の図である。

図10は、第１ポリシリコン層の配置説明図である。

図11は、第２ポリシリコン層の配置説明図である。

図12は、第３ポリシリコン層の配置説明図である。

図13は、金属コンタクトの位置を示す説明図である。

図14は、下のアレイに対して上乗せされた金属線の配
置説明図である。

詳細な説明 本発明の好ましい実施例の詳細説明が図面を参照して
なされており、図１には、本発明のフラッシュ・イーピ
ーロム集積回路モジュールの概要が示されている。図１
の集積回路モジュールには、主アレイ中の故障セルに置
換される、周知の複数の冗長メモリ・セル101が接続さ
れた、フラッシュ・イーピーロム・アレイ100が含まれ
ている。メモリ・アレイ中のセルの状態を差動的に検出
するために、複数の参照セル102がセンス・アンプ107と
共に用いられている。

メモリ・アレイ100に、メモリ・アレイ中の横方向デ
コーディングのために、ワード線及びブロック選択デコ
ーダ104が接続されている。また、メモリ・アレイ100
に、アレイ中の縦方向デコーディングのために、コラム
・デコーダ及び仮想接地回路105が接続されている。

コラム・デコーダ及び仮想接地回路105に、プログラ
ム・データ入力構造103が接続されている。そして、セ
ンス・アンプ107及びプログラム・データ入力構造103
は、メモリ・アレイに接続されたデータ入出力回路を備
えている。

フラッシュ・イーピーロム集積回路は典型的には、読
み出しモード、プログラム・モード及び消去モードで使
用される。そして、モード制御回路106がアレイ100に接
続されている。

最後に、この発明の１実施例では、プログラム及び消
去モード中は、メモリ・セルのゲート又はソース並びに
ドレインに負の電圧が印加される。そして、アレイに各
種の参照電圧を供給するために、負の電圧発生器108及
び正の電圧発生器109が使用される。負の電圧発生器108
及び正の電圧発生器109は供給電力圧V_CCにより駆動され
る。

図２は、大きな集積回路中の２つのセグメントを示
す。セグメントは破線50に沿って分けられ、破線50から
上のセグメント51Aと破線50から下のセグメント51Bを含
んでいる。セグメント51Aの第１コラムの対52は、セグ
メント51Bの第２のコラムの対53と、総括的なビット線
の対（即ち、ビット線70,71）に沿って、鏡対称に配置
されている。ビット線の対を進んで行くと、メモリ・セ
グメントは、仮想接地導体54A,54B（埋込み拡散層）お
よび金属と拡散層とのコンタクト55,56,57,58を共有す
るように繰り返えされる。仮想接地導体54A,54Bはアレ
イを横切って、金属と拡散層とのコンタクト60A,60Bを
介して、縦の仮想接地金属線59に達する迄、横に延びて
いる。セグメントは、隣接するセグメントが仮想接地金
属線59を共有するように、仮想接地金属線59の反対側に
繰り返される。そして、図２のセグメント配置は、総括
的なビット線に対する２つのトランジスタ・セルのコラ
ム毎に２つの金属コンタクト・ピッチを必要とると共
に、仮想接地金属線59に対してセグメント毎に１つの金
属コンタクト・ピッチを必要とする。

与えられたビット線の対に沿う、各コラムの対（例え
ば、52,53）が、イーピーロム・セルのセットを構成す
る。そして、セル75−1,75−2,75−Ｎが、コラムの対77
の第１のコラムのイーピーロム・セルのセットを構成す
る。セル76−1,76−2,76−Ｎが、コラムの対77の第２の
コラムの第２のフラッシュ・イーピーロム・セルのセッ
トを構成する。

第１のセルのセットおよび第２のセルのセットは、共
通の埋込み拡散ソース線78を共有する。セル75−1,75−
2,75−Ｎは埋込み拡散ドレイン線79に接続される。セル
76−1,76−2,76−Ｎは埋込み拡散ドレイン線80に接続さ
れる。選択回路は、頂部の選択トランジスタ81および頂
部の選択トランジスタ82とから構成され、これらの選択
トランジスタは、それぞれドレイン拡散線79,80に接続
され、これらドレイン拡散線79,80はそれぞれ総括的な
金属ビット線83,84に接続されている。そして、トラン
ジスタ81は、ドレイン拡散線79に接続されたソースおよ
び金属コンタクト57に接続されたドレインを有してい
る。トランジスタ82は、ドレイン拡散線80に接続された
ソースおよび金属コンタクト58に接続されたドレインを
有している。トランジスタ81および82のゲートは、フラ
ッシュ・イーピーロム・セルの各コラムを総括的な金属
ビット線83,84に接続するように、信号TBSEL_Aにより制
御される。

ソース拡散線78は選択トランジスタ85のドレインに接
続されている。選択トランジスタ85のソースは仮想接地
拡散線54Aに接続されている。トランジスタ85Aのゲート
は信号BBSEL_Aにより制御される。

更に、図２に示す２つ又はそれ以上のセグメントのセ
クタは、ワード線信号を共有するように，追加のデコー
ディングが頂部及び底部のブロック選択信号TBSEL_A、TB
SEL_B、BBSEL_A及びBBSEL_Bにより与えられる。１つの例で
は、８つのセグメントがワード線ドライバを共有し、セ
クタは下に８つのセグメントを有している。

図に見られるように、本発明による構成では、セクタ
に区分されたフラッシュ・イーピーロム・アレイを有し
ている。これにより、読み出し、プログラム又は消去サ
イクル中の選択されていないセグメントのトランジスタ
のソース及びドレインは、ビット線及び仮想接地線上の
電流及び電圧から分離されることになるので、好都合で
ある。そして、読み出し操作中、選択されないセグメン
トからの漏れ電流は、ビット線上の電流に何等関与しな
いので、センシングが改善される。また、プログラム及
び消去操作中、仮想接地線上の電圧及びビット線は、選
択されていないセグメントから分離される。これによ
り、あるセクタ内のセグメントがワード線ドライバを共
有している場合、セグメント単位又は好ましくはセクタ
単位のセクタ消去操作が可能となる。

底部ブロック選択トランジスタ（例えば、トランジス
タ65A,65B）は、図３に示すように、ある場合には不必
要かも知れない。また、これらブロック選択トランジス
タは、隣接するセグメントと底部ブロック選択信号とを
共有するようにしても良い。また、底部ブロック選択ト
ランジスタ（例えば、トランジスタ65A,65B）は、仮想
接地ターミナル60A,60Bに隣接した１つの分離用トラン
ジスタによって置き換えても良い。

図３に、本発明によるフラッシュ・イーピーロム・ア
レイの他の構成が示されている。この例では、２つのフ
ラッシュ・イーピーロム・セルのコラムが、１つの金属
ビット線に共通接続されている。図３には、アレイの４
つのコラム対が示されている。ここで、コラムの各対に
は、ドレイン・ソース・ドレイン構成のフラッシュ・イ
ーピーロム・セルが含まれている。

そして、第１のコラム対120には、第１のドレイン拡
散線121,ソース拡散線122及び第２のドレイン拡散線123
が含まれている。ワード線WL0からWL63までの各ワード
線は、第１のコラム対のセル及び第２のコラム対のセル
の浮遊ゲートの上に重ねられている。図に示すように、
第１のコラム対120には、セル124,125,126,及び127を含
む１つのコラムが含まれている。WL2からWL61までのワ
ード線に接続されるセルは図示されていない。コラム対
120の第２のコラムには、セル128,129,130及び131が含
まれている。アレイの同じコラムに沿って、第２のコラ
ム対135が示されている。これは、コラム対120と同様な
構成になっているが、鏡対称に配置されている。

そして、コラム対の第１のコラムトランジスタ、例え
ばセル125はドレイン拡散線121中のドレイン及びソース
拡散線122中のソースを含んでいる。浮遊ゲートが、第
１のドレイン拡散線121とソース拡散線122との間のチャ
ネル領域の上にある。ワード線WL1がセル125の浮遊ゲー
トの上にあり、フラッシュ・イーピーロム・セルが構成
されている。

コラム対120及びコラム対135は、アレイの仮想接地拡
散136を共有している。そして、コラム対120のソース拡
散線122は接地拡散136に接続されている。同様に、コラ
ム対135のソース拡散線137も接地拡散136に接続されて
いる。

上述のように、セルのそれぞれのコラム対120は１つ
の金属線を共有している。そして、ブロックの右側選択
トランジスタ138及びブロックの左側選択トランジスタ1
39が含まれている。トランジスタ139には、ドレイン拡
散線121中のソース、金属コンタクト140に接続されたド
レイン及び線141上の制御信号BLTR1に接続されたゲート
が含まれている。同様に、右側のトランジスタ138に
は、ドレイン拡散線123中のソース、金属コンタクト140
に接続されたドレイン及び線142の上の制御信号BLTR0に
接続されたゲートが含まれている。そして、トランジス
タ138及び139を含む選択回路は、第１ドレイン拡散線12
1及び第２ドレイン拡散線123を、金属コンタクト140を
介して金属線143（MTBL0）に選択的に接続するようにな
っている。また、コラム対135には、同様にして、金属
コンタクト146に接続される左側選択トランジスタ144及
び右側選択トランジスタ145が含まれている。コンタク
ト146は、コラム対120に接続されたコンタクト140と同
様に、同じ金属線143に接続されている。金属線には、
追加の選択回路と共に、セルの２コラム以上を接続する
ことができる。

図２及び３に示す構造は、セルの２コラムを形成する
ドレイン・ソース・ドレイン・ユニットに基づくもので
あり、このユニットは、隣接するセルのコラムからのリ
ーク電流を防止するために、隣接するドレイン・ソース
・ドレイン・ユニットからは分離されている。この構造
は、センシング回路でのリーク電流に対する適切な余裕
をもって、あるいは非選択セルからのリーク電流を制御
する他の手段と共に、２コラム以上のユニットに拡張す
ることができる。

コラム対は、ワード線Ｍ本、コラム数2Nからなるフラ
ッシュ・イーピーロム・セルのアレイを得るように、横
及び縦に並べられる。このアレイでは、上述のように、
選択回路を介して、それぞれが、フラッシュ・イーピー
ロム・セルのコラム対に接続される、Ｎ本の金属ビット
線だけが必要になる。

図には、２本の金属ビット線143及び152（MTBL0、MTB
L1）に接続された、４つのコラム対120,135,150及び151
だけが示されているが、アレイは大きなフラッシュ・イ
ーピーロム・メモリ・アレイを形成するために、横及び
縦方向に繰り返しても良い。そして、ワード線を共有す
るコラム対120及び150は、アレイのセグメントを得るよ
うに横方向に繰り返される。セグメントは縦方向に繰り
返される。共通のワード線に接続された、それぞれのワ
ード線を有するセグメントのグループ（例えば、８つの
セグメント）は、アレイのセクタとみなされる。

アレイのレイアウトは、仮想接地構造、メタル・ピッ
チを緩和できるレイアウト、更には異なったセグメント
で複数の行のワード線ドライバを共有できる等のため，
コンパクトになる。そして、ワード線WL63′は、ワード
線WL63と、ワード線ドライバとを共有できる。好ましい
システムでは、８本のワード線が、１つのワード線ドラ
イバを共有する。そして、セルの８行の各セットに対し
てただ１つのワード線ドライバだけが必要になる。左及
び右の選択トランジスタ（セグメント120に対して139,1
38）による追加のデコーディングが，共通ワード線構造
を可能にする。ワード線を共有する構成は、セクターの
消去操作中、８列が全て同じワード線電圧を受け、消去
されることを望まないセルにワードライン・ディスター
バンスを生じさせるという不都合を有する。若し、アレ
イについて，これが問題であるならば、このディスター
バンス問題は、全てのセクタ消去の与えられた操作が、
共有のワード線ドライバに接続されたセルの全ての行を
含むセグメントをデコードすることを確実にすることに
より除かれる。８本のワード線が１つのドライバを共有
する場合には、ミニマム・セクタ消去として８セグメン
トを用いることが望ましい。

図４は、本発明のある特徴を説明するためのフラッシ
ュ・イーピーロム・アレイの概略ブロック図である。そ
して、図４に示されるフラッシュ・イーピーロム・メモ
リ・モジュールには、セクタ170−1,170−２、170−
３、170−Ｎを含む主フラッシュ・イーピーロム・アレ
イが含まれており、各セクタには８つのセグメント（例
えば、SEG0−SEG7）が含まれている。各セクター中の８
つのセグメントの共通のワード線をドライブするため
に、複数の共通ワード線ドライバのセット171−1,171−
２、171−３、171−Ｎが使用されている。共通ワード線
ドライバ171−１について説明されているように、セク
ター170−１に対して64の共通ドライバがある。64のド
ライバのそれぞれは、ライン172上に出力を供給する。
これら出力のそれぞれは、図に概略が示されているよう
に、８セットの64ラインに区分されているセクタ170−
１の各セグメント中の８つのワード線をドライブするの
に使用される。

また、アレイには、複数のブロック選択ドライバ173
−1,173−２、173−３、173−Ｎが接続されている。ブ
ロック選択ドライバのそれぞれは、各セグメントに対し
右及び左のブロック選択信号をドライブする。セグメン
トは、図３に示すように、完成される。ここでは、ブロ
ック選択信号対BLTR1及びBLTR0が各64ワード線のセツト
に供給される。

更に、フラッシュ・イーピーロム・アレイには、Ｎ本
の総括的なビツト線がある。Ｎ本のビツト線は、回路中
のデータ及びセンス・アンプ191について、アレイ中の
フラッシュ・イーピーロム・セルの2Nのコラムにアクセ
スするために使用される。Ｎ本のビット線174は、コラ
ム選択デコーダ175に接続されている。同様に、ブロッ
ク選択ドライバ173−１乃至173−Ｎは、ブロック・デコ
ーダ176に接続されている。ワード線ドライバ171−１乃
至171−Ｎはロウ・デコーダ177に接続されている。コラ
ム選択デコーダ175,ブロック・デコーダ176及びロウ・
デコーダ177は、アドレス・イン・ライン178上のアドレ
ス信号を受ける。

コラム選択デコーダ175に接続されて、ページ・プロ
グラム・バッファ190がある。ページ・プログラム・バ
ッファ190には、Ｎ個のラッチが含まれている。各ビッ
ト線に１つのラッチがある。そして、１ページのデータ
は、ページ０及びページ１の２ページの幅の各セル列を
有する、Ｎビット幅と考えられる。ある列中のページ
は、上述の左及び右デコーディングを用いて、選択され
る。

選択電圧電源179が、図に概念的に示されるように、
フラッシュ・イーピーロム・アレイの読み出し、プログ
ラム及び消去モードに対して、ワード線ドライバ171−
１乃至171−Ｎ及びビット線を介して、参照電圧を供給
するのに使用される。

アレイの仮想接地線は、アレイに接続された、仮想接
地ドライバ181に接続されている。また、ｐウエル及び
ｎウエルの参照電圧源199が、アレイのそれぞれのウエ
ルに接続されている。

そして、図４に示されるように、例えばワード線ドラ
イバ171−１である、64ワード線ドライバが、アレイ中
の512（64×８）列と共に使用される。ブロック選択ド
ライバ（例えば、173−１）による追加のデコーディン
グを、共通ワード線のレイアウトに使用してもよい。

本発明のフラッシュ・イーピーロム・アレイの構成
は、図４に概略的に示されるように、冗長列を備えても
よい。そして、Ｎ本のビット線は、主アレイから線182
を経て、セクター183−１及び183−２を含む冗長アレイ
にまで延びている。冗長アレイは、冗長ワード線ドライ
バ184−１及び184−２によりドライブされる。同様に、
冗長ブロック選択ドライバ185−１及び185−２が冗長ア
レイに接続されている。

若し、テスト中に、ある行のセルの不良が見出された
ら、ワード線ドライバを共有する、その行及び他の７つ
の行は、冗長アレイの183−１及び183−２中の対応する
行に置き換えられる。そして、このシステムには、アド
レス・データを受ける冗長デコーダ186を備えたコンテ
ント・アドレサブル・メモリ（CAM）セル198を含んでも
よい。公知のように、テスト中、主アレイ中の不良行は
特定され、また、このような行のアドレスはCAMセル198
中に記憶される。線178上のアドレス・インのアドレス
が、CAMセル198中に記憶されたアドレスと一致すると、
線178上に一致信号が発生する。一致信号は、主アレイ
中の共有ワード線ドライバ171−１から171−Ｎを動かな
くする。冗長デコーダ186は、冗長ワード線ドライバ184
−１及び184−２をドライブし、また冗長ブロック選択
ドライバ185−１及び185−２をドライブして、適切な置
換え行を選択する。

フラッシュ・イーピーロム・アレイの生産性を上げる
ために、長冗列デコーディングは、公知のように、冗長
コラムデコーディングと接続してもよい。

コラム選択デコーダ175は、Ｎ本のビット線のそれぞ
れに対する少なくとも１つのラッチを含む、ペイジ・プ
ログラム・ラッチ190に接続される。また、コラム選択
デコーダ175はデータ入力回路及びセンス・アンプ191に
接続されている。そして、これら回路はフラッシュ・イ
ーピーロム・アレイと使用するために、データの入出力
回路を備えている。

冗長ロウ・デコーディングは、また隣接するワード線
間のショートを直すことができるようになっている。特
に、２つのワード線がショートしたときは、２つのワー
ド線は冗長アレイ中の対応する２つのワード線に置換さ
れなければならない。上述の実施例では、８本のワード
線が共通のワード線ドライバに接続されており、８本の
ワード線の２セットが、主アレイ中の対応する８本のワ
ード線の２セットを置換するために用いられている。こ
うして、主アレイ中のショートした２つのワード線が、
冗長行に置換される。

好ましい実施例のセルは、浮遊ゲートにチャージする
（電子が浮遊ゲートに入る）ここで、消去セルをセンス
することを，セクタ消去操作用とする構成にされてい
る。このとき、セルは導通することなく、センス・アン
プの出力は高くなる。また、浮遊ゲートをディスチャー
ジする（電子が浮遊ゲートから出る）ことをページ・プ
ログラムとし，センシングに際し、プログラムされたセ
ルが導通するように構成されている。

プログラム操作における動作電圧は、低いしきい値
に、プログラムされるセルのドレインにに対して正の5
V,ゲートに対して負の10V、またソース端子に対しては0
V又はフローティングである。図5G及び6Fに示される基
板即ちｐウエル200は接地される。こうして、Ｆ−Ｎト
ンネル機構で，浮遊ゲートをデイスチャージする。

消去動作は、ドレインに負の6V、ゲートに正の12Vま
たソースに負の6Vを印加して行われる。ｐウエル200は
負の6Vにバイアスされる。こうして、Ｆ−Ｎトンネル機
構で，浮遊ゲートにチャージする、読出し電位は、ドレ
インで1.2V,ゲートで5V,またソースで0Vである。

そして、ワード線デコードを使用し、消去すべきセル
を選択することにより、セクタ消去が可能となる。セグ
メント内の選択されないセルに対する消去ディスターバ
ンス条件は、ドレインで負の6V、ゲートで0V、ソースで
負の6Vとなる。これらのポテンシャルは抵抗するに十分
な、セルの許容値の範囲内にあり、セル内のチャージに
対し無視できないディスターバンスを生ずることはな
い。

同じセグメント内の、同じビット線を共有するセルに
対するプログラムディスターバンス条件は、同様に、ド
レインで5V、ゲートで0Vまたソースで0V即ち浮遊状態で
ある。この条件下で、ゲートからドレインへのドライブ
がなく、またセルに無視できないディスターバンスを生
ずることもない。

同じワード線を共有しているが、同じビット線を共有
していないセル又はハイ（high）条件の状態に止まって
いるアドレスされたセルに対しては、ディスターバンス
条件は、ドレインで0V、ゲートで負の10Vまたソースで0
V即ち浮遊状態である。また、この状態は、選択されて
いないセル内のチャージに対しては無視できない悪化を
生ずることもない。

２ウエル技術はクリィティカルである。それ故、負の
電圧がドレイン及びソース拡散領域に印加される。ソー
ス及びドレインに、負の電圧が印加されておらず、セル
に対するゲート・ポテンシャルは、50％カップリング比
の場合、浮遊ゲート／ドレイン接合部間で9Vを必要とす
るなら、全体で約18Vが必要である。これらの極めて高
い電圧は、集積回路においては、特別に設計された回路
及び特別なプロセス技術が必要となる。同様に、ゲート
での負の電圧は、プログラム操作に際して、ドレインで
の低い正の電位を可能にする。

図4Aは、図４に示すフラッシュ・イー・ピー・ロム回
路のプログラム・フローの説明チャートである。プロセ
スは、その中にデータがプログラムされているセクタ
（例えば170−１）の消去から始まる（ブロック600）。
セクタ消去後、消去の確認操作がなされる（ブロック60
1）。次に、ページ番号、０又は１及びセグメント番号,
1−8,が、インプット・アドレスに対応して、ホスト・
プロセッサーによりセットされる（ブロック602）。

ページ番号及びセグメント番号のセット後、ページの
データと共にページ・バッファーがロードされる（ブロ
ック603）。このページ・バッファーは、個別のプログ
ラム操作に応じて、データの全Ｎビット、またはシング
ル・バイトのデータと共にロードされる。次に、ユーザ
ーが予め消去を行っていなかった場合には、どのセルが
プログラムを必要とするかを決めるために、ベリファイ
操作がなされる（ブロック604）。ページ・バッファー
をロード後、プログラムされるセグメントにプログラム
電位が適用される（ブロック605）。プログラム操作
後、ベリファイされるべきページでベリファイ操作がな
される。ベリファイ操作において、プログラムに成功し
たされたセルに対応したページ・バッファー中のビット
は、オフになる（ブロック606）。次に、アルゴリズム
が、ページ・バッファー中の全ページ・ビットを消すべ
きか否かを、決める（ブロック607）。若し、全てをオ
フすべきでない場合には、ついでアルゴリズムが、最大
数回のリトライ（RETRY）がなされたか否かを、決める
（ブロック610）。そして、若し、そうでなかった場合
には、残されたビットがプログラムされるように、再び
ページ・プログラムするために、ブロック605に戻る。
パスしたビットは再プログラムされない。何故なら、ペ
ージ・バッファー中の対応ビットは、ベリファイ操作中
０にリセットされている。若し、ブロック610で、最大
数のリトライがなされていると、アルゴリズムが中途終
了し、不成功操作の信号が出される。

若し、ブロック607で、全てのページのビットがオフ
になっていると、アルゴリズムが、セクタが完了してい
るか決める。即ち、セクターの両ページが書込まれ、ま
た両者が完了しているか（ブロック608）を決める。こ
れが、CPUで決められたパラメータである。若し、セク
タが完了していないと、アルゴリズムがブロック602に
戻り、ページ番号またはセグメエント番号の適当なもの
が更新される。

若し、セクターが、ブロック608で完了されると、ア
ルゴリズムが終了する（ブロック609）。

図4Aのブロック605に関して述べたように、プログラ
ム確認回路にはビット・バイ・ビット・ベースにリセッ
トすること、消去確認を経たページ・バッファー中のデ
ータが含まれている。かくして、例えば図4Bに示す簡単
な構成が、フラッシュ・イーピー・ロムに含まれる。ア
レイのセンス・アンプ650が比較回路651に接続されてい
る。比較回路へのインプットはページ・バッファー・ラ
ッチ652である。こうして、センス・アンプからのデー
タのバイトが、ページ・バッファーからの対応するバイ
トと比較される。バイトに対するパス／フエィル（pass
/fail）信号が、ページ・バッファー652のビット・リセ
ットにフィード・バックされる。かくして、パスしたビ
ットが、ページ・バッファーにリセツトされる。ページ
・バッファー中の全てのビットがリセットされるか、ま
たはプログラム操作のリトライの回数が完了すると、プ
ログラム操作が完了する。

図5A〜5Hは、本発明のフラッシュ・イーピーロム・ア
レイの一実施例の製造工程の説明図である。図5A〜5G
は，正しいスケールでは書かれていない。図5Hは、最終
構造の概略スケールでの透視図である。図6A〜6Gは，フ
ラッシュ・イーピーロム・セルの製造工程の他の例であ
り、図5A〜5Dで説明したのと同じ、初期工程を含んでい
る。図5H、図6Gは、最終構造の概略スケールで書かれて
いる。図７及び８〜14は、図5A〜5H及び図３に関して記
載された実施例に対する、ワード線が３本、コラムが６
つのテスト・アレイのレイアウトを示すのに用いられ
る。

図5A〜5Hに示す工程を最初に説明する。セルは、0.6
ミクロンCMOS、３ウエル（アレイ中の２ウエル、周辺回
路の第３ウエル）、３ポリ及び２メタル技術で構成され
ている。セル製造の最初の工程が図5A〜5Hに示されてい
る。

図5Aはプロセスの第１ステップを示している。まず、
下方のｐタイプのシリコン基板200（基板領域）上に、
深さ約６ミクロンのｎタイプ・ウエル198が形成されて
いる。次に、深さ約３ミクロンのｐタイプ・ウエル199
が、ｎウエルの内側に形成されている。

ディープｎウエル198は、ｎウエル領域がフォトレジ
スト・マスクにより画されている基板中にｎタイプ・ド
ーパントを注入することにより形成される。注入後、フ
ォト・マスクが除去され、ディープ・ウエルを形成する
ｎタイプ・ドーパントの拡散・活性化のために、基板
は、高温で、比較的長時間焼鈍される。そして、ディー
プｎウエルの内側のｐウエルの形成も、同様にしてなさ
れる。

次の工程では、紙面に直交する方向に延びる、比較的
厚いフィールド酸化領域201及び202を成長させるため
に、周知のLOCOSフィールド酸化工程が用いられる。ま
た、犠牲酸化層が成長され、その後、次の工程に対し
て、ｐウエル199の表面の準備のために、除去される。

図5Bに示すように、薄いトンネル酸化層203が約90オ
ングストロームの厚さで成長される。図5Cに示すよう
に，第１ポリ層204が、トンネル酸化層203の上に約800
オングストロームの厚さで堆積される。それから、厚さ
約200オングストロームの薄い窒化層205が，ポリ層204
の上に堆積される。

図5Dに示すように、フォト・マスク工程が、浮遊ゲー
ト及びｎ＋ソース並びにドレイン拡散領域を画するため
に、用いられる。こうして、第１ポリ層204の中に、浮
遊ゲート領域を保護する、フォト・マスク層206,207が
画される。第１ポリ層204及び窒化層205は、マスク層20
6及び207により保護されている部分を除き、ドレイン、
ソース及びドレイン領域に露出するためにエッチング除
去される。次に、ｎタイプ・ドーパントが、矢印208で
示されるように、露出領域内で、ｐウエル199に注入さ
れる。それ故、これら領域は第１ポリ層204中の浮遊ゲ
ート並びにフィールド分離領域201及び202にセルフ・ア
ラインされる。

図5Eに示すように、基板はドーパントを活性化すると
共に、ドレイン拡散領域213及び214並びにソース拡散領
域215を画するために焼鈍される。また、ドレイン酸化
物216,217及びソース酸化物218が、約2000オングストロ
ームの厚さに成長され，同時に酸化物225及び226も形成
され、浮遊ゲートポリ204の周辺をカバーする。

次の工程で、浮遊ゲートの上の窒化層205が除去さ
れ、そして第２のポリ層219（第２ポリ）が第１層の上
に堆積される。第２層219は、約800オングストロームの
厚さで、第１ポリ層の上に堆積される。この層にはｎタ
イプ・ドーパントが注入される。

図5Fに示すように、第２ポリ・パターンを画するため
に、フォト・マスク処理が適用される。これは、また、
図３ポリに堆積される制御ゲートから見て、有効な浮遊
ゲート領域を画する。有効な浮遊ゲート面積は、第２ポ
リ層の堆積により増大される。その結果、カップリング
比は十分大きく、好ましくは50％，またはそれ以上にな
る。そして、続く高温焼鈍工程の間に、ｎタイプ・ドー
パントが第２と第１ポリ層との間に均一に分布する。そ
の結果、２つの層の間の接触抵抗は極めて低くなる。

図5Gに示すように、ONO層220が第２ポリ層の上に成長
される。ONO層の厚さは約180オングストロームである。
最後に、第３ポリ層（第３ポリ）221がONO層の上に堆積
される。そして、図5Hに示すように、タングステン・シ
リサイドの堆積後、メモリ・セルのワード線を画するエ
ッチングがなされる。

図5Hは、第３ポリ層221上の、ワード線の導電率を改
善するために用いられるタングステン・シリサイド層23
4を図示している。図5Hは、製品セル構造の概略スケー
ルで示されている。図5A〜5Hの工程によれば、ドレイン
拡散領域213はフィールド酸化物202と浮遊ゲート230の
第１ポリ層との間の領域に形成され、その幅は約0.6μ
である。同様に、浮遊ゲート230の第１ポリ層部の幅も
約0.6μである。浮遊ゲート領域230と232との間のソー
ス拡散領域の幅は約1.0μである。ドレイン拡散領域214
の幅は約0.6μである。

幅が1.0μのソース拡散領域215は、第２ポリ層を画す
る際のアライメントの誤差を許容するために、僅かに広
く形成されている。アライメントがより制御されている
工程では、ソース拡散領域215の幅は小さくできる。

各エレメントの縦方向の寸法が、図5Hに概略のスケー
ルで示されている。そして、浮遊ゲート電極230または2
32の第１ポリ層部の下のトンネル酸化層203の厚さは約9
0オングストロームである。第１層堆積230の厚さは、約
800オングストロームである。ドレイン拡散領域213の上
の酸化領域216、同様に、ソース拡散領域215及びドレイ
ン拡散領域214の上の上の酸化物は、約2000〜2500オン
グストロームの厚さにまで成長されるが、最終的に1000
〜1500オングストロームの範囲に仕上げられる。

浮遊ゲート230の第１ポリ部の側壁酸化物226の厚さ
は、600オングストロームの範囲内にある。スケッチに
見られるように、それはソースまたはドレイン拡散領域
の上で熱酸化物216と１つになる。

第２ポリ堆積231の厚さは約800オングストロームであ
る。ONO層220の厚さは約180オングストロームである。
第３ポリ層221の厚さは約2500オングストロームであ
る。タングステン・シリサイド層234の厚さは約2000オ
ングストロームである。最終製品でのフィールド酸化領
域202の厚さは、6500〜5000オングストロームの範囲内
である。

図5Hは、図5A〜5Hの工程の特徴を示している。図5Gに
見られるように、第２ポリ堆積233は、ドレイン拡散領
域214を部分的にしか覆っていない。図5Hでは、浮遊ゲ
ートの第２ポリ部を、ドレイン拡散領域を越え、フィー
ルド酸化領域202に部分的に重なるまで延ばすために、
他のマスクが用いられている。プロセスでの，この長さ
をフィールド酸化領域の上まで延ばす変更により、浮遊
ゲートのカップリング比を、特定の設定の必要に適合す
るように、可変にすることができる。

金属被覆及び保護膜（図示せず）が、図5Hの回路の上
に堆積される。

こうして、図5Hに見られるように、第１ポリ層230及
び第２ポリ層231からなる、ドレイン・ソース・ドレイ
ン構成のフラッシュ・イーピーロム・セグメントが得ら
れる。第１ポリ層230はソース及びドレイン拡散領域の
セルフ・アセインに用いられる。第２ポリ層231は、セ
ルのカップリング比を上げるために、浮遊ゲート表面積
を広げるのに用いられる。

ドレイン・ソース・ドレイン構造では、浮遊ゲートは
セルの左側では第１ポリ層230と第２ポリ層231とで構成
され、右側では，ほぼ鏡対称に、第１ポリ層232と第２
ポリ層233とで構成されている。こうして、ドレイン・
ソース・ドレイン構造で、共通のソース拡散領域を本質
的に縮めることなく、浮遊ゲートを、ドレイン拡散領域
を越えて延ばすことができる。

セル技術及びレイアウトは、多くの効果を奏する。ト
ンネル酸化物は、ソース／ドレイン注入前に成長され
る。これにより、酸化膜の厚膜化及びドーパントの減少
効果を最小にできる。メモリ・セルのソース及びドレイ
ンの注入は、ポリイ層のパターンに対してセルフ・アラ
インされる。こうして、セルのチャネル長さを、うまく
制御できる。

余裕のある金属設計ルールがフラッシュ・アレイ、特
に図３の構造、で使用できる。ソース・ブロック・トラ
ンジスタが、セル・レイアウトで、メモリ・セル・ソー
ス拡散と一緒になる。このオーバラップ領域が、これら
２つの拡散部の相互接続となる。フィールド酸化物が、
ビット線対を近傍のビット線から分離するのに用いられ
る。ビット線対の内側では、構造は平らである。

また、図5A〜5Hに示すセルにおいて、制御ゲートから
見た有効なゲート連結面積は、第２ポリ層の面積により
決められる。それ故、適当に高いゲート・カップリング
比は、ただ第１ポリ層によってのみ得られる低いゲート
・カップリング比を補うために、第２ポリ層を埋込み拡
散、フィールド酸化領域の上に広げることによって達成
される。更に、第２ポリ層の、拡散領域及び分離領域を
越えての長さを延ばすことにより、異なった製品に適用
させるために、異なったゲート・カップリング比を容易
に得ることができる。

他のセル構造が、図6A〜6Gに説明されている。この構
造は、上記の図5A〜5Dに示すのと同じ製造工程で始ま
る。そして、図6Aに示すように、図5Dに示す構造から始
めて、まずマスク206及び207を除き、次に領域上に窒化
層250を堆積させる。窒化層は、図に示すように、浮遊
ゲートポリ204の側面を覆う。

次の工程で、図6Bに示すように、浮遊ゲートポリイ20
4の上面及び側面以外の堆積窒化層250を除くために異方
性エッチングが用いられる。

エッチングはフィールド酸化領域201,202のエッジ上
に僅かな窒化物を残す。しかし、これは工程上で重要な
問題ではない。

窒化物の異方性エッチング後、ウエハはドレイン拡散
領域213及び214並びにソース拡散領域215を形成するた
めに、焼鈍される。また、熱酸化物216,217及び218が、
それぞれドレイン拡散領域及びソース拡散領域の上に成
長される。窒化層205及び250は、浮遊ゲート・ポリ204
に酸化物が形成されることを防止する。

次の工程で、図6Cに示すように、層205及び層250の残
りの僅かな窒化物が除去され、第１ポリ浮遊ゲート部20
4が露出される。

次の工程で、図6Dに示すように、第２ポリ219が堆積
される。この第２ポリ層219は、厚さが1500〜2000オン
グストロームに達するまで堆積され、またｎタイプ・ド
ーパントが注入される。

図6Eに示すように、ポリ・スペーサ240及び241が、第
２ポリ層のセルフ・アライン・プラズマ・エッチングを
用いて、第１ポリ・パターンのエッジに沿って形成され
る。

続く高温工程の間に、第２ポリ堆積中のｎタイプ・ド
ーパントが第１及び第２ポリ層の間に均一に分布して、
良好な電気接触が得られる。

図6Fに示すように、ONO層220が、第１ポリ層からなる
浮遊ゲート242並びに２つのポリ・スペーサ240及び241
上に堆積される。また、この工程では、フィールド酸化
領域201に隣接してポリ・シリコン領域243が残される。
しかし、この領域では電気接触は生ぜず、装置の動作に
何等影響を及ぼさない。ONO層220が堆積後、厚さ約2500
オングストロームの第３ポリ層221が堆積され、装置の
ワード線を形成する。

図6Gは、このプロセスの最後の工程の説明で、構造の
導電率を向上させるために、第３ポリ・ワード線221の
上に、厚さ約2000オングストロームのタングステン・シ
リサイド234を堆積させる工程を示している。

また、図6Gは、構造の大体のスケールのスケッチであ
る。そして、図に見られるように、ドレイン拡散領域21
3及び214が、フィールド酸化202と幅が約0.6ミクロンの
浮遊ゲート204との間の領域に形成される。第１浮遊ゲ
ートポリイ堆積204は厚さが約0.15ミクロンである。ま
た、ソース拡散領域215が、第１ポリ浮遊ゲートの間に
形成され、この例では約0.6ミクロンである。この方法
では、２つのポリ・スペーサ240及び241のセルフ・アラ
イン性により、図5Hに比べて狭いソース拡散領域215が
可能になる。図6Gに示す構造のレイアウトでは、図5Hの
第２ポリイ浮遊ゲートの延長形成のために、マスクのア
ラインメントに必要な、アラインメント誤差を設定する
必要がない。これにより、図6Gの構造では、マスク・ア
ラインメント誤差を設定する必要がなく、プロセス寸法
の縮小に対応できる。

領域の縦方向の厚み寸法は、図5Hの場合と同様であ
る。しかし、第１ポリ堆積242の厚さは約1500〜1600オ
ングストロームである。スペーサ240及び241は、ソース
及びドレイン拡散領域より、約2000オングストローム延
びている。

図6Gに示される構造を製作する他のプロセスでは、第
２窒化層250は堆積されない。しかし、図6Bの焼鈍工程
中、酸化物が第１ポリ堆積の側面に成長される。ポリの
側面のこれら酸化物は、腐食除去される。従って、第１
ポリと第２ポリとの接触は、続く工程でなされる。しか
し、浮遊ゲートの第１ポリ部の側面上の酸化物のエッチ
ングは、浮遊ゲートと基板との間の酸化物をエッチング
する恐れがある。もし、この領域がエッチングされ過ぎ
ると、第２ポリ堆積と基板との間で短絡が生ずるかもし
れない。そこで、図6A〜6Gに示す工程が、多くの適用に
対して好ましい。

浮遊ゲートの上述の構造で使用されるポリシリコン
は、アモルファス・シリコンに置き換えても良い。

本発明による集積回路のレイアウトを良く理解するた
めに、図７〜14が使用される。これは、６コラム、３ワ
ード線の大きさのテスト・アレイについてのものであ
る。図７は、構成図で、図８〜14を参照することにより
良く理解されるであろう。図７に見られるように、テス
ト・アレイは、５つのフィールド分離領域400,401,402,
403及び404を含んでいる。これらの分離領域のレイアウ
トは図８に明らかである。ここで、フィールド分離領域
は符号400〜404で示されており、ハッチした領域405は
図5Gのｐタイプ・ウエル内の活性化領域に対応する。

図９は、メモリセルのしきい値電圧VTを高めるのに用
いられるｐタイプ注入のレイアウトを示している。領域
406への注入は、選択トランジスタ（図７の線436と437
によって囲まれる領域内）に対するよりも、ブロック内
でのメモリセルに対して高い初期VTを生じさせる。

また、アレイは、３つのセグメントのそれぞれについ
ての左及び右選択トランジスタに対する第３ポリ制御線
407及び408を含んでいる。また、図７は、アレイの３つ
のセグメント上の３つのワード線409,410及び411を示し
ている。図７で、第１ポリ層はボールド線415により示
されており、図10に、より明らかに見られる。図10に示
すように、第１ポリ層には、セグメント416,417,418,41
9,420及び421があり、左及び右選択トランジスタのセル
フ・アラインのために用いられる。これらセグメント
は、セルのソース及びドレイン領域形成後に、除去され
る。そして、図10に、第１ポリ堆積のためのマスキング
が示されている。第１ポリが堆積され、そして線415に
より画された領域内でエッチングされ、そして図10のレ
イアウトを囲む領域で、図5Gの浮遊ゲートの第１ポリ層
を形成する。

図11は、図5Gに示すセルの第２ポリイ層に対するマス
キング・パターンを示す。図７で、領域412,413及び414
は、明らかである。領域422及び423は、図７のフィール
ド分離領域401及び403上の浮遊ゲート・ポリのセグメン
トに対応している。第２ポリ層は、図5Gの延長浮遊ゲー
トを形成するために、パターニングされる。

図12は、第３ポリ制御線407及び408並びにワード線40
9,410及び411を示している。

図13は，テスト・アレイでの金属コンタクト424,425,
426,427、428及び429を示している。コンタクト424は、
第３ポリ制御線408とコンタクトするのに用いられる。
コンタクト428は、第３ポリ制御線407と金属コンタクト
するのに用いられる。コンタクト425,426及び427は、選
択トランジスタの拡散領域から、アレイ上の金属総括ビ
ット線（図７に図示せず）にコンタクトするのに用いら
れる。コンタクト429は、アレイのソース拡散とコンタ
クトするのに用いられる。金属線のレイアウトは図14に
示されている。図に見られるように、それらはコンタク
ト425,426及び427にアライメントされ，アレイのセグメ
ントに重なっている。こうして、金属ビット線430はコ
ンタクト425に接続され、金属ビット線431はコンタクト
426に接続され，また金属ビット線432はコンタクト427
に接続される。金属パツド433及び434は、それぞれコン
タクト428及び424に接続される。金属パツド435は、コ
ンタクト429に接続される。

フィールド分離及び拡散工程が図８に示されている。
次に、VTを高める注入工程が図９に示す領域406でなさ
れる。次に、浮遊ゲート・ポリが定義される。更に、左
及び右ブロック選択トランジスタに対するチャネルを形
成するために、セグメント416〜421が第１ポリと共に定
義される。かくて、ドレイン・ソース・ドレイン構造、
左及び右ブロック選択トランジスタに対する埋込拡散並
びに仮想接地端子を形成するソース／ドレイン注入がな
される。この注入の後で、図11に示すように、第２ポリ
が堆積される。第２ポリは、前述のように、延長浮遊ゲ
ートを形成するように、パターニングされる。絶縁層が
第２ポリの上に置かれ、また第３ポリ層が図12に示すパ
ターンで堆積される。最後に、絶縁物が第３ポリ層の上
に堆積され、金属コンタクトが作られ、また金属ビット
線がアレイを覆って堆積される。

図７に見られるように、左選択トランジスタが、線43
6で囲まれた領域内の制御線408の下にある。同様に、第
１セグメントに対する右選択トランジスタが、線437で
囲まれた領域内の制御線407の下にある。コンタクト425
は、拡散領域438に達している。拡散領域438は、第１ポ
リ堆積により画されたマスクされた部440により、拡散
領域439から分離される。同様に、拡散領域438は、第１
ポリ堆積により画されたマスクされた部442により、拡
散領域441から分離される。こうして、左コラムに対す
る選択トランジスタが、領域442により画されたチャネ
ルとクロスして構成される。拡散領域441は、セグメン
トに対するドレイン拡散領域の中にあるか、または接続
される。同様に、拡散領域439は、セグメントに対する
右側ドレイン拡散領域の中にあるか、または接続され
る。

コンタクト425からの、セグメントに対する左拡散領
域への電流パスが、矢印線443により示されている。図
に見られるように、このパスは、領域442内のトランジ
スタ・チャネルにより中断されている。こうして、制御
線408が、左側ドレイン拡散領域をコンタクト425に接続
している。

右側ブロック選択トランジスタへの電流パスが、矢印
線443により示されている。図に見られるように、この
パスは、領域440内のチャネルにより中断されている。
領域436及び437内の２つの選択トランジスタが、コンタ
クト425の左または右拡散領域への選択接続をする。こ
うして、フラッシュ・イーピーロム・セルの２つのコラ
ムは、コンタクト425を介して、１つの金属ビット線に
選択的に接続される。

当業者に公知のように、図８〜14のマスク・シーケン
スは、図6Gに示すセルに対し、第２ポリ堆積工程に関し
て変更できる。しかし、アレイの基本的レイアウトは、
そのままである。

こうして、新しいフラッシュ・イーピーロム・セル及
びアレイ構造が得られる。この構造で、独特なセル・レ
イアウトにより密度の高いアレイが得られる。ここで、
２つの近接したローカル・ドレインビット線は、１つの
コモン・ソース・ビット線を共有する。また、レイアウ
トは、１つの金属線を、アレイのセルのそれぞれ２つコ
ラムに対して、使用することにより、最適化される。更
に、レイアウトは、ワード線を共通にすることにより、
縮小できる。従って、ワード線ドライバー・ピッチは、
主アレイの大きさに影響を及ぼさない。セクタ消去は、
本発明のセグメンタブル構造を用いることにより可能と
なる。また、フラッシュ・イーピーロムに、この構造を
用いることにより、列冗長が利用できる。これらの技術
を用いることにより、高性能の、信用できるフラッシュ
・メモリ・アレイが達成できる。

フラッシュ・イーピーロム・アレイのｎチャネルの実
施例について説明した。当業者は、ｐチャネルの対応回
路に対しても、公知の技術を用いることにより、実施で
きることを、理解するであろう。更に、構造は、フラッ
シュ・イーピーロム・セルに関して、デザインされてい
る。構造の多くの面が、各種のメモリ回路アレイに適用
できる。

本発明の、上述の好ましい実施例の説明は、解説のた
めになされたものである。発明を、開示した詳細構成通
りに限定するものではない。当業者にとり、多くの変形
が可能であることは、明らかである。本発明の限界は、
以下のクレーム及びその均等により画される。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ション、フチア 台湾、シンチュ、サイエンス―ベイズド インダストリアル パーク、ウォータ ーフロント ロード ザ ファースト、 ナンバー 21、３フロア (72)発明者 リン、ティエン−ラー アメリカ合衆国、カリフォルニア州 95014、カパーティノ、マデラ・ドライ ブ10501 (72)発明者 ワン、レイ・エル アメリカ合衆国、カリフォルニア州 95035、ミルピタス、オロビル・ロード 520 (56)参考文献 特開 平５−55530（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/00 - 16/34 G11C 17/18

Claims (37)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板上のフラッシュ・イーピーロム
   ・集積回路モジュールで； フラッシュ・イーピーロム・セルの少なくともＭ行及び
   少なくとも2Nコラムを含むメモリ・アレイと； 前記フラッシュ・イーピーロム・セルのＭ行の中の１つ
   の前記フラッシュ・イーピーロム・セルのそれぞれに接
   続されるＭ本のワード線と； Ｎ本の総括ビット線と； 前記Ｎ本の総括ビット線に接続されるデータ入出力回路
   で、前記メモリ・アレイ中のデータを読み出し、書込み
   できるものと； フラッシュ・イーピーロム・セルの前記2Nコラム及びＮ
   本の総括ビット線に接続される選択回路で、前記2Nコラ
   ムの２コラムを、前記Ｎ本の総括ビット線のそれぞれに
   選択的に接続するようになっており、そのために、前記
   データ入出力回路によるフラッシュ・イーピーロム・セ
   ルの前記2Nコラムへのアクセスが、前記Ｎ本の総括ビッ
   ト線を介してなされるようになっているものと； から構成され、 さらに、前記Ｎ本の総括ビット線と垂直を成しているソ
   ース参照コンダクタと、を具備することを特徴とする集
   積回路モジュール。
2. 【請求項２】請求項１に記載の集積回路モジュールで、
   前記メモリ・アレイ中のフラッシュ・イーピーロム・セ
   ルの前記2Nコラムが； フラッシュ・イーピーロム・セルのＮ対のコラムで、コ
   ラムの各対が、複数のセグメントからなり、前記複数の
   セグメント中の各セグメントが； 前記選択回路に接続される２本のローカル・ビット線
   と、前記ソース参照コンダクタに接続された１つのロー
   カル・ソース線と、 前記２本のローカルビット線の１つと前記ローカルソー
   ス線との間のコラム対の第１コラム中の第１のフラッシ
   ュ・イーピーロム・セルのセットと、 前記２本のローカルビット線の他の１つと前記ローカル
   ソース線との間のコラム対の第２コラム中の第２のフラ
   ッシュ・イーピーロム・セルのセットと、 前記第１セットのフラッシュ・イーピーロム・セル及び
   前記第２セットのフラッシュ・イーピーロム・セルにそ
   れぞれ接続されるＭ本のワード線のサブ・セットのメン
   バーとからなり； ここで、セグメント選択回路を含む前記選択回路が、前
   記２本のローカル・ビット線及びＮ本の総括ビット線の
   少なくとも１つと接続され、前記セグメント中の第１及
   び第２のセットを選択的に、前記Ｎ本の総括ビット線の
   少なくとも１つに接続するようになっている。
3. 【請求項３】請求項２に記載の集積回路モジュールが、
   2Nコラム上の絶縁層を含み、ここで前記Ｎ本の総括ビッ
   ト線が前記絶縁層に重なり、また前記セグメント選択回
   路が、対応する絶縁層を介しての、前記Ｎ本の総括ビッ
   ト線の１つへのコンタクトを含み、また前記コンタクト
   及び前記２本のローカルビット線に接続される選択回路
   が、前記２本のローカルビット線を選択的に前記コンタ
   クトに接続するようになっている。
4. 【請求項４】請求項３に記載の集積回路モジュールで、
   前記セグメント選択回路が、各セグメントに対して、第
   １ローカル・ビット線中の第１ターミナルを有する第１
   トランジスタと、前記コンタクトに接続される第２ター
   ミナルと、第２ローカルビット線中の第１ターミナルを
   有する第２トランジスタと、前記コンタクトに接続され
   る第２ターミナルと、を含んでいる。
5. 【請求項５】請求項１に記載の集積回路モジュールが、
   前記Ｍ本のワード線をドライブするロウ・デコーダ回路
   を含み、前記のロウ・デコーダ回路はＭ個のドライバよ
   り少ないロウ・デコーダ回路を含んでおり、Ｍ個のドラ
   イバより少ないドライバのそれぞれは、ロウ・デコーダ
   回路により活性化されている場合には、平行するＭ本の
   ワード線中の１以上のセットをドライブするようになっ
   ている。
6. 【請求項６】請求項１に記載の集積回路モジュールで；
   前記半導体基板が第１導電タイプの基板領域と、基板領
   域中の第２導電タイプの第１ウエルと、第１ウエル中の
   第１導電タイプの第２ウエルとを有しており；また、こ
   こで、フラッシュ・イーピーロム・セルが第２ウエル中
   に形成されたソース及びドレインを有しており、前記セ
   ルにストアされた内容を変える操作中に、前記ソース及
   びドレインの少なくとも１つに負の電位を印加できるよ
   うになっている。
7. 【請求項７】請求項１に記載の集積回路モジュールで;2
   N以上のコラムがあり、また前記選択回路は、２コラム
   以上を前記のＮ本の総括ビット線の少なくとも１つに接
   続できるようになっており；こうして、前記データ入出
   力回路による、フラッシュ・イーピーロム・セルの前記
   2Nコラム以上へのアクセスが、Ｎ本の総括ビット線を介
   してなされるようになっている。
8. 【請求項８】請求項１に記載の前記メモリアレイで； 半導体基板中の第１導電タイプの基板領域中の浮遊ゲー
   ト・トランジスタ・アレイが； 基板中に第１の方向に延びる、複数の離間した、比較的
   厚い分離領域で、前記基板領域中に、複数の分離領域を
   形成するものと； 前記分離領域のそれぞれの中の、複数の第１ドレイン拡
   散領域で、前記第１の方向に延び、それぞれが、前記複
   数の分離領域の１つの片側にアラインしているものと； 前記分離領域のそれぞれの中の、複数のソース拡散領域
   で、前記第１の方向に延び、またそれぞれ前記第１ドレ
   イン拡散領域から離間して、前記の分離領域のそれぞれ
   の中で、前記ソース及び第１ドレイン拡散領域の間に第
   １チャネル領域を形成するものと； 前記の分離領域のそれぞれの中の、複数の第２ドレイン
   拡散領域で、前記第１の方向に延び、それぞれが、前記
   複数の分離領域の１つの片側に並び、また前記ソース拡
   散領域から離間して、前記の分離領域のそれぞれの中
   で、前記ソース及び第２ドレイン拡散領域の間に第２チ
   ャネル領域を形成するものと； 前記の基板上の第１絶縁層で、前記のそれぞれの分離領
   域中で、前記第１及び第２チャネル領域上で、前記ソー
   ス拡散領域並びに前記第１及び第２ドレイン拡散領域上
   にあるものと； 前記の複数の分離領域中の、前記第１チャネル領域上の
   第１絶縁層上の複数の第１浮遊ゲート電極と； 前記の複数の分離領域中の、前記第２チャネル領域上の
   第１絶縁層上の複数の第２浮遊ゲート電極と； 前記の複数の第１及び第２浮遊ゲート電極上の第２絶縁
   層と； 第２の方向に延びる前記第２絶縁層上の複数のワード線
   コンダクタで、それぞれが前記の複数の厚い絶縁領域を
   横切って、前記ソース拡散領域並びに第１及び第２ドレ
   イン拡散領域の上で、前記第１の複数の浮遊ゲート電極
   中の浮遊ゲート電極及び前記第２の複数の浮遊ゲート電
   極中の浮遊ゲート電極に重なり、それぞれの分離領域内
   に、共通するソース拡散領域を有する、複数の浮遊ゲー
   ト・トランジスタ対を形成するものと； 前記Ｎ本の総括ビット線として作用する複数のデータ・
   コンダクタと； 複数の選択回路で、それぞれが、複数のデータ・コンダ
   クタの１つに対するコンタクトを有し、且つ複数の第１
   ドレイン拡散領域中の各第１ドレイン拡散領域並びに複
   数の第２ドレイン拡散領域中の各第２ドレイン拡散領域
   に接続されて、複数のデータ・コンダクタのそれぞれの
   １つの、各第１ドレイン拡散領域及び各第２ドレイン拡
   散領域との間の電流を選択的に開閉するものと； 前記複数のソース拡散領域に接続された前記参照コンダ
   クタと； から構成されている浮遊ゲート・トランジスタ・アレ
   イ。
9. 【請求項９】請求項８に記載の浮遊ゲート・トランジス
   タ・アレイで、更に前記ワード線上のビット線分離層及
   び前記ビット線分離層上のデータ・コンダクタを含んで
   いる。
10. 【請求項１０】請求項９に記載の浮遊ゲート・トランジ
    スタ・アレイで、前記ワード線はポリシリコンからな
    り、また前記データ・コンダクタは金属で構成されてい
    る。
11. 【請求項１１】請求項８に記載の浮遊ゲート・トランジ
    スタ・アレイで；前記複数の選択回路中の少なくとも１
    つの選択回路は、前記複数のデータ・コンダクタの内の
    １つに対するコンタクトと、対応する第１ドレイン拡散
    領域中の第１ターミナルを有する第１のトランジスタ
    と、前記コンタクトに接続される第２ターミナルと、対
    応する第２ドレイン拡散領域中の第１ターミナルを有す
    る第２のトランジスタと、前記コンタクトに接続される
    第２ターミナルと、を有している。
12. 【請求項１２】請求項８に記載の浮遊ゲート・トランジ
    スタ・アレイが；更に、前記基板領域中に第２導電タイ
    プの第１ウエルと、前記第１ウエル中の第１導電タイプ
    の第２ウエルとを含んでおり、ここで、複数の前記第１
    ドレイン拡散領域、複数の前記ソース拡散領域及び複数
    の前記第２ドレイン拡散領域が前記第２ウエル中に形成
    されて、前記セルにストアされた内容を変える操作中
    に、前記ソース及びドレインの少なくとも１つに負の電
    位を印加できるようになっている。
13. 【請求項１３】請求項８に記載の浮遊ゲート・トランジ
    スタ・アレイで、前記浮遊ゲートトランジスタが、フラ
    ッシュ・イーピーロム・セルを構成している。
14. 【請求項１４】第１導電タイプの基板領域を有する、半
    導体基板上のフラッシュ・イーピーロム集積回路モジュ
    ールで； 前記基板領域中の、第２導電タイプの第１ウエル及び前
    記第１ウエル中の第１導電タイプの第２ウエルと； 少なくともＭ行及び2Nコラムのフラッシュ・イーピーロ
    ム・セルを含むアレイとからなり、ここで、フラッシュ
    ・イーピーロム・セルの2Nコラムが； フラッシュ・イーピーロム・セルのＮ対のコラムで、各
    コラム対が、複数のセグメントとからなり、ここで、複
    数のセグメントの各セグメントが； 前記第２ウエル中の前記第１方向に延びる第１ドレイン
    拡散領域と； 前記第２ウエル中の前記第１方向に延びるソース拡散領
    域で、前記第１ドレイン拡散領域から離れて、前記ソー
    スと第１ドレイン拡散領域との間に第１のチャネル領域
    を形成するものと； 前記第２ウエル中の前記第１方向に延びる第２のドレイ
    ン拡散領域で、前記ソース拡散領域から離れて、前記ソ
    ースと第２ドレイン拡散領域との間に第２のチャネル領
    域を形成するものと； 前記基板上で、前記第１及び第２チャネル領域上で、前
    記ソース拡散領域上で、且つ前記第１及び第２ドレイン
    拡散領域上での、第１分離層と； 前記第１チャネル領域上の第１絶縁層上の、複数の浮遊
    ゲート電極の第１の複数の電極と； 前記第２チャネル領域上の第１絶縁層上の、複数の浮遊
    ゲート電極の第２の複数の電極と； 前記複数の第１及び第２浮遊ゲート電極上の第２絶縁層
    と； 従って、各セグメントは、コラム対の内の第１のコラム
    のフラッシュ・イーピーロム・セルの第１のセットと、
    コラム対の内の第２のコラムのフラッシュ・イーピーロ
    ム・セルの第２のセットとを含んでおり； Ｍ本のワード線で、それぞれがフラッシュ・イーピーロ
    ム・セルのＭ行の内の１つのフラッシュ・イーピーロム
    ・セルに接続されるものと、Ｍ本のワード線のサブセッ
    トのメンバーで、それぞれが与えられたセグメントの第
    １セット中のフラッシュ・イーピーロム・セルに接続さ
    れるものと；与えられたセグメントの第２セット中のフ
    ラッシュ・イーピーロム・セルと； Ｎ本の総括ビット線と； 前記Ｎ本の総括ビット線に接続されるデータ入出力回路
    で、フラッシュ・イーピーロム・セルの2Nコラム中のデ
    ータの読み出し、書込みのできるものと； 選択回路で、複数のセグメントの第１及び第２ドレイン
    拡散領域に接続され、かくして、フラッシュ・イーピー
    ロム・セルの2Nコラム及びＮ本の総括ビット線に接続さ
    れ、こうして2Nコラムの２コラムを、それぞれＮ本の総
    括ビット線に選択的に接続できるようにし、従って、デ
    ータ入出力回路による、フラッシュ・イーピーロム・セ
    ルの2Nコラムへのアクセスが、Ｎ本の総括ビット線を介
    してなされるようになっているものと； 選択されたフラッシュ・イーピーロム・セルの浮遊ゲー
    ト電極のディスチャージ操作中に、負の電位をワード線
    に印加し、また選択されたフラッシュ・イーピーロム・
    セルの浮遊ゲート電極のチャージ操作中に、ソース拡散
    領域及びドレイン拡散領域の少なくとも１つに負の電位
    を印加するプログラム回路と； から構成される集積回路モジュール。
15. 【請求項１５】請求項14に記載の集積回路モジュール
    で、セグメントは更に、第１及び第２の複数の浮遊ゲー
    ト電極上のワード線絶縁層と、このワード線絶縁層上の
    ワード線と；及びこのワード線上のビット線絶縁層と、
    前記ワード線絶縁層上の総括ビット線を含んでいる。
16. 【請求項１６】請求項15に記載の集積回路モジュール
    で、前記ワード線はポリシリコンからなり、また総括ビ
    ット線は金属からなっている。
17. 【請求項１７】請求項14に記載の集積回路モジュール
    で、前記選択回路は、各セグメントに対して、Ｎ本の総
    括ビット線の１つに対応する、絶縁層を介しての、コン
    タクトを含むと共に；前記コンタクト並びに、前記第１
    及び第２ドレイン拡散領域を前記コンタクトに選択的に
    接続するための、前記第１及び第２ドレイン拡散領域に
    接続された回路を有している。
18. 【請求項１８】請求項17に記載の集積回路モジュール
    で、前記選択回路は、各セグメントに対して、前記第１
    ドレイン拡散領域中の第１ターミナル及び前記コンタク
    トに接続される第２ターミナルとを有する第１トランジ
    スタと；前記第２ドレイン拡散領域中の第１ターミナル
    及び前記コンタクトに接続される第２ターミナルとを有
    する第２トランジスタとを有している。
19. 【請求項１９】請求項14に記載の集積回路モジュール
    が、更にＭ本のワード線をドライブするロウ・デコーダ
    回路を含み、前記のロウ・デコーダ回路はＭ個のドライ
    バより少ないロウ・デコーダ回路を含んでおり、Ｍ個の
    ドライバより少ないドライバのそれぞれは、ロウ・デコ
    ーダ回路により活性化されている場合には、平行するＭ
    本のワード線中の１以上のセットをドライブするように
    なっており；平行してドライブされるワード線のセット
    は、所定の総括ビット線に接続された複数のセグメント
    の内の所定の１つのフラッシュ・イーピーロム・セルに
    接続された多くて１つのワード線を含んでいる。
20. 【請求項２０】請求項14に記載の集積回路モジュール
    が、更に前記セグメントを分離するために、セグメント
    中の前記第１及び第２ドレイン拡散領域に平行して延び
    る比較的厚い分離領域を含んでいる。
21. 【請求項２１】請求項14に記載の集積回路モジュール
    が、更に冗長セグメントのセットを含んでおり、この冗
    長セグメントのセット中の少なくとも１つは、フラッシ
    ュ・イーピーロム・セルの各コラム対に対応した総括ビ
    ット線に接続されており；また、前記冗長セグメントの
    セットに接続された冗長デコーダ回路は、セルの2Nコラ
    ムから、セルの１またはそれ以上の行を、冗長セグメン
    トのセットの１またはそれ以上の行と置換えるようにプ
    ログラムできるようになっている。
22. 【請求項２２】半導体基板上のフラッシュ・イーピーロ
    ム集積回路モジュールで； フラッシュ・イーピーロム・セルの少なくともＭ行及び
    Ｎコラムを含むメモレ・アレイと； フラッシュ・イーピーロム・セルのＭ行の中の１つのフ
    ラッシュ・イーピーロム・セルのそれぞれに接続される
    Ｍ本のワード線と； 複数のビット線で、それぞれがＮコラムのフラッシュ・
    イーピーロム・セルの１つのフラッシュ・イーピーロム
    ・セルに接続されるものと； 前記複数のビット線に接続されるデータ入出力回路で、
    メモリ・アレイ中のデータを読み出し、書込みできるも
    のと； フラッシュ・イーピーロム・セルの少なくともＸ行及び
    Ｎコラムを含む冗長アレイで、冗長アレイのＮコラムの
    フラッシュ・イーピーロム・セルが複数のビット線に接
    続されているものと； 冗長アレイのＸ本の冗長ワード線に接続される冗長デコ
    ーダ回路で、セルの１またはそれ以上の以上の行を、メ
    モリ・アレイから、冗長アレイの１またはそれ以上の行
    と置換えるようにプログラムできるようになっているも
    のと； で構成され、 さらに、前記セルのＮコラムが； フラッシュ・イーピーロム・セルのコラムのN/2対で、
    コラムの各対が、複数のセグメントから構成され、複数
    のセグメントのそれぞれのセグメントが； 前記選択回路に接続された２本のローカル・ビット線
    と； ソース参照回路に接続された１本のローカル・ソース線
    と； 前記の２本のローカル・ビット線の１本と１本のローカ
    ル・ソース線との間のコラム対の第１コラム中のフラッ
    シュ・イーピーロム・セルの第１のセットと； 前記の２本のローカル・ビット線の他の１本と１本のロ
    ーカル・ソース線との間のコラム対の第２コラム中のフ
    ラッシュ・イーピーロム・セルの第２のセットと； Ｍ本のワード線のサブ・セットのメンバーで、それぞれ
    が前記第１のセットのフラッシュ・イーピーロム・セル
    及び第２のセットのフラッシュ・イーピーロム・セルに
    接続され、かくてＭ本のワード線のサプ・セットのメン
    バーが、前記第１セットのフラッシュ・イーピーロム・
    セル及び前記第２セットのフラッシュ・イーピーロム・
    セルを含むことになるものと； 前記２本のローカルビット線と、Ｎ本のビット線の少な
    くとも１つに接続されるセグメント選択回路で、前記セ
    グメント中の第１及び第２セットを複数のビット線の少
    なくとも１つに選択的に接続するものと； 冗長デコーダが冗長アレイにアクセスしたときに、複数
    のセグメントの少なくとも１つのサブ・セットに対して
    セグメント選択回路を不作動にする回路と； から構成されている。
23. 【請求項２３】請求項22に記載の集積回路モジュール
    で、前記複数のビット線が、N/2本のビット線を含んで
    おり、また各セグメントに対する前記セグメント選択回
    路がN/2本のビット線の１つに接続されて、かくてフラ
    ッシュ・イーピーロム・セルの、データ入出力回路によ
    る、Ｎコラムへのアクセスが、N/2本のビ，ツト線を介
    してなされるようになっている。
24. 【請求項２４】請求項22に記載の集積回路モジュール
    が、前記Ｎコラムの上の絶縁層を含み、ここで前記N/2
    本のビット線が前記絶縁層の上にあり、また、前記セグ
    メント選択回路は、前記絶縁層を介しての、対応する前
    記N/2本のビット線の１つへの、コンタクトを含んでお
    り、また、前記コンタクト及び２本のローカルビット線
    とに接続される回路は、２本のローカルビット線を前記
    コンタクトに選択的に接続するようになっている。
25. 【請求項２５】請求項22に記載の集積回路モジュール
    で、前記冗長アレイは冗長セグメントのセットを含んで
    おり、前記セット中の少なくとも１つの冗長セグメント
    は、フラッシュ・イーピーロム・セルの各コラム対に対
    応するビット線に接続され、また、前記冗長デコーダ回
    路は、前記冗長セグメントのセットに接続される回路を
    含んでおり、セルの１またはそれ以上の以上の行を、セ
    ルのＮコラムから、冗長セグメントのセット中の１また
    はそれ以上の行と置換えるようにプログラムできるよう
    になっている。
26. 【請求項２６】請求項22に記載の集積回路モジュール
    で、前記複数のセグメント中の前記ローカル・ビット線
    及びローカル・ソース線は、前記半導体基板の埋込み拡
    散領域で構成されている。
27. 【請求項２７】請求項26に記載の集積回路モジュール
    で、前記セグメント選択回路は、各セグメントに対し
    て、前記ローカルビット線の１つの埋込み拡散領域中の
    第１ターミナルを有する第１トランジスタ及び前記コン
    タクトに接続された第２ターミナル、並びに前記ローカ
    ルビット線の他の１つの埋込み拡散領域中の第１ターミ
    ナルを有する第２トランジスタ及び前記コンタクトに接
    続された第２ターミナルを有している。
28. 【請求項２８】請求項22に記載の集積回路モジュール
    は、Ｍ本のワード線をドライブするロウ・デコーダ回路
    を含み、前記のロウ・デコーダ回路はＭ個のドライバよ
    り少ないロウ・デコーダ回路を含んでおり、Ｍ個のドラ
    イバより少ないドライバのそれぞれは、ロウ・デコーダ
    回路により活性化されている場合には、平行するＭ本の
    ワード線中の１以上のセットをドライブするようになっ
    ており；平行してドライブされるワード線のセットは、
    所定の総括ビット線に接続された複数のセグメントの内
    の所定の１つのフラッシュ・イーピーロム・セルに接続
    された多くて１つのワード線を含んでおり；且つ前記冗
    長デコーダは、前記メモリ・アレイ中の所定のロウ・ド
    ライバによりドライブされる全ての行を、冗長アレイ中
    の行と置換えるためのドライバを含んでいる。
29. 【請求項２９】半導体基板上のフラッシュ・イーピーロ
    ム集積回路モジュールで： フラッシュ・イーピーロム・セルの複数のロウ及び複数
    のコラムを含むメモリ・アレイと； 複数のワード線で、それぞれが、フラッシュ・イーピー
    ロム・セルの行の１つでのフラッシュ・イーピーロム・
    セルに接続されるものと； 複数の総括ビット線と； 前記の複数の総括ビット線に接続されるデータ入出力回
    路で、前記メモリ・アレイ中のデータ読み出し及び書込
    みができるものと； フラッシュ・イーピーロム・セルの複数のコラムで、複
    数のコラムのセットを含み；各コラムのセットが； 第１の方向に延びる第１の拡散領域と、 前記第１の方向に延びる第２の拡散領域で、前記第１の
    拡散領域から離間して、前記第１及び第２拡散領域の間
    に第１チャネル領域を形成するものと、 前記第１の方向に延びる第３の拡散領域で、前記第２の
    拡散領域から離間して、前記第２及び第３拡散領域の間
    に第２チャネル領域を形成するものと、 前記基板上で、第１及び第２チャネル上で、且つ第１、
    第２及び第３の拡散領域上の第１絶縁層と、 前記第１チャネル領域上での、第１絶縁層上の、第１の
    複数の浮遊ゲート電極と、 前記第２チャネル領域上での、第１絶縁層上の、第２の
    複数の浮遊ゲート電極と、 前記の第１及び第２の複数の浮遊ゲート電極上の第２の
    絶縁層と、 従って、前記セット中の２つのコラムが第２拡散領域を
    共通にしているものと、から構成されているフラッシュ
    ・イーピーロム集積回路モジュール。
30. 【請求項３０】請求項29に記載のフラッシュ・イーピー
    ロム集積回路モジュールで、前記コラムのセットの少な
    くとも１つが、 前記第１の方向に延び、前記第３の拡散領域から離間し
    て、第３のチャネル領域を形成する少なくとも１つの第
    ４の拡散領域を含むと共に、また、前記第３チャネル領
    域上の第３の複数の浮遊ゲート電極を含み、従って、セ
    ット内の２つ間のコラムが、前記第３拡散領域を共通に
    している。
31. 【請求項３１】請求項29に記載のフラッシュ・イーピー
    ロム集積回路モジュールで、前記コラムのセットの少な
    くとも１つが、前記第１の方向に延び、前記第３の拡散
    領域から離間して、第３のチャネル領域を形成する少な
    くとも１つの第４の拡散領域を含むと共に、また、前記
    第３チャネル領域上の第３の複数の浮遊ゲート電極を含
    み； 且つ、前記第１の方向に延び、前記第４の拡散領域から
    離間して、第４のチャネル領域を形成する少なくとも１
    つの第５の拡散領域を含むと共に、また、前記第４チャ
    ネル領域上の第４の複数の浮遊ゲート電極を含み； 従って、前記セットはセルの４つのコラムを含み、この
    中で、第１拡散領域はドレインを備え、第２拡散領域は
    ソースを備え、第３拡散領域はドレインを備え、第４拡
    散領域はソースを備え、且つ第５拡散領域はドレインを
    備えている。
32. 【請求項３２】請求項29に記載のフラッシュ・イーピー
    ロム集積回路モジュールで、選択回路が、フラッシュ・
    イーピーロム・セルの複数のコラムに接続されると共
    に、複数の総括ビット線に接続されて、フラッシュ・イ
    ーピーロム・セルのコラムを総括ビット線に選択的に接
    続するようになっており、従って、データ入出力回路に
    よる、フラッシュ・イーピーロム・セルの複数のコラム
    へのアクセスが、複数の総括ビット線を介してなされる
    ようになっている。
33. 【請求項３３】請求項32に記載のフラッシュ・イーピー
    ロム集積回路モジュールで、前記の複数のコラムはＮセ
    ットのコラムを含み、また複数の総括ビット線はＮ本の
    総括ビット線を含み、且つ前記選択回路は、Ｎセットの
    コラムのそれぞれのコラム中で、Ｎ本の総括ビット線の
    １つを共有するようになっている。
34. 【請求項３４】請求項32に記載のフラッシュ・イーピー
    ロム集積回路モジュールで、前記選択回路は、所定のコ
    ラムのセットに対して、前記第１及び第３拡散線に接続
    されると共に、Ｎ本の総括ビット線の１つに接続される
    選択回路のセットを含んで、前記第１及び第３拡散線
    を、Ｎ本の総括ビット線の１つに選択的で接続できるよ
    うになっている。
35. 【請求項３５】請求項34に記載のフラッシュ・イーピー
    ロム集積回路モジュールが、前記複数のコラム上の分離
    層を含み、また、ここで、複数の総括ビット線が前記分
    離層の上にあり、また前記セット選択回路は、前記Ｎ本
    の総括ビット線の対応する１つへの、前記分離層を介し
    ての、コンタクトを含み、且つ回路は、前記の２つの拡
    散線を前記コンタクトに選択的に接続するために、前記
    コンタクト及び前記第１及び第３拡散線に接続されてい
    る。
36. 【請求項３６】請求項35に記載のフラッシュ・イーピー
    ロム集積回路モジュールで、前記セット選択回路は、各
    セットに対して、前記第１拡散領域中の第１ターミナル
    を有する第１トランジスタ及び前記コンタクトに接続さ
    れる第１ターミナル並びに前記第３拡散領域中の第１タ
    ーミナルを有する第２トランジスタ及び前記コンタクト
    に接続される第２ターミナルを含んでいる。
37. 【請求項３７】請求項29に記載のフラッシュ・イーピー
    ロム集積回路モジュールが、複数のワード線をドライブ
    するロウ・デコーダ回路を含み、前記ロウ・デコーダ回
    路は複数のドライバを含み、前記のドライバのそれぞれ
    は、ロウ・デコーダ回路により活性化されている場合に
    は、平行する複数のワード線の１つ以上のセットをドラ
    イブするようになっている。