KR20120000281A - 마스크 롬 - Google Patents

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KR20120000281A
KR20120000281A KR1020100060569A KR20100060569A KR20120000281A KR 20120000281 A KR20120000281 A KR 20120000281A KR 1020100060569 A KR1020100060569 A KR 1020100060569A KR 20100060569 A KR20100060569 A KR 20100060569A KR 20120000281 A KR20120000281 A KR 20120000281A
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fake
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doping
transistor
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KR1020100060569A
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양승진
김용태
양혁수
문정호
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삼성전자주식회사
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Abstract

마스크 롬이 제공된다. 마스크 롬은 제1 도전형의 기판 내에 형성되며 서로 이격되어 나란히 형성되는 복수개의 제2 도전형의 도핑 라인, 상기 제2 도전형의 도핑 라인 및 상기 기판 상에 형성된 제1 절연막, 상기 제1 절연막 상에 형성된 복수개의 도전 패드, 상기 제1 절연막 및 상기 도전 패드 상에 형성된 제2 절연막, 상기 제2 절연막 상에 형성되고 서로 이격되어 나란히 형성되며, 상기 제2 도전형의 도핑 라인과 교차하는 복수개의 배선, 상기 제1 절연막 내에 형성되며 상기 제2 도전형의 도핑 라인과 상기 도전 패드를 전기적으로 연결하는 콘택 플러그, 상기 제2 절연막 내에 형성되며 상기 도전 패드와 상기 배선을 전기적으로 연결하는 비아를 포함하되, 상기 제2 도전형의 도핑 라인과 상기 배선이 교차하는 지점은 메모리 셀로 정의되며, 제1 타입의 상기 메모리 셀에는 상기 콘택 플러그 및 상기 비아가 형성되며, 제2 타입의 상기 메모리 셀에는 상기 콘택 플러그 및 상기 비아 중 적어도 하나가 형성되지 않는다.

Description

마스크 롬{Mask Rom}
본 발명은 마스크 롬에 관한 것이다.
메모리, 특히 마스크 롬을 이용하는 시스템 중에서 보안(security)이 중요시 되는 시스템에서는 마스크 롬에 저장되어 있는 코드 데이터의 해킹을 방지하는 것이 중요하다.
마스크 롬에서는 감지 증폭기의 출력 또는 비트 라인이나 데이터 라인을 모니터링하여 코드 데이터를 분석하는 것이 가능하다. 또한 메탈 콘택 플러그나 비아를 이용하는 마스크 롬의 경우에는 콘택 플러그층 또는 비아층을 분석하여 코드 데이터의 내용을 알아낼 수도 있다.
본 발명이 해결하고자 하는 과제는, 마스크 롬에 저장되어 있는 코드 데이터의 해킹을 방지할 수 있는 보완성이 강화된 마스크 롬을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 마스크 롬의 일 태양은, 제1 도전형의 기판 내에 형성되며 서로 이격되어 나란히 형성되는 복수개의 제2 도전형의 도핑 라인, 상기 제2 도전형의 도핑 라인 및 상기 기판 상에 형성된 제1 절연막, 상기 제1 절연막 상에 형성된 복수개의 도전 패드, 상기 제1 절연막 및 상기 도전 패드 상에 형성된 제2 절연막, 상기 제2 절연막 상에 형성되고 서로 이격되어 나란히 형성되며, 상기 제2 도전형의 도핑 라인과 교차하는 복수개의 배선, 상기 제1 절연막 내에 형성되며 상기 제2 도전형의 도핑 라인과 상기 도전 패드를 전기적으로 연결하는 콘택 플러그, 상기 제2 절연막 내에 형성되며 상기 도전 패드와 상기 배선을 전기적으로 연결하는 비아를 포함하되, 상기 제2 도전형의 도핑 라인과 상기 배선이 교차하는 지점은 메모리 셀로 정의되며, 제1 타입의 상기 메모리 셀에는 상기 콘택 플러그 및 상기 비아가 형성되며, 제2 타입의 상기 메모리 셀에는 상기 콘택 플러그 및 상기 비아 중 적어도 하나가 형성되지 않는다.
상기 기술적 과제를 달성하기 위한 본 발명의 마스크 롬의 다른 태양은, 제1 도전형의 기판 내에 형성되며 서로 이격되어 나란히 형성되는 복수개의 제2 도전형의 도핑 라인, 상기 제2 도전형의 도핑 라인 및 상기 기판 상에 차례로 형성된 제1 및 제2 절연막, 상기 제2 절연막 상에 형성되고 서로 이격되어 나란히 형성되며, 상기 제2 도전형의 도핑 라인과 교차하는 복수개의 배선, 상기 제1 절연막 상에 형성되며 상기 제2 도전형의 도핑 라인과 상기 배선이 교차하는 지점에 대응하여 각각 형성되는 복수개의 도전 패드를 포함하되, 상기 제2 도전형의 도핑 라인과 상기 배선이 교차하는 지점은 메모리 셀로 정의되며, 제1 타입의 메모리 셀에서는 상기 제2 도전형의 도핑 라인과 상기 배선이 전기적으로 연결되며, 제2 타입의 메모리 셀에서는 상기 제2 도전형의 도핑 라인과 상기 도전 패드 사이 및 상기 도전 패드와 상기 배선 사이 중 적어도 하나를 전기적으로 단절하여 상기 제2 도전형의 도핑 라인과 상기 배선이 전기적으로 단절된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 마스크 롬의 평면도이다.
도 2는 도 1의 I-I' 선을 따라 자른 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 마스크 롬의 평면도이다.
도 4는 도 3의 II-II' 선을 따라 자른 단면도이다.
도 5는 도 3의 III-III' 선을 따라 자른 단면도이다.
도 6은 도 5에 대한 변형예를 도시하는 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 마스크 롬의 평면도이다.
도 8은 도 7의 IV-IV' 선을 따라 자른 단면도이다.
도 9는 도 7의 V-V' 선을 따라 자른 단면도이다.
도 10은 도 9에 대한 변형예를 도시하는 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 마스크 롬의 평면도이다.
도 12 내지 도 16은 도 2에 도시된 본 발명의 일 실시예에 따른 마스크 롬의 제조 방법을 공정 단계별로 나타낸 단면도이다.
도 17 내지 도 18은 도 4 및 도 5에 도시된 본 발명의 다른 실시예에 따른 마스크 롬의 제조 방법을 설명하기 위한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "이루어지다(made of)"는 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 마스크 롬을 설명한다. 도 1은 본 발명의 일 실시예에 따른 마스크 롬의 평면도이며, 도 2는 도 1의 I-I' 선을 따라 자른 단면도이다.
도 1 및 도 2를 참조하면, 기판(100) 내에는 활성영역(103)을 정의하는 소자분리막(105)이 형성된다. 활성영역(103)은 예를 들어, 라인 형태일 수 있으며, 서로 나란히 형성될 수 있다. 소자분리막(105)은 일반적으로 LOCOS(LOCal Oxidation of Silicon)방법을 이용한 FOX(Field OXide) 또는 STI(Shallow Trench Isolation)가 될 수 있다. 기판(100)은 제1 도전형의 불순물로 도핑되어 있을 수 있다. 기판(100) 내에 다수의 웰(well)이 형성되어 있을 수 있다.
활성영역(103) 내에 제2 도전형의 불순물로 도핑된 도핑 라인(111, 112, 113, 114)이 형성된다. 상기 제1 도전형이 P형이면 상기 제2 도전형은 N형이고, 상기 제1 도전형이 N형이면 상기 제2 도전형은 P형이다. 도핑 라인(111, 112, 113, 114)은 활성영역(103)을 따라 연장되어 라인 형태를 가질 수 있다. 도핑 라인(111, 112, 113, 114)은 제1 도전형의 기판(100) 내에 서로 이격되어 나란히 형성될 수 있으며, 인접한 도핑 라인들(111, 112, 113, 114) 사이에는 소자분리막(105)이 위치한다.
도핑 라인(111, 112, 113, 114)의 일 단부에는 각각의 도핑 라인(111, 112, 113, 114)과 연결된 제1 데코더(161, 162, 163, 164)가 형성될 수 있다. 제1 데코더(161, 162, 163, 164)는 도핑 라인(111, 112, 113, 114)을 어드레싱하기 위한 것이며, 셀렉트(select) 트랜지스터로 형성될 수 있다. 여기서 각각의 제1 데코더(161, 162, 163, 164)는 도핑 라인(111, 112, 113, 114) 각각에 대응하여 형성된 제1 게이트 전극(171, 172, 173, 174)을 가질 수 있다.
제1 절연막(120)이 도핑 라인(111, 112, 113, 114)이 형성된 기판(100) 전면 상에 형성된다. 제1 절연막(120)은 실리콘 산화막으로 형성될 수 있다.
제1 절연막(120) 표면에는 도전 패드(130)가 형성된다. 도전 패드(130)는 도핑 라인(111, 112, 113, 114)과 후술하는 배선(151, 152, 153, 154)이 교차하는 영역, 즉 메모리 셀 영역에 대응하여 형성된다. 도전 패드(130)는 도핑 라인(111, 112, 113, 114)과 배선(151, 152, 153, 154)이 교차하는 영역마다 각각 형성된다.
제1 절연막(120) 내에는 도핑 라인(111, 113)의 일정 영역을 노출시키는 제1 콘택홀(123)이 선택적으로 형성되며, 제1 콘택홀(123) 내에는 도핑 라인(111, 113)과 도전 패드(130)를 전기적으로 연결하기 위한 콘택 플러그(125)가 형성된다.
도전 패드(130) 및 제1 절연막(120) 상에는 제2 절연막(140)이 형성된다. 제2 절연막(140)의 표면에는 배선(151, 152, 153, 154)이 형성된다. 배선(151, 152, 153, 154)은 도핑 라인(111, 112, 113, 114)과 서로 교차하도록 형성된다. 배선(151, 152, 153, 154)은 서로 이격되어 나란히 위치할 수 있다. 배선(151, 152, 153, 154)은 데이터가 출력되는 비트 라인(bit line)일 수 있으며, 감지 증폭기(sense amplifier)에 연결될 수 있다.
제2 절연막(140) 내에는 도전 패드(130)의 일정 영역을 노출시키는 제2 콘택홀(143)이 선택적으로 형성되며, 제2 콘택홀(143) 내에는 배선(151, 152, 153, 154)과 도전 패드(130)를 전기적으로 연결하기 위한 비아(145)가 형성된다.
콘택 플러그(125), 도전 패드(130), 비아(145), 및 배선(151, 152, 153, 154)은 텅스텐 또는 몰리브덴 등과 같은 금속, 질화티타늄 또는 질화탄탈늄 등과 같은 질화금속, 또는 텅스텐실리사이드, 티타늄실리사이드, 니켈실리사이드 또는 코발트실리사이드 등과 같은 금속실리사이드 등으로 형성될 수 있다. 콘택 플러그(125), 도전 패드(130), 비아(145), 및 배선(151, 152, 153, 154)은 서로 다른 물질로 형성될 수도 있으며, 그들 중 일부는 서로 동일한 물질로 형성될 수도 있다.
도핑 라인(111, 112, 113, 114)과 배선(151, 152, 153, 154)의 교차 지점은 메모리 셀(a, b, c, d)로 정의된다. 기판(100)에는 복수개의 메모리 셀(a, b, c, d)들이 행 및 열 방향을 따라 2차원적으로 배열될 수 있다. 도 1에 있어서 도핑 라인(111, 112, 113, 114)과 평행한 방향은 열 방향으로 정의되고, 배선(151, 152, 153, 154)과 평행한 방향은 행 방향으로 정의될 수 있다.
각각의 메모리 셀(a, b, c, d)에는 제1 도전형의 기판(100)과 제2 도전형의 도핑 라인(111, 112, 113, 114)에 의해 형성되는 다이오드(111a, 112a, 113a, 114a)가 각각 형성되어 있다.
메모리 셀(a, b, c, d)은 도핑 라인(111, 112, 113, 114)과 배선(151, 152, 153, 154)의 전기적 연결 여부에 따라서 온(on)-메모리 셀(예를 들어, 제1 타입의 메모리 셀) 또는 오프(off)-메모리 셀(예를 들어, 제2 타입의 메모리 셀)로 구별될 수 있다.
본 실시예에서 오프-메모리 셀(b, c, d)은 세 가지 형태로 구현될 수 있다. 즉 콘택 플러그(125) 및 비아(145) 중 적어도 어느 하나를 형성하지 않음으로써 오프-메모리 셀(b, c, d)을 형성할 수 있다. 구체적으로, 콘택 플러그(125)를 형성하지 않음으로써 도핑 라인(112)과 전극 패드(130)를 전기적으로 단락시켜서 오프-메모리 셀(b)을 구현할 수 있으며, 비아(145)를 형성하지 않음으로써 전극 패드(130)와 배선(151)을 전기적으로 단락시켜 오프-메모리 셀(c)을 구현할 수 있다. 또는 콘택 플러그(125) 및 비아(145)를 모두 형성하지 않음으로써 도핑 라인(114)과 배선(151)을 전기적으로 단락시켜 오프-메모리 셀(d)을 구현할 수도 있다.
온-메모리 셀(a) 및 오프-메모리 셀(b, c, d) 중 하나에는 논리 "1"의 데이터가 저장되고, 나머지 하나에는 논리 "0"의 데이터가 저장됨으로써, 마스크 롬(1)에 코드 데이터가 코딩될 수 있다.
절연막 내에 형성되는 콘택 플러그 또는 비아를 이용하는 마스크 롬의 경우에 콘택 플러그 또는 비아의 유무를 시각을 이용하여 관찰함으로써 마스크 롬에 코딩된 코드 데이터를 분석할 수 있다.
본 발명의 일 실시예에 따른 마스크 롬(1)의 경우에는 시각을 이용하여 마스크 롬에 코팅된 코드 데이터를 분석하는 경우, 코드 데이터 분석이 용이하지 않다. 구체적으로, 도 1을 참조하면, 시각을 이용하여 메모리 롬(1)을 상면에서 관찰하는 경우, 배선(151, 152, 153, 154)으로 인하여 콘택 플러그(125)와 비아(145)의 존재 여부에 대해서 식별할 수 없다. 배선(151, 152, 153, 154)을 제거하는 경우 비아(145)의 존재 여부는 관찰할 수는 있으나, 비아(145)가 형성되어 있는 메모리 셀(a, b)이더라도 하나는 온-메모리 셀(a)이며, 다른 하나는 오프-메모리 셀(b)일 수 있으므로, 비아(145)의 존재 여부만으로는 코드 데이터를 분석할 수 없다. 또한, 제2 절연막(140) 및 비아(145)를 제거하더라도 도전 패드(130)의 존재로 인하여 콘택 플러그(125)의 존재 여부를 식별할 수 없으므로 코드 데이터를 분석할 수 없다. 도전 패드(130)까지 제거하는 경우에는 코드 데이터의 분석이 가능할 수 있다.
따라서 본 발명의 일 실시예에 따른 메모리 롬(1)은 도핑 라인(111, 112, 113, 114)과 배선(151)의 연결을 콘택 플러그(125) 및 비아(145)의 조합을 이용하여 온/오프-메모리 셀을 구현함으로써, 시각을 이용하여 마스크 롬에 코팅된 코드 데이터를 분석하는 경우, 코드 데이터 분석의 난이도를 증가시킬 수 있다.
도 3 내지 도 6을 참조하여 본 발명의 다른 실시예에 따른 마스크 롬을 설명한다. 도 3은 본 발명의 다른 실시예에 따른 마스크 롬의 평면도이며, 도 4는 도 3의 II-II' 선을 따라 자른 단면도이고, 도 5는 도 3의 III-III' 선을 따라 자른 단면도이다. 도 6은 도 5에 대한 변형예를 도시하는 단면도이다. 도 1 내지 2와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 3 내지 도 5를 참조하면, 본 발명의 다른 실시예에 따른 마스크 롬(2)이 본 발명의 일 실시예에 따른 마스크 롬(1)과 다른 점은, 배선(151, 152, 153, 154)의 일 단부에 각각의 배선(151, 152, 153, 154)과 연결된 제2 데코더(271, 272, 273, 274)가 형성되는 것이다. 제2 데코더(271, 272, 273, 274)는 감지 증폭기에 연결될 수 있다.
제2 데코더(271, 272, 273, 274)는 패스(pass) 트랜지스터로 형성될 수 있다. 이 때 제2 데코더(271, 272, 273, 274)는 제2 게이트 전극(280)을 공유하며, 적어도 하나의 제2 데코더(274)는 패스 트랜지스터와는 달리 페이크(fake) 패스 트랜지스터로 구성된다. 페이크 패스 트랜지스터로 구성되는 제2 데코더(274)는 제2 게이트 전극(280)에 인가되는 전압에 상관없이 항상 턴온이 되거나 항상 턴오프가 될 수 있다. 그 결과 마스크 롬(2)의 코드 데이터 분석시 제2 데코더(274)와 연결된 모든 셀(e, f, g, h)들은 제2 데코더(274)가 턴온되면 모두 온-메모리 셀로 인식되며, 제2 데코더(274)가 턴오프되면 모두 오프-메모리 셀로 인식된다.
도 4를 참조하면, 패스 트랜지스터로 구성되는 제2 데코더(271)는 기판(100) 내에 형성된 웰(281) 및 웰(281) 내에 형성된 소스/드레인 영역(282, 283)을 포함한다. 또한 소스/드레인 영역(282, 283) 중 일부(283)는 콘택 플러그(125) 및 비아(145)를 통하여 배선(151)과 전기적으로 연결되어 있다.
이에 반하여, 도 5를 참조하면, 페이크 패스 트랜지스터로 구성되는 제2 데코더(274)는 기판(100) 내에 형성된 웰 및 소스/드레인 영역 등을 포함하지 않는다. 따라서 페이크 패스 트랜지스터로 구성된 제2 데코더(274)는 제2 게이트 전극(280)에 어떠한 전압이 인가되더라도 채널이 형성되지 않고, 그 결과 항상 턴오프가 된다.
제2 데코더(274)에 연결된 셀(e, f, g, h) 중 셀(h)은 비아(145) 및 콘택 플러그(125)가 모두 형성되어 있는 온-메모리 셀로 형성되어 있다. 예를 들어, 온-메모리 셀인 메모리 셀(h)에 논리 "1"의 데이터가 저장되고, 오프-메모리 셀인 메모리 셀(e, f, g)에 논리 "0"의 데이터가 저장되는 경우, 마스크 롬(2)의 코드 데이터 분석시 제2 데코더(274)에 연결된 모든 메모리 셀(e, f, g, h)은 오프-메모리 셀로 인식되므로, "0, 0, 0, 0"으로 코드 데이터가 분석될 것이다. 따라서 실제로 저장된 코드 데이터와는 다른 코드 데이터로 분석된다. 그러므로 마스크 롬의 코드 데이터 분석의 난이도를 증가시킬 수 있다. 또한 시각으로는 페이크 패스 트랜지스터와 패스 트랜지스터를 구별하기가 어려우므로, 시각을 이용한 코드 데이터 분석의 난이도도 증가시킬 수 있다.
한편, 도 6을 참조하면, 제2 데코더(294)를 웰(291) 및 소스/드레인 영역(292, 293)을 갖는 트랜지스터로 구성하더라도, 제2 데코더(도 4의 271)와는 서로 다른 도전형의 MOS 트랜지스터로 구성함으로써, 제2 데코더(274)를 페이크 패스 트랜지스터로 구성할 수 있다. 예를 들어, 제2 데코더(도 4의 271)를 제1 도전형의 MOS 트랜지스터(예를 들어, PMOS 트랜지스터)로 구성하고, 제2 데코더(274)를 제2 도전형의 MOS 트랜지스터(예를 들어, NMOS 트랜지스터)로 구성함으로써, 제2 데코더(274)를 페이크 패스 트랜지스터로 구성할 수도 있다. 또는 제2 데코더(274)를 구성하는 웰(291)의 도핑 농도를 제2 데코더(도 4의 271)를 구성하는 웰(281)의 도핑 농도와 달리하여 문턱 전압을 서로 다르게 형성함으로써, 제2 데코더(274)를 페이크 패스 트랜지스터로 구성할 수도 있다. 또는 제2 데코더(294)를 구성하는 웰(291)에 제2 데코더(도 4의 271)의 웰(281) 형성시 이루어지는 불순물 주입 공정 이외에 추가의 불순물을 주입함으로써, 제2 데코더(294)의 문턱 전압을 제2 게이트 전극(280)에 인가되는 전압 이상으로 형성할 수도 있다. 이 때, 제2 데코더(294)의 문턱 전압이 제2 게이트 전극(280)에 인가되는 전압보다 높으므로, 제2 데코더(294)는 제2 게이트 전극(280)에 전압이 인가되더라도 항상 턴오프가 된다.
도 7 내지 도 10을 참조하여 본 발명의 또 다른 실시예에 따른 마스크 롬을 설명한다. 도 7은 본 발명의 또 다른 실시예에 따른 마스크 롬의 평면도이며, 도 8은 도 7의 IV-IV' 선을 따라 자른 단면도이고, 도 9는 도 7의 V-V' 선을 따라 자른 단면도이다. 도 10은 도 9에 대한 변형예를 도시하는 단면도이다. 도 1 내지 도 6과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 7 내지 도 9를 참조하면, 본 발명의 또 다른 실시예에 따른 마스크 롬(3)이 본 발명의 다른 실시예에 따른 마스크 롬(2)과 다른 점은, 각각의 도핑 라인(111, 112, 113, 114)의 일 단부에 위치하는 제1 데코더(161, 362, 163, 164) 중 적어도 하나의 제1 데코더(362)는 셀렉트 트랜지스터와는 달리 페이크 셀렉트 트랜지스터로 구성되는 것이다. 또한 배선(151, 152, 153, 154)의 일 단부에 각각의 배선(151, 152, 153, 154)과 연결된 제2 데코더(271, 272, 273, 474)는 모두 패스 트랜지스터로 구성되는 것이다.
도 8을 참조하면, 셀렉트 트랜지스터로 구성되는 제1 데코더(161)는 도핑 라인(111) 내에 형성된 소스/드레인 영역(181, 182)을 포함한다. 이에 반하여 도 9를 참조하면, 페이크 셀렉트 트랜지스터로 구성되는 제1 데코더(362)는 도핑 라인(112) 내에 형성된 소스/드레인 영역을 포함하지 않는다. 따라서 페이크 셀렉트 트랜지스터로 구성된 제1 데코더(362)는 제1 게이트 전극(172)에 어떠한 전압이 인가되더라도 채널이 형성되지 않고, 그 결과 항상 턴오프가 된다.
마스크 롬(3)의 코드 데이터 분석시 도핑 라인(112)을 어드레싱하기 위하여 제1 게이트 전극(172)에 일정 전압을 인가하는 경우, 도핑 라인(112)이 어드레싱된 것처럼 보이지만, 페이크 셀렉트 트랜지스터로 구성된 제1 데코더(362)는 도핑 라인(112)을 실제로 어드레싱하지 못한다. 따라서 코드 데이터 분석시 제1 데코더(362)에 연결된 온-메모리 셀(k)도 오프-메모리 셀로 인식되므로, 제1 데코더(362)에 연결된 모든 메모리 셀(b, k, l, f)의 코드 데이터 분석시 "0, 0, 0, 0"으로 코드 데이터가 분석될 것이다. 따라서 실제로 저장된 코드 데이터와는 다른 코드 데이터로 분석된다. 그러므로 마스크 롬의 코드 데이터 분석의 난이도를 증가시킬 수 있다. 또한 시각으로는 페이크 셀렉트 트랜지스터와 셀렉트 트랜지스터를 구별하기가 어려우므로, 시각을 이용한 코드 데이터 분석의 난이도도 증가시킬 수 있다.
한편, 도 10을 참조하면, 제1 데코더(362')를 소스/드레인 영역(191, 192)을 갖는 트랜지스터로 구성하더라도, 제1 데코더(도 8의 161)와는 서로 다른 도전형의 MOS 트랜지스터로 구성함으로써, 제1 데코더(362')를 페이크 셀렉트 트랜지스터로 구성할 수 있다. 예를 들어, 제1 데코더(도 8의 161)를 제1 도전형의 MOS 트랜지스터(예를 들어, PMOS 트랜지스터)로 구성하고, 제1 데코더(362')를 제2 도전형의 MOS 트랜지스터(예를 들어, NMOS 트랜지스터)로 구성함으로써, 제1 데코더(362')를 페이크 셀렉트 트랜지스터로 구성할 수도 있다. 또는 제1 데코더(362')의 채널 영역, 즉 소스 영역과 드레인 영역(191, 192) 사이에 위치하는 도핑 라인(112)의 일정 영역의 도핑 농도를 제1 데코더(도 8의 161)의 채널 영역, 즉 소스 영역과 드레인 영역(181, 182) 사이에 위치하는 도핑 라인(111)의 일정 영역의 도핑 농도와 달리하여 문턱 전압을 서로 다르게 형성함으로써, 제1 데코더(362')를 페이크 셀렉트 트랜지스터로 구성할 수도 있다. 또는 제1 데코더(362')의 채널 영역, 즉 소스 영역과 드레인 영역(191, 192) 사이에 위치하는 도핑 라인(112)의 일정 영역에 제1 데코더(도 8의 161)의 채널 영역 형성시 이루어지는 불순물 주입 공정 이외에 추가의 불순물을 주입함으로써, 제1 데코더(362')의 문턱 전압을 제1 게이트 전극(172)에 인가되는 전압 이상으로 형성할 수도 있다. 이 때, 제1 데코더(362')의 문턱 전압이 제1 게이트 전극(172)에 인가되는 전압보다 높으므로, 제1 데코더(362')는 제1 게이트 전극(172)에 전압이 인가되더라도 항상 턴오프가 된다.
도 11을 참조하여 본 발명의 또 다른 실시예에 따른 마스크 롬을 설명한다. 도 11은 본 발명의 또 다른 실시예에 따른 마스크 롬의 평면도이다. 도 1 내지 10과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 11을 참조하면, 본 발명의 또 다른 실시예에 따른 마스크 롬(4)은 각각의 도핑 라인(111, 112, 113, 114)의 일 단부에 위치하는 제1 데코더(161, 362, 163, 164) 중 적어도 하나의 제1 데코더(362)는 셀렉트 트랜지스터와는 달리 페이크 셀렉트 트랜지스터로 형성되며, 각각의 배선(151, 152, 153, 154)의 일 단부에 위치하는 제2 데코더(271, 272, 273, 274) 중 적어도 하나의 제2 데코더(274)는 패스 트랜지스터와는 달리 페이크 패스 트랜지스터로 형성된다.
도 2 및 도 12 내지 도 16을 참조하여 본 발명의 일 실시예에 따른 마스크 롬의 제조 방법을 설명한다. 도 12 내지 도 16은 도 2에 도시된 본 발명의 일 실시예에 따른 마스크 롬의 제조 방법을 공정 단계별로 나타낸 단면도이다. 도 2와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 12를 참조하면, 기판(100) 상에 마스크 패턴(500)을 형성하고, 마스크 패턴(500)을 식각 마스크로 사용하여 기판(100)을 식각하여 활성영역(도 1의 103)을 정의하는 트렌치(501)를 형성한다.
도 13을 참조하면, 트렌치(501)를 메워서 소자분리막(105)을 형성한다. 소자분리막(105)은 갭필(gap-fill) 특성이 우수한 고밀도 플라즈마 실리콘 산화막으로 형성할 수 있다.
기판(100)은 제1 도전형의 불순물로 도핑된다. 기판(100)에 제1 도전형의 불순물 이온들을 주입하여 웰을 형성하는 웰 형성 공정을 수행할 수 있다. 기판(100)은 상기 웰 형성 공정에 의하여 제1 도전형의 불순물로 도핑될 수 있다. 상기 웰 형성 공정은 소자분리막(105)을 형성하기 전에 수행되거나, 이와는 달리, 소자분리막(105)을 형성한 후에 수행될 수 있다. 한편, 기판(100)은 기판(100) 제조시에 제1 도전형의 불순물로 도핑될 수도 있다
활성영역(도 1의 103)에 제2 도전형의 불순물을 주입하여 도핑 라인(111, 112, 113, 114)을 형성한다. 제2 도전형의 불순물을 주입한 후에, 주입된 불순물을 활성화시키기 위하여 열처리를 수행할 수도 있다.
도 14를 참조하면, 도핑 라인(111, 112, 113, 114)이 형성된 기판(100) 전면 상에 제1 절연막(120)을 형성한다. 제1 절연막(120)은 실리콘 산화막으로 형성할 수 있으며, 화학기상증착법을 이용하여 형성할 수 있다.
이어서 소비자 등으로부터 입수된 코드 데이터 정보에 따라 선택될 셀에 도핑 라인(111, 113)의 일정 영역을 노출시키는 제1 콘택홀(123)을 형성한다. 제1 콘택홀(123)은 제1 절연막(120)을 패터닝하여 형성할 수 있다.
도 15를 참조하면, 제1 콘택홀(123) 내에 도전 물질을 충진시켜 콘택 플러그(125)를 형성한다. 이어서, 제1 절연막(120) 상에 도전 패드(130)를 형성한다. 도전 패드(130)는 콘택 플러그(125)를 포함하는 제1 절연막(120) 상에 도전 물질을 증착하고 패터닝하여 형성할 수 있다. 도전 패드(130)는 도핑 라인(111, 112, 113, 114)과 배선(도 1의 151, 152, 153, 154)이 교차하는 메모리 셀 영역마다 각각 형성된다.
도 16을 참조하면, 도전 패드(130)가 형성된 기판(100) 전면 상에 제2 절연막(140)을 형성한다. 이어서 소비자 등으로부터 입수된 코드 데이터 정보에 따라 선택될 셀에 형성된 도전 패드(130)의 일정 영역을 노출시키는 제2 콘택홀(143)을 형성한다. 제2 콘택홀(143)은 제2 절연막(140)을 패터닝하여 형성할 수 있다.
도 2를 참조하면, 제2 콘택홀(143) 내에 도전 물질을 충진시켜 비아(145)를 형성한다. 이어서, 제2 절연막(140) 상에 배선(151)을 형성한다. 배선(151)은 도핑 라인(111, 112, 113, 114)을 교차하도록 형성되며, 제2 절연막(140) 상에 도전 물질을 증착하고 패터닝하여 형성할 수 있다.
도 4 내지 5, 도 12 내지 도 도 18을 참조하여 본 발명의 다른 실시예에 따른 마스크 롬의 제조 방법을 설명한다. 도 17 내지 도 18은 도 4 및 도 5에 도시된 본 발명의 다른 실시예에 따른 마스크 롬의 제조 방법을 설명하기 위한 단면도이다. 도 4 내지 도 5와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 12 내지 도 13에서 언급된 것과 같이 기판(100) 내에 소자분리막(105) 및 도핑 라인(111, 112, 113, 114)을 형성한다.
도 17 및 도 18을 참조하면, 페이크 패스 트랜지스터로 형성되는 제2 데코더(도 5의 274)가 형성되는 영역에는 마스크 패턴(520)을 형성한다. 이어서 기판(100)에 불순물을 주입하여 패스 트랜지스터로 형성되는 제2 데코더(도 4의 271)를 구성하는 웰(281) 및 소스/드레인 영역(282, 283)을 형성한다.
이어소 도 4 및 도 5를 참조하면 기판(100) 상에 제2 게이트 전극(280)을 형성하고, 도 14 내지 도 16에서 언급된 것과 같이 제1 절연막(120), 제1 콘택홀(123), 콘택 플러그(125), 도전 패드(130), 제2 절연막(140), 제2 콘택홀(143), 비아(145), 및 배선(151, 154) 등을 형성한다.
본 발명의 또 다른 실시예들에 따른 마스크 롬의 제조 방법들은 본 발명의 다른 실시예에 따른 마스크 롬의 제조 방법으로부터 당업자가 유추 가능하므로, 본 명세서에서는 자세한 설명은 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 103: 활성영역
105: 소자분리막 111, 112, 113, 114: 도핑 라인
120: 제1 절연막 125: 콘택 플러그
130: 도전 패드 140: 제2 절연막
145: 비아 151, 152, 153, 154: 배선
161, 162, 163, 164: 제1 데코더 271, 272, 273, 274: 제2 데코더

Claims (24)

  1. 제1 도전형의 기판 내에 형성되며 서로 이격되어 나란히 형성되는 복수개의 제2 도전형의 도핑 라인;
    상기 제2 도전형의 도핑 라인 및 상기 기판 상에 형성된 제1 절연막;
    상기 제1 절연막 상에 형성된 복수개의 도전 패드;
    상기 제1 절연막 및 상기 도전 패드 상에 형성된 제2 절연막;
    상기 제2 절연막 상에 형성되고 서로 이격되어 나란히 형성되며, 상기 제2 도전형의 도핑 라인과 교차하는 복수개의 배선;
    상기 제1 절연막 내에 형성되며 상기 제2 도전형의 도핑 라인과 상기 도전 패드를 전기적으로 연결하는 콘택 플러그;
    상기 제2 절연막 내에 형성되며 상기 도전 패드와 상기 배선을 전기적으로 연결하는 비아를 포함하되,
    상기 제2 도전형의 도핑 라인과 상기 배선이 교차하는 지점은 메모리 셀로 정의되며,
    제1 타입의 상기 메모리 셀에는 상기 콘택 플러그 및 상기 비아가 형성되며, 제2 타입의 상기 메모리 셀에는 상기 콘택 플러그 및 상기 비아 중 적어도 하나가 형성되지 않은 마스크 롬.
  2. 제 1항에 있어서,
    상기 도전 패드는 상기 제2 도전형의 도핑 라인과 상기 배선이 교차하는 지점에 대응하여 각각 형성되는 마스크 롬.
  3. 제 1항에 있어서,
    상기 메모리 셀은 상기 기판 내에 형성된 다이오드를 포함하는 마스크 롬.
  4. 제 1항에 있어서,
    상기 제1 타입의 메모리 셀은 온(on)-메모리 셀이며, 상기 제2 타입의 메모리 셀은 오프(off)-메모리 셀인 마스크 롬.
  5. 제 1항에 있어서,
    상기 복수개의 제2 도전형의 도핑 라인의 일 단부에 상기 복수개의 제2 도전형의 도핑 라인과 각각 연결되는 제1 데코더들을 더 포함하는 마스크 롬.
  6. 제 5항에 있어서,
    상기 복수개의 배선의 일 단부에 상기 복수개의 배선과 각각 연결되는 제2 데코더들을 더 포함하는 마스크 롬.
  7. 제 6항에 있어서,
    상기 제2 데코더들 중 일부는 패스(pass) 트랜지스터로 형성되며, 상기 제2 레코더들 중 적어도 하나는 상기 패스 트랜지스터와 상이한 페이크(fake) 패스 트랜지스터로 형성되는 마스크 롬.
  8. 제 7항에 있어서,
    상기 제1 데코더들은 셀렉트(select) 트랜지스터로 형성되는 마스크 롬.
  9. 제 7항에 있어서,
    상기 패스 트랜지스터는 상기 기판 내에 형성된 웰, 소스 및 드레인 영역을 포함하며,
    상기 페이크 패스 트랜지스터는 상기 웰, 상기 소스 및 드레인 영역을 포함하지 않는 마스크 롬.
  10. 제 7항에 있어서,
    상기 패스 트랜지스터는 제1 도전형의 MOS 트랜지스터이며,
    상기 페이크 패스 트랜지스터는 상기 제1 도전형과 다른 제2 도전형의 MOS 트랜지스터인 마스크 롬.
  11. 제 7항에 있어서,
    상기 패스 트랜지스터와 상기 페이크 패스 트랜지스터의 문턱 전압이 서로 상이한 마스크 롬.
  12. 제 7항에 있어서,
    상기 페이크 패스 트랜지스터의 문턱 전압은 상기 페이크 패스 트랜지스터의 게이트 전극에 인가되는 전압보다 큰 마스크 롬.
  13. 제 5항에 있어서,
    상기 제1 데코더들 중 일부는 셀렉트 트랜지스터로 형성되며, 상기 제1 데코더들 중 적어도 하나는 상기 셀렉트 트랜지스터와 상이한 페이크 셀렉트 트랜지스터로 형성되는 마스크 롬.
  14. 제 13항에 있어서,
    상기 셀렉트 트랜지스터는 상기 제2 도전형의 도핑 라인 내에 형성된 소스 및 드레인 영역을 포함하며,
    상기 페이크 셀렉트 트랜지스터는 상기 제2 도전형의 도핑 라인 내에 형성된 소스 및 드레인 영역을 포함하지 않는 마스크 롬.
  15. 제 13항에 있어서,
    상기 페이크 셀렉트 트랜지스터의 문턱 전압은 상기 페이크 셀렉트 트랜지스터의 게이트 전극에 인가되는 전압보다 큰 마스크 롬.
  16. 제 13항에 있어서,
    상기 제1 데코더들 중 일부는 셀렉트 트랜지스터로 형성되며, 상기 제1 데코더들 중 적어도 하나는 상기 셀렉트 트랜지스터와 상이한 페이크 셀렉트 트랜지스터로 형성되는 마스크 롬.
  17. 제 13항에 있어서,
    상기 제2 데코더들은 패스 트랜지스터로 형성되는 마스크 롬.
  18. 제 13항에 있어서,
    상기 제2 데코더들 중 일부는 패스 트랜지스터로 형성되며, 상기 제2 데코더 중 적어도 일부는 상기 패스 트랜지스터와 상이한 페이크 셀렉트 트랜지스터로 형성되는 마스크 롬.
  19. 제 1항에 있어서,
    상기 기판 내에 형성되며, 상기 복수개의 제2 도전형의 도핑 라인 사이에 형성되는 소자분리막을 더 포함하는 마스크 롬.
  20. 제1 도전형의 기판 내에 형성되며 서로 이격되어 나란히 형성되는 복수개의 제2 도전형의 도핑 라인;
    상기 제2 도전형의 도핑 라인 및 상기 기판 상에 차례로 형성된 제1 및 제2 절연막;
    상기 제2 절연막 상에 형성되고 서로 이격되어 나란히 형성되며, 상기 제2 도전형의 도핑 라인과 교차하는 복수개의 배선;
    상기 제1 절연막 상에 형성되며 상기 제2 도전형의 도핑 라인과 상기 배선이 교차하는 지점에 대응하여 각각 형성되는 복수개의 도전 패드를 포함하되,
    상기 제2 도전형의 도핑 라인과 상기 배선이 교차하는 지점은 메모리 셀로 정의되며,
    제1 타입의 메모리 셀에서는 상기 제2 도전형의 도핑 라인과 상기 배선이 전기적으로 연결되며, 제2 타입의 메모리 셀에서는 상기 제2 도전형의 도핑 라인과 상기 도전 패드 사이 및 상기 도전 패드와 상기 배선 사이 중 적어도 하나를 전기적으로 단절하여 상기 제2 도전형의 도핑 라인과 상기 배선이 전기적으로 단절된 마스크 롬.
  21. 제 20항에 있어서,
    상기 복수개의 제2 도전형의 도핑 라인의 일 단부에 상기 복수개의 제2 도전형의 도핑 라인과 각각 연결되는 제1 데코더들을 더 포함하는 마스크 롬.
  22. 제 21항에 있어서,
    상기 제1 데코더들 중 일부는 셀렉트 트랜지스터로 구성되며, 상기 제1 데코더들 중 적어도 하나는 상기 셀렉트 트랜지스터와 상이한 페이크 셀렉트 트랜지스터로 형성되는 마스크 롬.
  23. 제 21항에 있어서,
    상기 복수개의 배선의 일 단부에 상기 복수개의 배선과 각각 연결되는 제2 데코더들을 더 포함하되,
    상기 제2 데코더들 중 일부는 패스 트랜지스터로 형성되며, 상기 제2 레코더들 중 적어도 하나는 상기 패스 트랜지스터와 상이한 페이크(fake) 패스 트랜지스터로 형성되는 마스크 롬.
  24. 제 23항에 있어서,
    상기 제1 데코더들 중 일부는 셀렉트 트랜지스터로 구성되며, 상기 제1 데코더들 중 적어도 하나는 상기 셀렉트 트랜지스터와 상이한 페이크 셀렉트 트랜지스터로 형성되는 마스크 롬.
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