JP2005260254A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法 Download PDFInfo
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Abstract
【解決手段】 メモリアレイに近接して配置した直接周辺回路のnチャネル型MISFETQsと共通ソース線PN1との接続を、メモリセルの蓄積電極15と同一の導電膜で構成したパッド層16を介して電気的に接続することにより、パッド層16の上部に形成するコンタクトホール22のアスペクト比を小さくする。
【選択図】 図2
Description
図5は、本実施の形態のDRAMのメモリアレイおよび直接周辺回路(センスアンプ)の一部を示す回路図である。
図24は、本実施の形態のDRAMのメモリアレイおよび直接周辺回路(ワードシャント部)の一部を示す断面図である。
図26は、本実施の形態のDRAMのメモリアレイおよび直接周辺回路(センスアンプ)の一部を示す回路図、図27は、図26に示すセンスアンプの読出し時のタイミングチャートである。
図31は、本実施の形態のDRAMのメモリアレイおよび直接周辺回路(サブワードドライバ)の一部を示す回路図である。
図32は、本実施の形態のDRAMの直接周辺回路の一部を示す回路図である。
本実施の形態のDRAMは、前記実施の形態5と同様、ビット線をセンスアンプSAに接続されるメインビット線とメモリセルMCが直接接続されるサブビット線とに階層化した例(以下、階層ビット線方式と呼ぶ)である。
2 p型ウエル
3 フィールド絶縁膜
4 ゲート絶縁膜
5 ゲート電極
6 n型半導体領域(ソース領域、ドレイン領域)
7 絶縁膜
8 サイドウォールスペーサ
9 絶縁膜
10 コンタクトホール
11 絶縁膜
12 サイドウォールスペーサ
13 絶縁膜
14 コンタクトホール
15 蓄積電極(SN)
16 パッド層(PAD)
17 コンタクトホール
18 絶縁膜
19 プレート電極(PL)
20 パッド層
21 層間絶縁膜
22 コンタクトホール
23 n型ウエル
24 p型半導体領域
25 コンタクトホール
26 配線
30 コンタクトホール
31 コンタクトホール
32 パッド層
33 コンタクトホール
34 配線
35 コンタクトホール
41 プラグ電極(第1プラグ電極)
42 プラグ電極(第2プラグ電極)
43 第5導電膜
45A BPSG膜
45B 絶縁膜
45 層間絶縁膜
BL ビット線
C 情報蓄積用容量素子
MC メモリセル
MC1 メモリセル
MB メインビット線
MM メモリマット
MM1〜MM4 メモリマット
NSA センスアンプ
PN1 共通ソース線
PSA センスアンプ
Qb サブビット線選択用MISFET
Qn nチャネル型MISFET
Qp pチャネル型MISFET
Qpc サブビット線プリチャージ用MISFET
Qs nチャネル型MISFET
Qt メモリセル選択用MISFET
SA センスアンプ
SB サブビット線
WL ワード線
WL1 第1ワード線
WL1'、WL2' 第2ワード線
Claims (10)
- ワード線と、
データ線と、
一つの上記ワード線と一つの上記データ線にそれぞれ接続されたメモリセルと、
周辺回路とを含み、
上記メモリセルのそれぞれは、第1MISFETと容量素子とを備え、上記周辺回路は第2MISFETを備える半導体集積回路装置の製造方法であって、
上記メモリセルのための第1部分と上記周辺回路のための第2部分とを備える主面を有する半導体基板を準備する工程と、
上記半導体基板の上記主面上に第1導電層を形成して、上記第1導電層をエッチングし、上記半導体基板の上記第1部分内に一つの上記ワード線と上記第1MISFETのゲート電極として機能する第1導電性ストリップを形成し、上記第1導電層をエッチングし、上記半導体基板の上記第2部分内に上記第2MISFETのゲート電極として機能する第2導電性ストリップを形成する工程と、
上記半導体基板の上記第1部分内に第1半導体領域及び上記第2半導体領域を形成する工程と、
上記第1及び第2導電性ストリップ上に第1絶縁膜を形成する工程と、
上記第1絶縁膜上に第2導電層を形成し、上記第2導電層をエッチングし、上記第1部分内に一つの上記データ線として機能する第3導電性ストリップを形成し、上記第2導電層をエッチングし、上記第2部分内に第4導電性ストリップを形成する工程と、
上記第3及び第4導電性ストリップ上に第2絶縁膜を形成する工程と、
上記第2絶縁膜上に第3導電層を形成し、上記第3導電層をエッチングし、上記半導体基板の上記第1部分内に上記容量素子の第1電極を形成する工程と、
上記第1電極上に第4導電層を形成し、上記第4導電層をエッチングし、上記半導体基板の上記第1部分内に上記容量素子の第2電極を形成する工程とを含み、
上記第1及び第2半導体領域は、上記第1導電性ストリップに対して自己整合的に配置され、
上記第1絶縁膜は、上記第1半導体領域上の第1コンタクトホールと上記第2導電性ストリップ上の第2コンタクトホールとを有し、
上記第3導電性ストリップは、上記第1コンタクトホールを介して上記第1半導体領域に電気的に接続され、
上記第4導電性ストリップは、上記第2コンタクトホールを介して上記第2導電性ストリップに電気的に接続され、
上記第2半導体領域に第5導電性ストリップが電気的に接続されることを特徴とする半導体集積回路装置の製造方法。 - 請求項1記載の半導体集積回路装置の製造方法において、
上記第1部分内の第6導電性ストリップ上及び上記第2部分内の上記第2絶縁膜上に第3絶縁膜を形成する工程と、
上記第3絶縁膜上に第5導電層を形成し、上記第5導電層をエッチングし、上記第2部分内に第7導電性ストリップを形成する工程とを更に含み、
上記第3絶縁膜は、上記第4導電性ストリップ上の第3コンタクトホールを有し、
上記第7導電性ストリップは、上記第4導電性ストリップに電気的に接続されることを特徴とする半導体集積回路装置の製造方法。 - 請求項2記載の半導体集積回路装置の製造方法において、
第3絶縁膜を形成する上記工程は、
上記第1部分内の上記第6導電性ストリップ上及び上記第2部分内の上記第2絶縁膜上に酸化シリコン膜を形成する工程と、
上記酸化シリコン膜上にBPSG膜を形成する工程と、
上記BPSG膜の表面を平坦化するために、上記BPSG膜をアニーリングする工程とを備えることを特徴とする半導体集積回路装置の製造方法。 - 請求項2記載の半導体集積回路装置の製造方法において、
上記第1及び第2部分内の上記半導体基板の表面上にフィールド絶縁膜を形成する工程を更に含み、
上記第2導電性ストリップは、上記フィールド絶縁膜上に延びることを特徴とする半導体集積回路装置の製造方法。 - 請求項1記載の半導体集積回路装置の製造方法において、
上記第3導電性ストリップは、上記第4導電性ストリップと一体であることを特徴とする半導体集積回路装置の製造方法。 - 請求項5記載の半導体集積回路装置の製造方法において、
上記周辺回路は、センスアンプ回路を備えることを特徴とする半導体集積回路装置の製造方法。 - ワード線と、
データ線と、
一つの上記ワード線と一つの上記データ線にそれぞれ接続されたメモリセルと、
周辺回路とを含み、
上記メモリセルのそれぞれは第1MISFETと容量素子を備え、上記周辺回路は第2MISFETを備える半導体集積回路装置の製造方法であって、
上記メモリセルのための第1部分と上記周辺回路のための第2部分とを備える主面を有する半導体基板を準傭する工程と、
上記半導体基板の上記主面上に第1導電層を形成し、上記半導体基板の上記第1部分内に一つの上記ワード線と上記第1MISFETのゲート電極として機能する第1導電性ストリップを形成するために上記第1導電層をエッチングし、上記半導体基板の上記第2部分内に上記第2MISFETのゲート電極として機能する第2導電性ストリップを形成するために上記第1導電層をエッチングする工程と、
上記半導体基板の上記第1部分内に第1半導体領域と上記第2半導体領域とを形成する工程と、
上記半導体基板の上記第1及び第2部分内の上記第1及び第2導電性ストリップ上に第1絶縁膜を形成する工程と、
上記第1絶縁膜上に第2導電層を形成し、上記第1部分内に一つの上記データ線として機能する第3導電性ストリップを形成するために上記第2導電層をエッチングし、上記第2部分内に第4導電性ストリップを形成するために上記第2導電層をエッチングする工程と、
上記第3及び第4導電性ストリップ上に第2絶縁膜を形成する工程と、
上記第2絶縁膜上に第3導電層を形成し、上記半導体基板の上記第1部分内に上記容量素子の第1電極を形成するために上記第3導電層をエッチングする工程と、
上記第1電極上に第4導電層を形成し、上記半導体基板の上記第1部分内に上記容量素子の第2電極を形成するために上記第4導電層をエッチングする工程と、
上記第1部分内の第6導電性ストリップと上記第2部分内の上記第2絶縁膜上に第3絶縁膜を形成する工程と、
上記第3絶縁膜上に第5導電層を形成し、上記第2部分内に第7導電性ストリップを形成するために上記第5導電層をエッチングする工程とを含み、
上記第1及び第2半導体領域は、上記第1導電性ストリップに対して自己整合的に配置され、
上記第3導電性ストリップは、上記第1コンタクトホールを介して上記第1半導体領域に電気的に接続され、
上記第4導電性ストリップは、上記第2コンタクトホールを介して上記第2導電性ストリップに電気的に接続され、
上記第2半導体領域に第5導電性ストリップが電気的に接続され、
上記第7導電性ストリップは、上記第4導電性ストリップに電気的に接続されていることを特徴とする半導体集積回路装置の製造方法。 - 請求項1記載の半導体集積回路装置の製造方法において、
上記第3絶縁膜を形成する工程は、
上記第1部分内の上記第6導電性ストリップ上及び上記第2部分内の上記第2絶縁膜上に酸化シリコン膜を形成する工程と、
上記酸化シリコン膜上にBPSG膜を形成する工程と、
上記BPSG膜の表面を平坦化するために、上記BPSG膜をアニーリングする工程とを備えることを特徴とする半導体集積回路装置の製造方法。 - 請求項8記載の半導体集積回路装置の製造方法において、
上記第3導電性ストリップは、上記第4導電性ストリップと一体であることを特徴とする半導体集積回路装置の製造方法。 - 請求項9記載の半導体集積回路装置の製造方法において、
上記周辺回路は、センスアンプ回路を備えることを特徴とする半導体集積回路装置の製造方法。
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JP2005107700A JP3865753B2 (ja) | 1993-08-30 | 2005-04-04 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (2)
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JP6204683A Division JPH07122654A (ja) | 1993-08-30 | 1994-08-30 | 半導体集積回路装置およびその製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9209192B2 (en) | 2010-01-08 | 2015-12-08 | Ps4 Luxco S.A.R.L. | Semiconductor device and method of fabricating the same |
-
2005
- 2005-04-04 JP JP2005107700A patent/JP3865753B2/ja not_active Expired - Lifetime
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US9209192B2 (en) | 2010-01-08 | 2015-12-08 | Ps4 Luxco S.A.R.L. | Semiconductor device and method of fabricating the same |
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