KR20020097486A - 극후반 프로그래밍 롬 및 제조 방법 - Google Patents

극후반 프로그래밍 롬 및 제조 방법 Download PDF

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Abstract

본 발명은 트랜지스터 메모리 셀의 행들을 포함한 다층 집적 회로에 내장된 ROM에 관한 것이다. 영역을 줄이기 위하여, 행내의 각 트랜지스터는 행내의 인접 트랜지스터와 단자를 공유한다. 이렇게 함으로써, 인접 트랜지스터들은 소스나 드레인중 하나를 공유한다. 복수의 접촉 라인의 각 접촉 라인은 각각의 공용 단자에 연결되며 셀을 위한 어드레스 단자로서 작용한다. 복수의 금속층은 충진 비아(via)에 의해 드레인 또는 소스 단자 중 다른 하나에 연결되며, 다른 단자들에 대한 금속 패드를 규정하는 최종 금속층을 가진다. 충진 비아는 선택된 금속 패드를 선택된 신호 라인에 연결하여 선택된 셀들로부터 출력 "1"을 제공한다. 충진 비아에 의해 금속 패드로 연결되지 않은 신호 라인들은 선택된 셀들로 부터 출력 "0"을 제공한다.

Description

극후반 프로그래밍 롬 및 제조 방법{Ultra-late programming ROM and method of manufacture}
전부는 아니더라도 대부분의 내장 마이크로 콘트롤러 부품은 온-보드(on-board)의 판독 전용 메모리(ROM) 모듈을 갖는다. 기술 개발 과정에서, 시스템 설계자들은 마이크로 콘트롤러 코드를 디버깅하기 위해 내장 비휘발성 메모리(NVM)를 통상 사용한다. 그러나, 일단 시스템과 코드가 사용자들에게 배포되고 대량 생산이 시작되면, 비휘발성 메모리를 대체하여 ROM을 사용한다. 이렇게 하면 직접적으로는 다이(die) 크기를 감소시키고(프로그램 ROM은 다이의 크기를 결정하는 주요 요소이다), 간접적으로는 테스트 비용을 삭감하여 비용을 줄일 수 있다.
점차적으로, 소비자들은 마이크로 콘트롤러 시스템에 그들이 부가한 가치의 상당 부분이 마이크로 콘트롤러 시스템을 동작시키는 코드로 만들어진 지적 소유물(예컨대, 소프트웨어, 알고리즘 등)이 될 것이라는 것을 인식하고 있다. 따라서, 공급자들은 ROM에 저장된 코드를 상이하게 하면서, 모든 다른 면들(CPU, 디지털 모듈, 아나로그 모듈, I/O 등)에서는 동일한 다이를 제작해야할 필요가 있다. 생산 라인의 최대한의 융통성을 위해, 생산자는 제조 과정에서 ROM 에 코드를 설치하는 것을 가능한 늦출수 있는 것이 바람직하다. ROM 코딩 관점을 벗어난 웨이퍼에 대한 일반적 재고 리스트가 모든 사용자의 요구를 충족시키는 것은 아니다.
ROM에 코드 설치를 지연시키는 또 다른 이유는 사용자가 코드와 알고리즘의 업그레이드를 원하는 경우가 있기 때문이다. 이러한 코드 변경과 정정등이 이루어지는 경우, 소비자는 최소의 사이클 타임(cycle time)을 찾게 된다. 코드가 ROM에 일찍 저장될수록 코드 갱신에 대한 사이클 타임이 길어진다.
이러한 압박 때문에, 생산자들은 ROM 프로그래밍을 제조 과정 후반기로 지연할 수 있는 수단을 고안하게 되었다. 액티브 영역 형성에서 프로그래밍된 ROM이 아직 사용되고는 있으나(미국 특허 4,021,781, 4,151,020, 4,208,726), 후반기에 프로그래밍된 ROM이 점점 인기를 끌고 있다. 후반 ROM 프로그래밍 수단은 ILD0(제 1 레벨간 유전체층)의 증착 전에 이온주입에 의해 이루어진다. 여기에 대한 예시는 미국 특허 4,230,505, 4,342,100, 4,390,971, 5,585,297에 개시되어 있다. 일부 경우에서, 고에너지 주입 또는 전자빔을 이용하거나(미국 특허 4,272,303, 4,591,891), 금속을 마스크로 이용하거나(미국 특허 4,384,399), 에치백(etch-back) ILD0 영역을 통한 주입(미국 특허 5,514,609)에 의하여, ROM으로의 데이터 프로그래밍이 공정의 후반기로 지연된다. 또한, 프로그래밍은 접촉이 형성되기 전까지 지연된다(미국특허 4,326,329, 4,219,836, 5,484,842, 5,471,416). 여기에서, ROM은 배열의 트랜지스터의 게이트 접촉을 이용하여 프로그래밍된다. 후반부로 프로그래밍을 지연한 일부 ROM은 비트 셀 크기가 커지는 결과를 초래한다.
높은 실행 응용을 위한 현대의 공정에서는 5개의 금속층을 가진다. 많은 수의 연결층이 화학기계연마(CMP)와 같은 평탄화 기술과 연계되어 사용되는 경향이 있다. 후반 주기 시간(back-end cycle time)이 길어진다는 것은 ILD0 증착에 인접한 단계에서의 ROM 프로그래밍이 공정에서 더 이상 후반기가 아니라는 것을 의미한다. 고객 ROM 코드에 대한 주기 시간 변화를 낮게 유지하기 위해, ROM 프로그래밍은 공정 더욱 후반기로 옮겨져야 한다. 또한, 비트 셀 크기는 작게 유지되어야 하며 가능하다면 줄여야한다.
본 발명은 일반적으로 판독 전용 메모리(ROM)에 관한 것이며, 보다 상세하게는, 제조 과정에서 더욱 늦게 프로그램될 수 있는 ROM 및 그 제조 방법에 관한 것이다.
도 1은 본 발명의 일 실시예에 따라 ROM 배열의 일부를 도시한 평면도.
도 2는 도 1의 2-2선을 따라 절단한 ROM 배열의 일부를 도시한 단면도.
도 3은 도 1의 3-3선을 따라 절단한 ROM 배열의 일부를 도시한 단면도.
도 4는 본 발명의 다른 실시예에 따라 ROM 배열의 일부를 도시한 평면도.
도 5는 도 4의 5-5선을 따라 절단한 ROM 배열의 일부를 도시한 단면도.
도 6은 도 4의 6-6선을 따라 절단한 ROM 배열의 일부를 도시한 단면도.
도 7은 본 발명의 또 다른 실시예에 따라 ROM 배열의 일부를 도시한 평면도.
도 8은 도 7의 8-8선을 따라 절단한 ROM 배열의 일부를 도시한 단면도.
도 9는 도 7의 9-9선을 따라 절단한 ROM 배열의 일부를 도시한 단면도.
도 10은 도 7의 10-10선을 따라 절단한 ROM 배열의 일부를 도시한 단면도.
도 11은 도 7의 11-11선을 따라 절단한 ROM 배열의 일부를 도시한 단면도.
도 12는 본 발명의 또 다른 실시예에 따라 ROM 배열의 일부를 도시한 평면도.
따라서, 이러한 문제점을 극복할 수 있음과 동시에 경제적이고 실행, 설치, 사용이 용이한 방법과 구조를 제공하는 것이 매우 바람직하다. 또한, 일부 특정 응용에 있어서, 상기 칩 영역은 실질적으로 줄어든 구조를 가지게 되었다.
아래에서 상세히 설명된 바와 같이, 본 발명은 프로세서등의 ROM 부분 또는 완성품으로서의 ROM과 같은 집적 회로의 일부로 구현된 ROM 배열에 관한 것이다. 이러한 ROM은 복수의 스위칭 트랜지스터가 형성된 반도체 기판을 가지며, 각 스위칭 트랜지스터는 제 1 및 제 2 차원을 가진 배열에 논리적으로 기하학적으로 배열되며, 스위칭 트랜지스터는 메모리 셀의 기능을 가진다.
각 메모리 셀은 게이트 또는 베이스 단자와 같은 제어 단자와 드레인과 소스 또는 에미터와 콘트롤러와 같은 제 1, 제 2 피제어 단자를 가진다. 실시예에서, 제어 단자와 피제어 단자중 하나는 주어진 메모리 셀을 선택적으로 작동 가능하도록 하기 위한 수단을 제공하기 위해 메모리 셀을 위한 어드레스 라인 또는 신호 라인으로서 작용한다.
제 2 피제어 단자인 드레인 또는 콜렉터는 충진 비아(via)에 의해 하나 이상의 평가 또는 판독 또는 비트 라인에 선택적으로 연결되며, 바람직하게는, 제 1 및제 2 평가 라인에 연결됨으로써 각 메모리 셀은 각 평가 라인에 대응하는 복수의 상태를 인코딩한다. 다양한 이유로, 이러한 상태는 일반적으로 피제어 단자에 연결된 제로 평가 라인에 하나의 상태, 그리고 피제어 단자에 연결된 평가 라인 각각에 하나의 상태로 구성된다.
또한, ROM은 바람직하게, 하나 또는 두 개의 어드레스 라인을 포함하는 제 1 또는 조기 또는 하위층을 가지는 두 개 이상의 도전성 연결층을 포함한다. 바람직하게, 이러한 어드레스 라인들은 열내의 각 셀이 동일한 어드레스 라인을 공유하는 배열의 제 1 논리 또는 열 영역을 따라 배열된다.
제 2 도전층은 하나 또는 바람직하게는 제 1, 제 2 평가 라인을 포함한다. 바람직하게, 동일한 평가 라인을 공유하는 행에서 각 메모리 셀과 함께 배열의 제 2 논리 또는 행 영역을 따라 배열된다. 이렇게 하면 상기 과정 말기에 선택된 비아를 제공하고 충진함으로써, ROM 프로그래밍을 결정하는 ROM 제조공정을 말기 단계에 허용할 수 있다. ROM은 제 3, 제 4 그리고 그 이상의 평가 라인을 포함할 수 있으며 각각의 평가 라인은 제 2 피제어 단자에 선택적으로 연결되며, 여기에서 이러한 부가적인 평가 라인은 조기 또는 제 2 도전층에 선택적으로 형성될 수 있다. 제 1, 제 2, 제3 평가 라인으로, 메모리 셀은 특히 셀당 2비트를 인코딩하기에 적합한 4상태의 메모리 셀에 대응하는 복수의 비트를 인코딩할 수 있다. 이러한 각각의 개념들은 본 발명의 각 실시예에 대한 도면들에 연관시켜 보다 상세히 설명될 것이다.
도 1은 본 발명의 실시예에 따른 ROM의 평면도이다. ROM(10)은 바람직하게표준 제조 기술에 따른 회로의 전체부분으로서의 다층 집적 회로로 구현된다. 도 1의 라인 2-2를 따라 절단한 단면도인 도 2에서, ROM(10)은 복수의(도 2에서는 7개) 스위칭 트랜지스터(12, 13, 14, 15, 16, 17, 18)가 형성된 반도체 기판(11)을 포함한다. 스위칭 트랜지스터(12, 13, 14, 15, 16, 17, 18)는 트랜지스터 배열의 단일 행의 일부일 뿐이며, 도 1의 상면도에 도시된 4개의 행을 가진다. 마찬가지로, 트랜지스터(12,70,71,72)는 도 1에 도시된 7개의 열을 가진 트랜지스터 배열의 하나의 열의 일부이다. 아래에 상세히 설명되었듯이, 각 트랜지스터는 메모리 셀의 열(부분)을 규정하는 메모리 셀과 트랜지스터(12, 70, 71,7 2)의 행(또는 행의 일부)을 규정하는 트랜지스터(12, 13, 14, 15, 16, 17, 18)를 가진 메모리 셀로서 작동한다. 이러한 실시예에서는, NMOS 트랜지스터를 이용하지만 다른 도전성 또는 다른 유형의 트랜지스터가 사용 가능하다는 것은 당업자에게 명백한 사실이다. 라인 2-2를 따라 절단한 ROM(10)의 부분이 메모리 셀의 일부로 설명되었고, 라인 3-3을 따라 절단한 ROM(10)의 부분이 메모리 셀의 열의 일부로 설명되었으나, 이것은 자의적인 규정로 이해되어야 한다. 즉, 라인 2-2를 따라 절단한 ROM(10)의 부분은 메모리 셀의 열의 일부로 설명될 수 있고, 라인 3-3을 따라 절단한 ROM(10)의 부분은 메모리 셀의 행의 일부로 설명될 수 있다.
트랜지스터(12, 13, 14, 15, 16, 17, 18, 70, 71, 72)는 편리한 기술을 이용하여 제조될 수 있다. 예를 들면, 실시예에서, 산화 게이트층이 기판(11) 표면에 형성되고, 게이트(20, 21, 22, 23, 24, 25, 26)는 공용 패터닝 기술을 이용하여 형성된다. 제어 단자 또는 게이트(20, 21, 22, 23, 24, 25, 26)는 예를 들면, 도전성을 향상시키기 위해 도핑된 폴리실리콘이다. 또한, 각 게이트(20, 21, 22, 23, 24, 25, 26)는, 배열 또는 서브 배열의 트랜지스터가 열(column)로 배열되도록 트랜지스터 배열 또는 서브 배열의 길이를 위해 도 2에서 직각으로 연장되는 도전성 물질의 긴 스트립으로 형성된다. 드레인(27, 28, 29, 30)과 소스(31, 32, 33, 34)는 표준 자가 정열 주입 기술을 이용하여 형성된다.
여기에서, 피제어 단자 또는 드레인(27, 28, 29, 30), 다른 피제어 단자 또는 소스(31, 32, 33, 34)는 도 2의 행을 따라 교번되어, 행의 각 트랜지스터(예: 트랜지스터(12, 13, 14, 15, 16, 17, 18))가 행에서 인접 트랜지스터와 단자를 공유한다. 예를 들면, 행에서의 제 1 인접 트랜지스터쌍(12, 13)은 소스 단자(31)를 공유하며, 행에서의 제 2 인접 트랜지스터쌍(13, 14)은 드레인 전극(28)을 공유한다. 그리하여, 각 행에서의 제 1 인접 트랜지스터쌍(12/13, 14/15, 16/17)은 소스 단자를 공유하고, 행에서의 다른 인접 트랜지스터쌍(13/14, 15/16, 17/18)은 드레인 단자를 공유한다.
공유 단자 개념은 옵션이며, 본 실시예에서 메모리 영역을 더욱 줄이기 위해 포함되었다. 그러나, 기판 영역이 별 문제가 되지 않는 상황이라면, 단자를 공유하는 트랜지스터보다는 개별 트랜지스터를 제조할 수도 있다. MOS 메모리 셀 또는 트랜지스터가 사용된 본 실시예에서, 소스 또는 드레인으로 언급된 각각의 단자는 자의적이며, 트랜지스터는 작동에 있어 대칭적이다. 이러한 이유로, 이러한 단자들은 종종 소스/드레인으로 언급되며, 본 발명에서 피제어 단자로 언급된다. NMOS 트랜지스터의 작동에 있어서, 소스는 일반적으로 두 개의 단자의 하위 전위에 연결된단자, 또는 셀 또는 트랜지스터가 인에이블 또는 온되고 드레인이 양 전위에 연결되었을 때 전류가 흐르는 단자를 나타낸다.
각 드레인 단자(27, 28, 29, 30)는 본 실시예에서 "프리차지"(pre-charge)" 라인으로 언급되는 제 1신호 라인에 연결된다. 제 1신호 라인은 일부 작동 모드에서 "프리차지"로 사용되며 다른 모드에서는 그렇지 않다는 것에 주의한다. 일반적으로, 작동중, "프리차지" 라인은 접지와 같은 공용 전위에 연결되어 트랜지스터 또는 메모리 셀 각각을 통하여 회로를 완성한다. 도 1,2,3에 도시된 실시예에서, "프리차지" 라인(36, 37, 38, 39)은 제 1 금속층에 형성되며 도 2에서 직각으로 연장되어 배열의 트랜지스터의 각 열에 평행하게 연장된다(도 1 참조). 각 트랜지스터의 각 드레인은 접촉(40)에 의해 "프리차지" 라인(36, 37, 38, 39)의 인접한 하나에 연결된다. 트랜지스터(12, 70, 71, 72)에 의해 형성된 트랜지스터의 열의 일부는, 각 트랜지스터를 위한 게이트(20)를 형성하는 폴리실리콘 또는 금속과 같은 도전성물질의 공용 스트립을 공유하며, 마찬가지로, 공용 "프리차지" 또는 제 1신호 라인(36)을 공유한다. 여기에서, 일단 트랜지스터 배열이 형성되면, 전체 배열은 절연물질(예: 산화 실리콘)로 덮어지며, 그런 다음(옵션으로 평탄화되며), 패터닝되어 접촉(40)(그리고 설명될 다른 접촉)을 위한 개구를 형성한다. 상기 개구는 접촉(40)을(옵션으로 다른 접촉을) 형성하기 위해 제 1 금속층의 도전성 물질로 충진된 부분이다. 비아(via)를 충진하기에 적합한 물질은 금속, 폴리실리콘등이다. 제 1금속층은 증착되어(금속인 경우) 접촉(40, 41)과 "프리차지" 라인(36, 37, 38, 39)을 형성하며, 제 1 금속층에 포함된 접촉 또는 연결 라인을 형성한다.
"프리차지" 라인(36, 37, 38, 39)을 드레인(27, 28, 29, 30)에 각각 연결하는 접촉(40)외에도, 제 1 금속층에서 접촉(41)은 소스(31, 32, 33, 34)를 라인(42)에 전기적으로 연결한다. ROM(10)이 내장된 특정 집적 회로(IC에서 금속층의 수 "n")에 따라서, 복수의 "n-1" 개의 층은 전기 전도성 물질로 충진된 도전성 비아(via)에 의해 상호 또한 공유된 소스 단자(31, 32, 33, 34)와 연결된다; 그러므로, 상기 비아는 충진 비아라고 한다. 도전층은 대부분 금속으로 형성되므로 본 발명에서 금속층으로 언급될 것이며 다른 도전성 물질(도핑된 반도체 물질과 같은)은 일부 특정 응용에서 사용될 수 있다.
도 3의 라인 3-3을 따라 절단한 단면도에서, 공유된 소스 단자(31) 각각에 대한 트랜지스터(12, 70, 71, 72)의 복수의 도전성 패드(45, 46, 47, 48)는 복수의 금속층의 최종 금속층(금속층 n-1)에 형성된다는 것을 알 수 있다. 도전성 패드(45, 46, 47, 48)는 일반적으로 직사각형의 형상을 가지며 칩 영역을 줄이기 위하여 도 3에서 평면상에 또는 교차하는 장축을 가진다.
복수의 판독 또는 평가 라인 또는 제 2 신호 라인(50, 51, 52, 53, 54, 55, 56)은 금속층 n으로부터 형성되며, 전기적 도전 물질로 선택적으로 충진된 비아(60)에 의해 도전성 패드(45,46,47,48)중 선택된 하나에 연결된다; 그러므로, 충진된 비아는 충진 비아라고 불린다. 도 1에 잘 도시된 바와 같이, 평가 라인(50, 51, 52, 53, 54, 55, 56)은 일반적으로 트랜지스터 배열의 트랜지스터의 각 행에 연결된 두 개의 평가 라인을 가진 트랜지스터 행에 평행하도록 연장된다. 예를 들면, 특히 도 1, 3에서, 평가 라인(50, 51)은 도 1 또는 도 3에 도시되지 않은 트랜지스터(12, 13, 14, 15)를 포함한 트랜지스터 행에 연결되어 있고, 평가 라인(52, 53)은 트랜지스터(70)를 포함한 후속 트랜지스터 행에 연결되어 있고, 평가 라인(54, 55)은 트랜지스터(71)를 포함한 후속 트랜지스터 행에 연결되어 있음을 알 수 있다. 충진 비아(60)는 도전성 패드 중에서 선택된 패드를 복수의 평가 라인들 중에서 선택된 라인에 연결하여 메모리 셀 행의 제 1 논리적 출력을 규정한다. 도 1에서, 트랜지스터의 제 1행에서, 충진 비아(60)는 도전성 패드(45) 중에서 선택된 패드를 복수의 평가 라인들(50, 51) 중에서 선택된 라인에 연결한다. 예를 들면, 평가 라인(50)만이 도전성 패드(45)에 연결되고, 평가 라인(52, 53)은 도전성 패드(46)에 연결된다. 또한, 평가 라인(50, 51)은 모두 트랜지스터 제 1행에서 제 2 도전성 패드에 연결되며, 평가 라인(52)만이 트랜지스터 제 2행에서 제 2도전성 패드에 연결된다.
ROM(10)에 저장된 정보를 판독하기 위해(복수의 금속층(1에서 n-1)에 포함된 어드레싱 또는 기타 연결을 무시하고), 배열의 개별 메모리 셀은 셀을 구성하는 트랜지스터를 활성화함으로써 어드레스될 수 있다. 트랜지스터(12)를 예로 들면, "프리차지" 라인(36)을 접지와 같은 공통 전위에 연결하고 게이트(20)에 적절한 전위를 제공함으로써 어드레싱이 이루어진다. 평가 라인(50)에 적절한 전위를 인가하고 전류흐름을 측정함으로써, 도전성 패드(45)와 평가 라인(50) 사이의 충진 비아(60)의 존재여부가 결정된다. 본 예에서, 충진 비아(60)가 존재하므로 전류가 흐른다. 즉, 평가 라인(50)을 소스(31)에 연결하는 비아는 전기적 도전성 물질로 충진된다. 마찬가지로, 트랜지스터(70)는 제 1신호 라인 또는 "프리차지" 라인(36)과게이트(20)를 적절히 바이어싱하고 제 2신호 라인 또는 평가 라인(52, 53)을 이용하여 어드레스된다. 이 경우, 충진 비어(60)가 평가 라인을 도전성 패드(46)에 연결하므로, 각 평가 라인에 대해 전류가 흐른다.
트랜지스터(13)는 "프리차지" 라인(37)을 접지와 같은 공통 전위에 연결하고, 적절한 전위를 게이트(21)에 제공함으로써 어드레스된다. 평가 라인(51)에 적절한 전위를 인가하고 전류흐름을 측정함으로써, 도전성 패드(45)와 평가 라인(51) 사이의 충진 비아(60)의 존재여부가 결정된다. 본 예에서, 충진 비아(60)가 존재하지 않으므로 전류가 흐르지 않는다(도 1, 도 3 참조). 즉, 평가 라인(51)을 소스(31)에 연결하는 비아는 전기적 도전성 물질로 충진되지 않는다.
트랜지스터(14)는 "프리차지" 라인(37)을 접지와 같은 공통 전위에 연결하고, 적절한 전위를 게이트(22)에 제공함으로써 어드레스되며, 상기에 서술된 바와 같이 평가 라인(50, 51)을 연결함으로써 판독된다. 트랜지스터(15)는 "프리차지" 라인(38)과 적절한 전위를 게이트(23)에 연결함으로써 어드레스되며, 상기에 서술된 바와 같이 평가 라인(50, 51)을 연결함으로써 판독된다. 트랜지스터(14,15)는 판독 작용 실행시 양측 평가 라인에 대해 전류가 흐를 수 있도록 트랜지스터에 연결된 충진 비아(60)를 가진다. 이와 유사한 방법으로, 배열의 각 셀이 판독된다. 본 실시예에서, 전류 흐름, 또는 충진 비아(60)의 존재는 논리"1"로 지정되며, 충진 비아(60)의 부재 또는 전류 흐름의 부족은 논리"0"으로 지정된다. 당업자에게 명백하듯이, 특정 논리 출력은 동반 장비에 따라 역전될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 ROM(110)을 도시한다. 본 실시예에서, 도 1-도 3의 구성요소와 유사한 구성요소는 동일한 번호를 부여하였으며, a 1을 추가하여 다른 실시예임을 나타내었다. 일반적으로 ROM(110)은 ROM(10)과 유사하며, 단지 복수의 "프리차지" 라인(136,137,138,139)이, 예를 들면 드레인 단자(127,128,129,130)의 확장으로서 기판(111)에 형성되어 있다.( 예를 들면, 개별 드레인 단자만 도핑하는 대신에 전체 라인을 도핑한다)(또는 기판(111)의 표면상에 폴리실리콘 또는 다른 반도체 물질을 포함함으로써). 어떤 경우에든, "프리차지" 라인(136, 137, 138, 139)은 도 5의 라인 5-5를 따라 절단한 단면도에서 직각으로 연장된다. 본 실시예에서, "프리차지" 라인은 배열 또는 블록의 가장자리에서만 접촉된다. 도 4에 도시된 바와 같이, 게이트 라인과 트랜지스터는 인접하도록 이동되며 이것은 ROM(110)의 면적을 줄이는 결과를 가져온다. 그러나, 반도전성(semiconductive) "프리차지" 라인에 의해 생성된 높은 저항 때문에 ROM(110)의 성능은 ROM(10)에 비하여 축소되나, 스트래핑(strapping) 등에 의해 보강될 수 있다.
ROM(10)또는 ROM(110)에서, 금속층 n-1을 통한 모든 연결층은 프로그래밍전에 완성된다. 금속층 n-1이 완성된 후 편리한 시간에, 절연층은 금속층 n-1에 증착되며 평탄화된다. 평탄화 단계는 옵션이라는 것에 주의한다. 원하는 프로그래밍 정보(즉, 충진 비아(60 또는 160)의 존재여부)를 포함한 마스크를 이용하여 도전성 패드와 연결된 충진 비아(60 또는 160)를 형성한다. 여기에서, 사용된 제조 기술에 따라, 충진 비아(60, 160)는 금속층 n-1, n 의 일부로서 또는 공정상에 변화가 거의 없이 다른 물질로 형성될 수 있다. 충진 비아(60 또는 160)의 형성 후에, 최종금속층 n이 증착되며 에칭되고, 비활성화층이 증착되고 에칭되어 ROM이 완성된다.
상기에 설명된 바와 같이, ROM(10) 또는 ROM(110)은 ROM 전체가 제조된 후에 특정 정보로 프로그래밍된다. 그러므로, 연결층이 완성된 후에 공정이 이루어지므로 연결층의 증가는 프로그래밍의 지연에 거의 영향을 끼치지 않는다. 또한, 프로그래밍 단계까지는 모든 면에서 ROM들은 동일하므로 특정 코드를 위한 후반기 주기 시간은 실질적으로 줄어든다. 또한, 비트 셀 크기는 작게 유지되고 일부 응용에서는 줄어들기도 한다. 그러므로, 사용자 코드는 주기 시간을 실질적으로 변경하지 않고서도 최종 몇 분의 시간에서 변경될 수 있다.
ROM(10) 또는 ROM(110)을 판독하는 한가지 방법은 아래와 같다:
A. 모든 "프리차지" 라인을 VD,Read에 지정한다;
B. 바이트/블록의 어드레스를 판독가능하도록 디코딩한다;
C. 선택된 게이트 전극 또는 전극들을 VG,Read에 지정한다;
D. 적절한 평가 라인을 임의의 수단을 이용하여 감지한다;
이 방법에서, 누락 충진 비아(60 또는 160)를 가진 셀의 평가 라인은 "프리차지" 라인에 연결되지 않으며, VD,Read에 위치되지 않는다. 이러한 셀들은 원래의 충진 비아를 가진 셀의 평가 라인과는 구별된다. 그러므로, 상기 방법에 의하면 두 개의 비트 상태를 구분할 수 있다.
ROM(10) 또는 ROM(110)을 판독하는 다른 방법은 아래와 같다:
A. 판독될 데이터에 대한 평가 라인을 VD,Read에 지정한다;
B. "프리차지" 라인을 VG,Read에 지정한다;
C. 데이터의 어드레스를 그 행에 디코딩한다;
D. 적절한 평가 라인을 임의의 수단을 이용하여 감지한다;
상기의 과정을 통해, 누락 충진 비아를 가진 셀의 "프리차지" 라인은 평가 라인에 연결되지 않으며, 대응하는 평가 라인에서 전류가 흐른다.
도 7은 본 발명에 따른 ROM(210)의 다른 실시예의 평면도이다. 본 실시예에서, 도 1-3, 도 4-6의 구성요소와 유사한 구성요소가 사용되었으며 ROM(210)은 유사한 방법으로 작동한다. 그러므로, 아래의 설명은 차이점에 집중될 것이며 도 7-12에 대한 설명은 최소화된다. 일반적으로 ROM(210)은, 부가적인 평가 라인이 금속층 n-2(그리고/또는 다른 금속층을 원하는 경우 도 12 참조)에 포함되어 있다는 점을 제외하고는 ROM(10)과 유사한 구성을 가진다. 이에 관하여는 좀더 상세히 설명될 것이다. 부가적인 평가 라인들은 충진 비아에 의해 이들을 도전성 패드에 연결, 부착, 연결함으로써 프로그래밍된다. 당업자에게 자명하듯이, 충진 비아는 금속층 n-2와 금속층 n-1의 형성공정 사이 또는 금속층 n-1의 형성공정중에, 사용된 공정에 따라, 별도의 플러그로 형성된다.
도 7에 도시된 실시예에서, 편의상 트랜지스터쌍(213, 214, 215, 216)만이 도시되었으며, 명확성을 위해, 일부 층은 생략되었다(예를 들면, 도 7의 좌측에서 고차원 금속층은 생략되었다). 그러나, 도 8-12에 도시된 바와 같이, 트랜지스터의 완전한 배열(본 실시예에서는 다른 전도성 EH는 유형의 트랜지스터가 사용가능하나NMOS 트랜지스터로 함)이 제공된다. 예를 들어, 트랜지스터(215)쌍과 도 8의 라인 8-8을 따라 절단한 단면도에서, 반도체 기판(211)이 제공되며, 이 기판은 본 실시예에서 도핑된 p 타입이다. 복수의 스위칭 트랜지스터쌍(213, 214, 215, 216)이 기판상에서 행과 열로 형성되어 배열을 형성한다. 각 쌍의 스위칭 트랜지스터가 실질적으로 유사하므로, 하나의 쌍(215)만이 상세히 설명될 것이다.
도 7, 8에서, 트랜지스터(215)쌍은 소스 단자(220)로부터 이격된 드레인 단자(221, 222)를 가진 공통 소스 단자(220)를 포함한다는 것을 알 수 있다. 상기 간격은 겹쳐진 위치의 게이트 단자(226)를 가진 제 1 채널 영역(225)과 겹쳐진 위치의 게이트 단자(229)를 가진 제 2 채널 영역을 형성한다. 도 7에 잘 도시된 바와 같이, 공통 소스 단자(220)와 스위칭 트랜지스터(213, 214, 215, 216)의 인접 쌍의 다른 공통 소스 단자는 공통 소스 영역(220)의 확장인 어드레스 라인(230)에 의해 서로 연결된다. 공통 소스 단자가 스위칭 트랜지스터 각 쌍에 대해 개시되어 있으나, 필요한 경우 공통 전극은 드레인 전극이 되도록 단자들을 연결해야 한다. 또한, 트랜지스터 열(열)에서 각 트랜지스터에 대한 각 게이트 단자는 예를 들면, 게이트 단자(226)를 연결하는 라인(231)과 게이트 단자(229)를 연결하는 라인(232)과 같은 어드레스 라인에 의해 서로 연결된다. 이러한 어드레스 라인(231, 232)은 바람직하게, 게이트 단자(226, 229)를 도시한 도 9에서 직각으로 연장된다. 라인(231, 232)은 본 실시예에서 폴리실리콘으로 형성되었으나, 필요한 경우 제 1 금속층으로 형성되고/되거나 연결될 수 있다. 또한, 필드 산화물층(235) 또는 기타 다른 절연수단, 예를 들면 트렌치 분리(isolation)는 인접 드레인 전극 사이 및 둘레에 위치하여 트렌지스터쌍을 분리하고, 평행한 외부 전류 경로의 형성을 방지한다. 여기에서, 공통 단자를 공유하는 트랜지스터쌍이 바람직한 실시예로 설명되고 있으나, 특정 응용을 위해 필요한 경우, 각 트랜지스터는 공유 단자를 가지지 않고 그리고/또는 공통 어드레스 라인(231, 232)을 가지지 않고 별도로 제조될 수 있다.
복수의 도전층(본 실시예에서 1 내지 n-2)은 순차적으로 형성되고 연결된다. 일반적으로, 이러한 도전층은 연관 집적 회로의 제조 과정 중에 통상적으로 형성되는 도전층과 일치하며, 연관 집적 회로에 의해 요구되는 수를 실질적으로 포함한다. 복수의 도전층은 스위칭 트랜지스터(213, 214, 215, 216) 각 쌍의 각 드레인(예를 들면, 221, 222)에 연결되며, 전기적 도전물질로 충진된 비아에 의해 서로 연결된다. 도 8, 11에서, 복수의 도전층은 각 드레인 단자에 위치되고 전기적으로 연결된 금속의 열(239)으로서 도시된다. 또한, 본 실시예에서, 도 10, 11에 도시된 바와 같이, 복수의 비트라인(240)이 서로 이격되어 또한 열(239)로부터 이격되어 금속층 n-2에 형성되어 있다. 선택적으로, 게이트 스트랩(237)(도 8에는 미도시)이 포함될 수 있으며, 주기적으로 어드레스 라인(231, 232)에 연결되어 게이트 단자(229, 226)에 연결된다.
복수의 도전층 중에서 최종 도전층(본 실시예에서 n-1)은 증착되고 형성되어 드레인 단자 각각에 대한 도전성 패드(241)를 규정하며 연결된 열(239)을 통하여 드레인 단자에 접촉한다. 도전성 패드(241)는 도 11에 도시된 바와 같이 연결된 비트라인(240) 위에 놓인 구조를 이루기 위하여 다소 가늘고 긴 구조를 가진다(도 7 참조). 충진 비아(242), 즉, 전기적 도전 물질로 충진된 비아는 비트라인(240)과선택된 도전성 패드(241) 사이에 선택적으로 형성된다. 아래에 설명된 바와 같이, 충진 비아(242)는 사용된 공정에 따라, 금속층(n-2)과 금속층(n-1)의 형성 사이에 또는 금속층(n-1)의 형성중에 형성된다. 일반적으로, 이 예에서, 충진 비아를 포함시킨 것은 "0"으로 표시되고 충진 비아(242)를 생략한 것은 "1"로 표시된다.
비슷한 방법으로, 한 쌍의 충진비아(243, 244), 즉 전기적 도전 물질로 충진된 비아는 도전성 패드(241)와 한 쌍의 비트라인(246, 247)의 형성 사이에 선택적으로 형성되거나 형성되지 않는다. 비트라인(246, 247)은 금속층 n에 형성되며 충진 비아(243, 244)는 사용된 공정에 따라, 금속층 n과 n-1형성사이에 별도의 플러그로 형성되거나 금속층 n 또는 금속층 n-1의 일부로서 형성된다. 본 실시예에서, 충진 비아(243, 244)를 포함시킨 것은 비트라인(246 또는 247)과 접합하여 출력"0"으로 표시되고, 충진 비아(243, 244)를 생략한 것은 비트라인(246 또는 247)과 접합하여 출력"1"로 표시된다. 본 실시예에서, ROM(210)의 프로그래밍 부분은 복수의 금속층(즉, 접촉층에서 금속층 n-1까지) 형성, 즉 충진 비아(242)의 형성 중에 이루어진다. 그러나, 충진 비아(243, 244)만이 포함된 경우, 모든 프로그래밍은 복수의 금속층이 형성된 후에 이루어진다. 즉, 모든 프로그래밍이 충진 비아(243, 244)와 비트라인(246, 247)의 형성이 동반되어야만 일어난다.
일반적으로, 평가 라인 또는 신호 라인으로 언급되는 비트라인(240, 246, 247)은 ROM(210)의 블록의 가장자리 또는 외부 접촉 또는 단자가 제공된 스위칭 트랜지스터의 배열로 연장된다. 그러므로, 3개의 평가 라인 또는 신호 라인 또는 비트라인은 충진 비아(242, 243, 244)에 의해 ROM(210)의 셀의 각 행에서 각 셀(스위칭 트랜지스터)로 선택적으로 연결될 수 있도록 배치된다. 또한, 트랜지스터 쌍(213, 214, 215, 216)의 게이트(특히 게이트(228, 229))는 워드 또는 어드레스 라인(231, 232)에 의해 열(column)로 연결되며 폴리실리콘 등의 물질로 형성된다. 트랜지스터 배열의 각 트랜지스터는 3개의 비트라인과 3개의 전위적으로 충진된 비아를 가지며, 4개의 서로 다른 상태에 의해 인코딩된 2비트의 데이터를 제공한다. 작동의 설명의 편의성을 위해, 비트라인(246)은 BL0으로 지정되고 비트라인(247)은 BL1로 지정되고, 비트라인(240)은 BL2로 지정된다.
ROM(210)의 바람직한 작동 방법에서, 각 트랜지스터쌍을 위한 공통 소스 또는 신호 라인(예를 들면, 트랜지스터(215)쌍을 위한 소스(220))은 어드레스 라인(230)을 통해 접지된다. 트랜지스터 배열의 개별 트랜지스터는 어드레스될 트렌지스터의 게이트에 연결된 어드레스 라인(231,232)에 활성화 전위를 공급하고, 판독될 비트라인 BL0, BL1, BL2에 "판독" 전압을 순차적으로 공급함으로써 어드레스될 수 있다. 비트라인 또는 신호 라인 BL0이 활성화 또는 판독되면, 충진 비아(243)이 존재하는 경우, 본 실시예에서 "0"으로 표시된 바와 같이 전류가 선택된 트랜지스터에 흐를 것이다. 충진 비아(243)이 존재하지 않는 경우, 본 실시예에서 "1"로 표시된 바와 같이 전류가 선택된 트랜지스터에 흐르지 않을 것이다. 마찬가지로, 각 비트라인 또는 신호 라인 BL1, BL2이 활성화되면, 충진 비아(244, 242)가 존재하거나 부재시에 "0" 또는 "1"이 각각 판독될 것이다.
바람직한 작동 방법에서, 비트라인 BL0, BL1, BL2를 동시에 감지하기 위해 전압 또는 전류 감지방법이 사용된다. 이러한 인코딩 과정에서, 3개의 평가 또는비트라인에 대해 4개의 상태가 생성된다. 4개의 상태는 아래의 표1과 같다.
표 1
BL0 BL1 BL2
상태 0: 1 1 1 충진 비아 없음
상태 1: 0 1 1 충진 비아(243)
상태 2: 1 0 1 충진 비아(244)
상태 3: 1 1 0 충진 비아(242)
상기 4상태는 2비트 데이터를 나타낸다. 이것은 대형 셀의 제조를 가능하게 하는 인코딩이나, 인코딩에 기인한 소형 퍼(per) 비트이기도 하다. 평가 또는 비트라인이 많을수록, 많은 상태가 인코딩될 수 있다. 프로그래밍되지 않은(충진 비아 없는) 평가 또는 비트라인은 하나의 상태이며, 각 충진 비아는 다른 상태를 나타낸다. 집적 회로(또는 ROM)에서 많은 층과 금속이 사용될수록, 밀도는 동일하나 비트는 더 많이 인코딩된다. 부가적인 비트는 프로그래밍과정을 제조 공정 중에 선두에 둘 수 있도록 한다.
부가 비트라인(240)과 옵션으로 충진 비아(242)를 포함하면 ROM(210)의 각 트랜지스터에 대한 추가 메모리 비트를 제공할 수 있다(즉, 도 1과 4에 각각 도시된 ROM(10 또는 110)상에). 도 7의 실시예(즉 ROM(210))는 ROM(10 또는 110)보다 비트당 칩 또는 IC 영역이 거의 절반으로 요구된다는 장점을 가진다. 단점은 제조 공정에서 두 배의 프로그래밍 단계가 필요하다는 것이다. 또한, 제 1 프로그래밍단계는 초기 금속층의 증착 중에, 즉 제조공규정 초기에 실행된다. 그러나, 복수의 응용에서, 실질적으로 줄어든 비트당 칩 영역은 초기 프로그래밍을 보상한다. 특정 응용에서, 각 셀에 저장될 수 있는 메모리 비트의 수를 늘이기 위해 초기 금속층에 보다 많은 수의 평가 라인을 포함시키는 것이 편리하다.
상기 설명된 여러 도면과 실시예에서 알 수 있듯이, 새로운 ROM에서의 영역 절약의 주요 소스는 3개 또는 그 이상의 금속층을 다층 집적 회로에서 사용하는 것이다. 전통적인 ROM에서, 목표는 액티브 영역과 셀의 프로그래밍 메카니즘에 의해 크기를 조절하면서 최대한 작은 비트 셀을 제작하는 것이다.
스트래핑 복합 감지 증폭기를 이용하여 종래의 셀의 소스전류 또는 싱크(sink)전류가 되는 전류를 감지한다.
여기에 설명된 새로운 ROM에서, 특별한 셀이 제조되지는 않았는데, 이것은 표준 트랜지스터가 사용될 수 있기 때문이다. 새로운 각 셀이 2비트 데이터를 제공할 수 있으므로, 장치에서는 영역을 효과적으로 2배로 사용할 수 있다. 즉, 각 셀 영역이 두 배가 되고 모듈은 종래 기술 ROM과 동일한 크기를 유지하도록 비트 당 영역은 반으로 줄었다. 그러므로, 새로운 ROM에서, 현재 개시된 기술 또는 프로그래밍 방법에 비하여, 크기가 작은 셀을 개발하는 것에 대한 부담이 줄어들었다고 볼 수 있다.
또한, 새로운 ROM 셀 구조로 인하여 셀 크기는 금속에 한정되며 유효영역에 의해 결정되지는 않는다. 또한, 배열 효율에 영향을 주지 않고 전류 싱크/소스 및 장치의 속도 능력을 증가/감소시키면서, 새로운 ROM에서의 셀의 유효영역의 크기를증가 또는 감소시킬 수 있다. 이렇게 하면 저 전력 또는 높은 속도의 ROM을 이루어내는 간단한 감지 메카니즘이 생성되므로 회로 설계가 쉽고 안전하다. 또한, 다른 공정에서도 새로운 ROM은 본 발명 실시예의 NMOS 또는 PMOS 저 전압 장치를 사용하므로 공정상 불안한 요소나 추가 공정 비용이 발생하지 않는다. 또한, 유효영역이 사이즈와는 상관없으므로 셀은 배열 효율을 변경하지 않고서도 다른 응용에 용이하게 재적용될 수 있다.
다층 집적 회로에 내장된 ROM에 대한 몇가지 실시예와 제조방법이 개시되었다. 일부 실시예에서, 프로그래밍은 최종 금속층 증착과 함께 실행되며 ROM은 비활성화되었다. 이것은 ROM이 최종 공정단계까지 표준을 유지하도록 하므로, 코드에서의 최종 몇 분간의 변경이 고객의 주기시간에 거의 영향을 주지 않는다. 일부 실시예에서, 프로그래밍은 두 개 또는 그이상의 금속층, 최적으로는 최종 금속층 증착과 함께 실행되며, 제조과정은 약간 복잡하지만 비트 당 칩 영역은 실질적으로 감소했다.
본 발명의 특정 실시예를 도시하고 설명하였으나, 추가적인 수정 및 개선이 가능함은 당업자에게 명백할 것이다. 그러므로, 본 발명은 상기 도시된 특정 형식에 한정되지 않으며, 본 발명의 사상과 범위를 벗어나지 않는 한도 내에서 첨부된 청구항의 모든 수정을 포함한다. 예를 들면, ROM 프로그래밍은 도 12에 도시된 대로 프로그래밍의 일부를 다른 층으로 이동시킴으로서 도 11의 실시예에 설명된 제조공정보다 더 빠른 단계에서 시작될 수도 있다. 또한, 트랜지스터 당 인코딩되는 비트수를 늘이기 위해 금속라인 또는 층과 비트라인의 사용을 증가시킬 수도 있다.

Claims (9)

  1. 다층 집적 회로에 내장된 판독 전용 메모리(ROM)에 있어서,
    제 1 방향으로 형성된 복수의 스위칭 트랜지스터(12, 13, 14, 15, 16, 17, 18)를 갖는 반도체 기판(11)으로서, 상기 복수의 스위칭 트랜지스터의 각 스위칭 트랜지스터는 메모리 셀로서 작동하며 상기 제 1 방향의 복수의 스위칭 트랜지스터는 메모리 셀들의 행을 규정하는, 상기 반도체 기판(11)과;
    상기 복수의 스위칭 트랜지스터에 연결된 복수의 제 1 신호 라인(36, 37, 38, 39)으로서, 상기 복수의 제 1 신호 라인의 제 1 신호 라인 각각은 상기 복수의 스위칭 트랜지스터의 대응하는 스위칭 트랜지스터의 관련 제 1 단자에 연결되며, 상기 복수의 제 1 신호 라인의 제 1 신호 라인 각각은 상기 메모리 셀들의 행내의 적어도 하나의 메모리 셀에 대한 하나의 접촉 단자로 작용하는, 상기 복수의 제 1 신호 라인(36, 37, 38, 39)과;
    상기 복수의 스위칭 트랜지스터의 각 관련 스위칭 트랜지스터의 제 2 단자에 연결되고 충진 비아(60)에 의해 서로 간에 연결된 복수의 도전층으로서, 복수의 도전성 패드(45, 46, 47, 48)를 규정하는 도전층을 포함하며, 도전성 패드 각각은 상기 복수의 스위칭 트랜지스터의 대응하는 스위칭 트랜지스터의 관련 제 2 단자에 접속되는, 상기 복수의 도전층과;
    메모리 셀들의 행에 대한 출력 단자로 작용하는 복수의 제 2 신호 라인(52, 53)과;
    상기 도전성 패드들의 선택된 패드들을 상기 복수의 제 2 신호 라인의 선택된 라인들에 연결하는 추가적 충진 비아들로서, 상기 복수의 제 2 신호 라인은 상기 메모리 셀들의 행의 출력 라인들로 작용하는, 상기 추가적 충진 비아들을 포함하는, 다층 집적 회로에 내장된 판독 전용 메모리(ROM).
  2. 제 1 항에 있어서,
    상기 메모리 셀들의 행내의 각 트랜지스터는 상기 메모리 셀들의 행내의 인접한 트랜지스터와 공통 단자(31, 28)를 공유함으로써, 상기 메모리 셀들의 행내의 인접한 트랜지스터 쌍들은 소스 단자(31)와 드레인 단자(28)중 하나를 공유하며, 상기 복수의 제 1 신호 라인은 각각의 공통 단자에 각각 접속되는, 다층 집적 회로에 내장된 판독 전용 메모리(ROM).
  3. 제 1 항에 있어서,
    상기 복수의 스위칭 트랜지스터 행내의 스위칭 트랜지스터 각각은 복수의 스위칭 트랜지스터 열을 형성하도록 배열되는, 다층 집적 회로에 내장된 판독 전용 메모리(ROM).
  4. 제 3 항에 있어서,
    상기 복수의 스위칭 트랜지스터 행과 상기 복수의 스위칭 트랜지스터 열의 각 스위칭 트랜지스터는 게이트 단자(226)를 포함하며, 스위칭 트랜지스터들의 각열은 함께 접속된 열내의 상기 스위칭 트랜지스터들의 모든 게이트 단자를 갖는, 다층 집적 회로에 내장된 판독 전용 메모리(ROM).
  5. 제 3 항에 있어서,
    상기 복수의 제 2 신호 라인 각각은 상기 스위칭 트랜지스터들의 행들에 대체로 평행하게 배향되며, 스위칭 트랜지스터들의 각 행은 제 2 신호 라인들의 관련 쌍을 갖는, 다층 집적 회로에 내장된 판독 전용 메모리(ROM).
  6. 제 1 항에 있어서,
    상기 제 2 단자들에 접속되고 도전성 충진 비아들에 의해 서로 간에 접속된 상기 복수의 도전층은, 상기 도전층 이전의 제 1 도전층에 복수의 제 3 신호 라인을 더 포함하고, 충진 비아가 도전성 패드들의 선택된 패드를 상기 복수의 제 3 신호 라인의 선택된 라인들을 연결하는, 다층 집적 회로에 내장된 판독 전용 메모리(ROM).
  7. 제 1 항에 있어서,
    상기 복수의 제 1 신호 라인은 상기 관련된 제 1 단자들로 제조되며, 상기 제 1 신호 라인 각각은 메모리 블록의 가장자리에 인접한 접촉부를 포함하는, 다층 집적 회로에 내장된 판독 전용 메모리(ROM).
  8. 제 1 항에 있어서,
    상기 복수의 제 1 신호 라인은 도핑된 반도체 물질을 포함하는, 다층 집적 회로에 내장된 판독 전용 메모리(ROM).
  9. 제 1 항에 있어서,
    상기 복수의 도전층과 충진 비아들은 금속을 포함하는, 다층 집적 회로에 내장된 판독 전용 메모리(ROM).
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