JPH02144965A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体記憶装置に適用して有効な技術に関す
るもので、例えば、多層配線層を有し、データの書き替
えをウェーハプロセス中に行うようにした半導体記憶装
置に利用して有効な技術に関するものである。

［従来の技術］ データの書き替えをウェーハプロセス中に行ってしまう
半導体記憶装置として所謂マスクＲ−ＯＭが知られてい
る。

このマスクＲＯＭについては、例えば、昭和６１年１２
月１５日に株式会社培風館から発行された「超高速ＭＯ
Ｓデバイス」初版第２刷第３１６頁〜第３１８頁に記載
されている。

このマスクＲＯＭは、ユーザーの指定したデータをメー
カーがマスクパターンにしてプログラムするもので１例
えば、１層配線構造のマイクロコンピュータ等に良く搭
載されており、その書き替え方式（任意の部位のメモリ
セルトランジスタを使用するか否かを決定する方式）に
ついては、アイソレージ目ン方式、イオン注入方式、コ
ンタクト孔方式の３方式が良く知られている。

上記アイソレーション方式とは、アイソレージ１ン工程
において、拡散層が形成されることになる部位の間に１
例えば、フィールド酸化膜等のアイソレーションを形成
するかしないかにより書き替えを行う方式であり、イオ
ン注入方式とは、例えば、ゲート形成工程前または形成
工程後においてチャネルイオンを注入し、メモリセルト
ランジスタの閾値電圧を変えることにより書き替えを行
う方式であり、コンタクト孔方式とは、配線工程におい
て、拡散層にコンタクトする接続孔（コンタクトホール
）を形成するかしないか、またはこの接続孔（コンタク
トホール）に接続する配線を半導体基板上方に形成する
かしないかにより書き替えを行う方式である。

このコンタクト孔方式は、その書き替えを、上述のごと
く、ウェーハプロセス中の後期に行うために、プログラ
ムデータを指定してから製品納入までの時間、所謂ター
ンアラウンドタイム（ＴＡＴ）を、書き替えをウェーハ
プロセス中の初期または中期に行うアイソレーション方
式、イオン注入方式に対して短くできるという利点があ
る。

［発明が解決しようとする課題］ しかしながら、最近においては、マイクロコンピュータ
も多層配線構造を採用するようになり、１層配線構造に
適用していたコンタクト孔方式の採用が困難となってき
た。

そこで、アイソレーション方式、イオン注入方式を採用
するようになってきたが、ターンアラウンドタイムが長
くなるという問題点は依然として残ってしまう。

本発明は係る問題点に鑑みなされたものであって、半導
体基板上方に多層配線層を有し、データの書き替えをウ
ェーハプロセス中に行う半導体記憶装置のターンアラウ
ンドタイムを短くすることを目的としている。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、データの書き替えを多層配線の最終配線層、
または該最終配線層とその下方に形成された下層配線層
との間の接続孔で行うようにしたものである。

［作用］ 上気した手段によれば、データの書き替えを多層配線の
最終配線層、または該最終配線層とその下方に形成され
た下層配線層との間の接続孔で行うようにしているので
、多１配線を有する半導体記憶装置の書き替えを行うと
いう上記目的が達成されると共に、この書き替えまでの
共通化される工程が多くなり、書き替えから製品完成ま
での工程が少なくなるという作用により、該半導体記憶
装置のターンアラウンドタイムを短くするという上記目
的が達成されることになる。

［′Ａ施雄側 以下、本発明の実施例を図面を参照しながら説明する。

第１図には本発明に係る半導体記憶装置の第１の実施例
が示されている。その概要を説明すれば次のとおりであ
る。

同図は、例えば、ＣＰＵやＲＡＭと共に１チップマイク
ロコンピュータに搭載されるマスクＲＯＭを示したもの
であり、２層配線構造を有している。

同図において、マスクＲＯＭを構成するＭＩＳＦＥＴは
、Ｐ型の半導体基板１の主面上部にゲート絶縁膜４を介
して設けられたゲート電極５と、その両測部下方の半導
体基板１に形成されたＮ型のソース、ドレイン拡散層５
ａ、５ｂとから構成されている。各ＭＩＳＦＥＴは、半
導体基板１上に形成される厚いフィールド絶縁膜２と、
その下部に形成されるＰ型のチャネルストッパー３とに
より互いに電気的に分離されている。上記ゲート絶縁膜
４、ゲート電極５及びフィールド絶縁膜２上には第１の
眉間絶縁膜７が形成されており、ＭＩＳＦＥＴのドレイ
ン拡散Ｊ１５ｂは、この第１の眉間絶縁膜７に開口され
る接続孔（コンタクトホール）８により基板１上方に形
成される第１の配線Ｎ９に接続されている。この第１の
配線層９は、接続孔８からゲート電極５上方まで延在し
ている。

この第１の配線層９及び上記第１の眉間絶縁膜７の上部
には第２の眉間絶縁膜１０が形成されており、その上部
には第２の配線層１２が適宜形成されている。ここで１
図における左側の回路素子はセルを使用する場合の例で
あるが、第１の配線層９は、上記第２の眉間絶縁膜１０
に開口される接続孔１１により第２の配線層１２に接続
されており、この第２の配線層１２は、同層に形成され
る図示されないデータａ（これも最終配線層）に接続さ
れている。上記接続孔１１は、図に示されるように、接
続孔８の上方には形成されずにゲート電極５上方に形成
されている。一方、２図における右側の回路素子はセル
を使用しない場合の例であるが、接続孔１１は形成され
ず第１の配ｌＡ層９と第２の配線層１２とは電気的に遮
断された状態となっている。そして、第２の配線層１２
及び上記第２の眉間絶、ＩＩ＠１ｏの上部にはファイナ
ルパッシベーション膜１６が被膜されている。

このように１図における左側の回路素子においては、ド
レイン拡散層５ｂと第２の配線層（最終配線層）１２と
を、接続孔８、第１の配線層（下暦配、ｆｆ１Ｊり　９
、接続孔１１を介して電気的に接続してあり、この第２
の配線層（最終配線層）１２と同層に形成される図示さ
れないデータ１ｉＡ（これも最終配線層）とを最終的に
接続するか否かによりマスクＲＯＭの書き替えを行うよ
うになっている。

一方、図における右側の回路素子においては。

ドレイン拡散層５ｂに接続される第１の配線層（下層配
線層）９と第２の配線層（最終配線層）１２とは接続孔
１１がないために電気的に遮断されており、この接続孔
１１を形成するか否かによりマスクＲＯＭの書き替えを
行うようになっている。

このように構成される半導体記憶装置によれば次のよう
な効果を得ることができる。

すなわち、データの書き替えを第２の配線層（最終配線
層）１２、またはこの第２の配線層（最終配線Ｎ）１２
とその下方に形成された第１の配ａ層（下層配、＠ＪＷ
）９との間の接続孔１１で行うようにしたので、多層配
線を有する半導体記憶装置の書き替えを行うことが可能
となると共に、この書き替えまでの共通化される工程が
多くなり、書き替えから製品完成までの工程が少なくな
るという作用により、該半導体記憶装置のターンアラウ
ンドタイムを短くすることが可能となる。

因に、本実施例においては、上記接続孔１１は、接続孔
８の上方には形成されずにゲート電極５上方に形成され
ている、すなわち、接続孔１１は、下側の第１の配線層
（下層配線層）９の下部に形成される他の接続孔８と半
導体基板１とを結ぶ垂線上にないので、接続孔１１の形
成される第１の配線／ｌ！Ｆ（下層配線層）９上が平坦
となると共に、第２の眉間絶縁膜１０の該部位の厚さが
他の部位の厚さと略均−となっている。従って、本実施
例における接続孔１１の形成は非常に容易である。

第２図には本発明に係る半導体記憶装置の第２の実施例
が示されており１図中、第１の実施例と同様な機能を果
たすものについては同一符号が付されている。

この第２の実施例の半導体記憶装置が第１の実施例のそ
れと違う点は、配線層が３層となった点であり、図にお
ける左側の回路素子においては。

第３の配線Ｎ１５と第２の配Ｓ層１２とは、第３の配線
層１５と第２の配線層１２との間に形成される第３の眉
間絶縁膜１３に開口された接続孔１４を介して電気的に
接続されており、一方、図における右側の回路素子にお
いては、第３の配線層１５と第２の配線層１２との間に
形成される第３の層間ｉＩ！縁膜１３には接続孔１４が
開口されず。

第３の配線層１５と第２の配線層１２とは電気的に遮断
された状態となっている。

そして、図における左側の回路素子においては。

ドレイン拡散１５ｂと第３の配線層（最終配線層）１５
とを、接続孔８、第１の配線層９．接続孔１１、第２の
配線／１Ｗ１２、接続孔１４を介して電気的に接続して
あり、この第３の配線層（！！に終配線Ｍ）１５と同層
に形成される図示されないデータＭ（これも最終配線層
）とを最終的に接続するか否かによりマスクＲＯＭの書
き替えを行うようになっている。

一方、図における右側の回路素子においては、ドレイン
拡散層５ｂに接続される第２の配ｍ層（下層配線層）１
２と第３の４８層（最終配ａ層）１５とは接続孔１４が
ないために電気的に遮断されており、この接続孔１４を
形成するか否かによりマスクＲＯＭの書き替えを行うよ
うになっている。

従って、上記第１の実施例と同様に、データの書き替え
を第３の配線層１５（最終配線層）、またはこの第３の
配線層（最終配線層）１５とその下方に形成された第２
の配線層（下層配線層）１２との間の接続孔１４で行う
ようにしているので、多層配線を有する半導体記憶装置
の書き替えを行うことが可能となると共に、この書き替
えまでの共通化される工程が多くなり、書き替えから製
品完成までの工程が少なくなるという作用により、該半
導体記憶装置のターンアラウンドタイムを短くすること
が可能となっている。

因に、本実施例においても同様に、接続孔１１は、上側
の配線（第２の配線層）１２の上部、または下側の配線
（第１の配線層）９の下部にそれぞれ形成される他の接
続孔１４．８と半導体基板１とを結ぶ垂線上にないので
、各接続孔１１．１４の形成される第１の配線層９．第
２の配線層１２上が平坦となると共に、第２の眉間絶縁
膜１０、第３の眉間絶縁膜１３の該部位の厚さが他の部
位の厚さと略均−となっており、従って、接続孔１１．
１４の形成は非常に容易となっている。

なお、第２の実施例におけるＲＯＭ以外の回路領域にお
いては、基本回路内の配線には第１の配線層９のみを使
用し、基本回路間の配線には第２、第３の配線Ｍ１２．
１５を用いているので、配線の自由度と集積度が増大さ
れている。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもなく、例えば１本構成を用いて
マイクロコンピュータゲートアレイを構成することも可
能である。

なお、本発明は２層または３Ｍの配線構造を有するマス
クＲＯＭにだけ適用されるものではなく、多層配線を有
するマスクＲＯＭ全てに適用できるというのはいうまで
もない。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、データの書き替えを多層配線の最終配線層、
または該最終配線層とその下方に形成された下層配線層
との間の接続孔で行うようにしたので、多層配線を有す
る半導体記憶装・置の書き替えを行うことが可能になる
と共に、この書き替えまでの共通化される工程が多くな
り、書き替えから製品完成までの工程が少なくなる。そ
の結果、多層配線を有する半導体記憶装置のターンアラ
ウンドタイムを短くすることが可能となる。

【図面の簡単な説明】

第１図は本発明に係る半導体記憶装置の第１の実施例の
縦断面図、 第２図は本発明に係る半導体記憶装置の第２の実施例の
縦断面図である。 １・・・・半導体基板、１２（１５）・・・・最終配線
層、９　（１２）・・・・下層配ａ層、１１　（１４）
・・・・接続孔。

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上方に多層配線層を有し、データの書き
   替えをウェーハプロセス中に行うようにした半導体記憶
   装置において、このデータの書き替えを前記配線の最終
   配線層、または該最終配線層とその下方に形成された下
   層配線層との間の接続孔で行うようにしたことを特徴と
   する半導体記憶装置。 ２、前記半導体記憶装置は、１チップマイクロコンピュ
   ータに搭載されていることを特徴とする特許請求の範囲
   第１項記載の半導体記憶装置。 ３、前記多層配線を電気的に導通させるために前記配線
   間に設けられる接続孔は、その上側の配線の上部または
   下側の配線の下部に形成される他の接続孔と前記半導体
   基板とを結ぶ垂線上にないことを特徴とする特許請求の
   範囲第１項または第２項記載の半導体記憶装置。