JPH0345552B2 - - Google Patents
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- Publication number
- JPH0345552B2 JPH0345552B2 JP58000102A JP10283A JPH0345552B2 JP H0345552 B2 JPH0345552 B2 JP H0345552B2 JP 58000102 A JP58000102 A JP 58000102A JP 10283 A JP10283 A JP 10283A JP H0345552 B2 JPH0345552 B2 JP H0345552B2
- Authority
- JP
- Japan
- Prior art keywords
- metal
- word line
- hole
- connection
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
(1) 発明の属する技術分野の説明
本発明は読み出し専用メモリにかかり、とくに
MOS集積回路のマスクプログラム方式の読み出
し専用メモリ（マスクROM）に関する。
MOS集積回路のマスクプログラム方式の読み出
し専用メモリ（マスクROM）に関する。
(2) 従来技術の説明
よく知られているように、この種の読み出し専
用メモリ（ROM）においては、ROMデータの
書き換えを行なう工程が遅い工程であるほど、
ROMデータの決定からICの完成までの期間が短
くなり有利であり、またROMセルの大きさが小
さいほど、チツプサイズ等の理由により有利とな
る。
用メモリ（ROM）においては、ROMデータの
書き換えを行なう工程が遅い工程であるほど、
ROMデータの決定からICの完成までの期間が短
くなり有利であり、またROMセルの大きさが小
さいほど、チツプサイズ等の理由により有利とな
る。
メタル２層の場合のROMは第１図に示すよう
に２層目のメタルのビツト線とROMセルをなす
MOSFETのドレイン電極の間を２層目のメタル
で接続することにより、第１の出力レベルを得、
２層目のメタルで接続しないでおくことにより、
第２の出力レベルを得るような、つまり２層目の
メタルの工程でROMデータの書き換えを行なう
ものであつた。
に２層目のメタルのビツト線とROMセルをなす
MOSFETのドレイン電極の間を２層目のメタル
で接続することにより、第１の出力レベルを得、
２層目のメタルで接続しないでおくことにより、
第２の出力レベルを得るような、つまり２層目の
メタルの工程でROMデータの書き換えを行なう
ものであつた。
しかしながら従来のこの方法では、ROMデー
タの書き換え工程は最終工程であるがROMセル
に接続した１層目のメタルと２層目のメタルとの
接続点（スルーホール）をビツト線から離さねば
ならない為、セルの大きさがビツト方向に大きく
なる、という欠点があつた。
タの書き換え工程は最終工程であるがROMセル
に接続した１層目のメタルと２層目のメタルとの
接続点（スルーホール）をビツト線から離さねば
ならない為、セルの大きさがビツト方向に大きく
なる、という欠点があつた。
(3) 発明の目的の説明
本発明の目的はワード線抵抗が小さく、ROM
セルの面積の小さなシリコンゲートMOS集積回
路の読み出し専用メモリを提供することにある。
セルの面積の小さなシリコンゲートMOS集積回
路の読み出し専用メモリを提供することにある。
(4) 発明の構成
本発明によれば、ビツト線とシリコンで構成さ
れたワード線との交わる位置にMOSFETのメモ
リセルを有するシリコンゲートMOS集積回路の
読み出し専用メモリにおいて、前記ワード線に平
行に第１層目の金属配線層で所定間隔で前記ワー
ド線に接触する金属ワード線を設け、第１層目の
金属配線層で前記MOSFETのドレイン電極とビ
ツト線との接続のための接続位置とを接続する接
続配線を設け、第１層目の金属配線層上に、選ば
れた前記接続位置上にスルーホールを有する層間
絶縁膜を設け、層間絶縁膜上に接続位置上に延在
する第２層目の金属配線層でなるビツト線を設
け、もつてスルーホールを有する接続配線に連ら
なるメモリセルから第１の出力レベルを得、スル
ーホールを有しない接続配線に連らなるメモリセ
ルから第２の出力レベルを得る読み出し専用メモ
リを得る。
れたワード線との交わる位置にMOSFETのメモ
リセルを有するシリコンゲートMOS集積回路の
読み出し専用メモリにおいて、前記ワード線に平
行に第１層目の金属配線層で所定間隔で前記ワー
ド線に接触する金属ワード線を設け、第１層目の
金属配線層で前記MOSFETのドレイン電極とビ
ツト線との接続のための接続位置とを接続する接
続配線を設け、第１層目の金属配線層上に、選ば
れた前記接続位置上にスルーホールを有する層間
絶縁膜を設け、層間絶縁膜上に接続位置上に延在
する第２層目の金属配線層でなるビツト線を設
け、もつてスルーホールを有する接続配線に連ら
なるメモリセルから第１の出力レベルを得、スル
ーホールを有しない接続配線に連らなるメモリセ
ルから第２の出力レベルを得る読み出し専用メモ
リを得る。
(5) この発明の実施例の説明
次に本発明の実施例について図面を参照して説
明する。第２図を参照すると本発明の第１の実施
例は、ROMセルをなすMOSFET ＡおよびＢの
ソース電極をGND配線３に接続し、ゲート電極
２はワード線を構成しドレイン電極１は、１層目
のメタル６に接続されており、ビツト線５ａ，５
ｂは、２層目のメタルで構成されており１層目の
メタル６とビツト線の２層目のメタルとの重なつ
た部分にスルーホール１４を置くことにより、
ROMセルＡのドレイン電極はビツト線に接続さ
れ、ワード線が選択された際にビツト線５ａの電
位をLowレベルにおとす。又、ROMセルＢのよ
うにドレイン接続した１層目のメタル６とビツト
線の間に、スルーホールを置かないと、ビツト線
５ｂは、ROMセルＢのドレイン電極とは接続さ
れず、ワード線２が選択された際にも、ビツト線
５ｂの電位はHighレベルに保たれる。このよう
にスルホールを設けるか、設けないかにより、
ROMデータの変更が可能となり、第１図の２層
目のメタルで書き換える場合に比べて、第１図に
おけるビツト線とスルーホールの間隔分だけ、セ
ルサイズを小さくできる。
明する。第２図を参照すると本発明の第１の実施
例は、ROMセルをなすMOSFET ＡおよびＢの
ソース電極をGND配線３に接続し、ゲート電極
２はワード線を構成しドレイン電極１は、１層目
のメタル６に接続されており、ビツト線５ａ，５
ｂは、２層目のメタルで構成されており１層目の
メタル６とビツト線の２層目のメタルとの重なつ
た部分にスルーホール１４を置くことにより、
ROMセルＡのドレイン電極はビツト線に接続さ
れ、ワード線が選択された際にビツト線５ａの電
位をLowレベルにおとす。又、ROMセルＢのよ
うにドレイン接続した１層目のメタル６とビツト
線の間に、スルーホールを置かないと、ビツト線
５ｂは、ROMセルＢのドレイン電極とは接続さ
れず、ワード線２が選択された際にも、ビツト線
５ｂの電位はHighレベルに保たれる。このよう
にスルホールを設けるか、設けないかにより、
ROMデータの変更が可能となり、第１図の２層
目のメタルで書き換える場合に比べて、第１図に
おけるビツト線とスルーホールの間隔分だけ、セ
ルサイズを小さくできる。
更に、多結晶シリコンのワード線２と平行に１
層目のメタル２２を配置し、メモリセル数ビツト
毎に多結晶シリコンのワード線２とのコンタクト
３２を設けてあり、このような構造にすることに
よりワード線の抵抗を減らすことができ、規模が
大きくなつた場合に問題となるワード線抵抗によ
る遅延を少くすることができる。
層目のメタル２２を配置し、メモリセル数ビツト
毎に多結晶シリコンのワード線２とのコンタクト
３２を設けてあり、このような構造にすることに
よりワード線の抵抗を減らすことができ、規模が
大きくなつた場合に問題となるワード線抵抗によ
る遅延を少くすることができる。
(6) 発明の効果の説明
本発明は以上説明したように、２層メタル構造
をもつたマスクROMの書き換えをスルーホール
で行なうことにより、２層目のメタルで書き換え
る場合に比べて、セル面積を小さくする効果があ
る。
をもつたマスクROMの書き換えをスルーホール
で行なうことにより、２層目のメタルで書き換え
る場合に比べて、セル面積を小さくする効果があ
る。
第１図は、２層目のメタルで書き換える場合の
ROMセルのパタン例を示す図、第２図は本発明
の第１の実施例を示したパタン図である。 Ａ，Ｂ……ROMセルをなすMOSFET、１…
…ROMセルをなすMOSFETのドレイン電極、
２……多結晶シリコンワード線、３……GND拡
散層配線、４……スルーホール、５ａ，５ｂ……
ビツト線、６……ドレイン電極に接続した１層目
のメタル、１４……スルーホール、２２……１層
目のメタルのワード線、３２……コンタクト。
ROMセルのパタン例を示す図、第２図は本発明
の第１の実施例を示したパタン図である。 Ａ，Ｂ……ROMセルをなすMOSFET、１…
…ROMセルをなすMOSFETのドレイン電極、
２……多結晶シリコンワード線、３……GND拡
散層配線、４……スルーホール、５ａ，５ｂ……
ビツト線、６……ドレイン電極に接続した１層目
のメタル、１４……スルーホール、２２……１層
目のメタルのワード線、３２……コンタクト。
Claims (1)
- １ ビツト線とシリコンで構成されたワード線と
の交わる位置にMOSFETのメモリセルを有する
シリコンゲートMOS集積回路の読み出し専用メ
モリにおいて、前記ワード線に平行に第１層目の
金属配線層で所定間隔で前記ワード線に接触する
金属ワード線を設け、前記第１層目の金属配線層
で前記MOSFETのドレイン電極と前記ビツト線
との接続のための接続位置とを接続する接続配線
を設け、前記第１層目の金属配線層上に、選ばれ
た前記接続位置にスルーホールを有する層間絶縁
膜を設け、前記層間絶縁膜上に前記接続位置上に
延在する第２層目の金属配線層でなるビツト線を
設け、もつて前記スルーホールを有する前記接続
配線に連らなる前記メモリセルから第１の出力レ
ベルを得、前記スルーホールを有しない前記接続
配線に連らなる前記メモリセルから第２の出力レ
ベルを得ることを特徴とする読み出し専用メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58000102A JPS59124760A (ja) | 1983-01-04 | 1983-01-04 | 読み出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58000102A JPS59124760A (ja) | 1983-01-04 | 1983-01-04 | 読み出し専用メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59124760A JPS59124760A (ja) | 1984-07-18 |
| JPH0345552B2 true JPH0345552B2 (ja) | 1991-07-11 |
Family
ID=11464726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58000102A Granted JPS59124760A (ja) | 1983-01-04 | 1983-01-04 | 読み出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59124760A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62112160U (ja) * | 1985-12-28 | 1987-07-17 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56147472A (en) * | 1980-04-18 | 1981-11-16 | Nec Corp | Read only semiconductor memory |
| JPS57104253A (en) * | 1980-12-19 | 1982-06-29 | Matsushita Electric Ind Co Ltd | Semiconductor memory device |
-
1983
- 1983-01-04 JP JP58000102A patent/JPS59124760A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59124760A (ja) | 1984-07-18 |
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