JPH1012817A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH1012817A JPH1012817A JP16568996A JP16568996A JPH1012817A JP H1012817 A JPH1012817 A JP H1012817A JP 16568996 A JP16568996 A JP 16568996A JP 16568996 A JP16568996 A JP 16568996A JP H1012817 A JPH1012817 A JP H1012817A
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- Japan
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- dummy
- circuit
- layer
- semiconductor integrated
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 拡散工程終了後のＦＩＢによる半導体集積回
路の接続変更を容易にすることを目的とする。 【解決手段】 第１に、ダミー配線３４、３５を最上位
層の配線で形成する。第２に、ダミー回路３３の入出力
端子および修正の対象となり得るであろうＮＡＮＤ回路
３１、３２の入出力端子が３層目の配線で形成する。こ
れにより、半導体チップの面積を増大させることなくダ
ミー配線を形成することができる。
路の接続変更を容易にすることを目的とする。 【解決手段】 第１に、ダミー配線３４、３５を最上位
層の配線で形成する。第２に、ダミー回路３３の入出力
端子および修正の対象となり得るであろうＮＡＮＤ回路
３１、３２の入出力端子が３層目の配線で形成する。こ
れにより、半導体チップの面積を増大させることなくダ
ミー配線を形成することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、配線接続を容易に
変更できる半導体集積回路に関するものである。
変更できる半導体集積回路に関するものである。
【０００２】
【従来の技術】一般に半導体装置の製造には長期間を必
要とするため、半導体装置にあらかじめ動作に影響を与
えないダミー回路を設けておきＦＩＢ（フッ素・イオン
・ビーム）を用いて配線の接続を変更することが行われ
ている。このＦＩＢは、配線を切断・形成できるもので
あるが、長い配線を新たに設けることはできない。この
ため、長い配線を新たに設ける必要があるときは、ダミ
ー配線が必要となる。
要とするため、半導体装置にあらかじめ動作に影響を与
えないダミー回路を設けておきＦＩＢ（フッ素・イオン
・ビーム）を用いて配線の接続を変更することが行われ
ている。このＦＩＢは、配線を切断・形成できるもので
あるが、長い配線を新たに設けることはできない。この
ため、長い配線を新たに設ける必要があるときは、ダミ
ー配線が必要となる。
【０００３】以下、従来の半導体集積回路について説明
する。図５は、従来の半導体集積回路のマスクレイアウ
ト図であり、１１、１２はＮＡＮＤ回路、１３はダミー
回路、１４、１５は１層目の配線で形成されたダミー配
線である。なお、ダミー回路１３は反転回路の機能を持
つものである。そして、このマスクレイアウトに基づい
て半導体集積回路は製造される。
する。図５は、従来の半導体集積回路のマスクレイアウ
ト図であり、１１、１２はＮＡＮＤ回路、１３はダミー
回路、１４、１５は１層目の配線で形成されたダミー配
線である。なお、ダミー回路１３は反転回路の機能を持
つものである。そして、このマスクレイアウトに基づい
て半導体集積回路は製造される。
【０００４】なお、２０はトランジスタのゲートを形成
するポリシリコン、２１はトランジスタのソース／ドレ
インを形成する酸化膜、２２はトランジスタのゲート、
ソース／ドレインと１層目の配線を接続するコンタク
ト、２３は最下位層に設けられた１層目の配線である。
するポリシリコン、２１はトランジスタのソース／ドレ
インを形成する酸化膜、２２はトランジスタのゲート、
ソース／ドレインと１層目の配線を接続するコンタク
ト、２３は最下位層に設けられた１層目の配線である。
【０００５】図１は、図５に示すマスクレイアウト図に
対応する論理回路図であり、１、２はＮＡＮＤ回路、３
はダミー回路である。
対応する論理回路図であり、１、２はＮＡＮＤ回路、３
はダミー回路である。
【０００６】いま、ＮＡＮＤ回路１の出力の論理が反転
してＮＡＮＤ回路２に入力されていると仮定する。
してＮＡＮＤ回路２に入力されていると仮定する。
【０００７】この場合、図２に示すようにＮＡＮＤ回路
１とＮＡＮＤ回路２との間に反転回路であるダミー回路
３を挿入すれば論理の誤りを解消することができる。
１とＮＡＮＤ回路２との間に反転回路であるダミー回路
３を挿入すれば論理の誤りを解消することができる。
【０００８】そして、図６は図２の論理回路図に対応し
た拡散後の半導体集積回路の上面図であり、図５に示す
マスクレイアウト図に基づいて拡散された半導体チップ
をＦＩＢを用いて修正したものである。
た拡散後の半導体集積回路の上面図であり、図５に示す
マスクレイアウト図に基づいて拡散された半導体チップ
をＦＩＢを用いて修正したものである。
【０００９】具体的には、ＮＡＮＤ回路１１とＮＡＮＤ
回路１２との接続を断つとともに、ＦＩＢで形成した配
線１６により、ダミー配線１５を介してＮＡＮＤ回路１
１の出力端子をダミー回路１３の入力端子に接続する。
また、ＦＩＢで形成した配線１６により、ダミー回路１
３の出力端子をダミー配線１４を介してＮＡＮＤ回路１
２の入力端子に接続する。
回路１２との接続を断つとともに、ＦＩＢで形成した配
線１６により、ダミー配線１５を介してＮＡＮＤ回路１
１の出力端子をダミー回路１３の入力端子に接続する。
また、ＦＩＢで形成した配線１６により、ダミー回路１
３の出力端子をダミー配線１４を介してＮＡＮＤ回路１
２の入力端子に接続する。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置ではダミー配線を最下位層に設けていた
ため、チップ面積が増大してしまうという問題点があっ
た。
来の半導体装置ではダミー配線を最下位層に設けていた
ため、チップ面積が増大してしまうという問題点があっ
た。
【００１１】一般に、半導体装置を断面でみると、最下
部にトランジスタ、その上に第１の配線、さらに第２、
第３・・・第ｎの配線が形成されている。そして、トラ
ンジスタのゲート、ソース／ドレインと接続できるの
は、第１の配線のみである。
部にトランジスタ、その上に第１の配線、さらに第２、
第３・・・第ｎの配線が形成されている。そして、トラ
ンジスタのゲート、ソース／ドレインと接続できるの
は、第１の配線のみである。
【００１２】このため、配線の密度について考えたと
き、第１の配線の密度は他の配線と比べて高くなる。
き、第１の配線の密度は他の配線と比べて高くなる。
【００１３】従って、第１の配線を用いてダミー配線を
形成するには、第１の配線の密度を下げるため、チップ
面積を増大させなければならなかった。
形成するには、第１の配線の密度を下げるため、チップ
面積を増大させなければならなかった。
【００１４】本発明は上述従来の問題点を解決するもの
で、拡散終了後の配線の変更を容易にする半導体集積回
路を提供するものである。
で、拡散終了後の配線の変更を容易にする半導体集積回
路を提供するものである。
【００１５】
【課題を解決するための手段】この問題を解決するため
に本発明は、配線密度の低い層に動作に影響を与えない
ダミー配線を設けたものである。
に本発明は、配線密度の低い層に動作に影響を与えない
ダミー配線を設けたものである。
【００１６】
【発明の実施の形態】本発明は、ダミー配線を最上位の
配線層に設けることにより、チップ面積の増大を招くこ
となく配線接続の変更を容易にするものである。
配線層に設けることにより、チップ面積の増大を招くこ
となく配線接続の変更を容易にするものである。
【００１７】以下、本発明の実施の形態について、図面
を用いて説明する。今回は３層配線の製造プロセスを想
定して説明する。
を用いて説明する。今回は３層配線の製造プロセスを想
定して説明する。
【００１８】図３は、本発明の実施の形態における半導
体集積回路のマスクレイアウト図であり、３１、３２は
ＮＡＮＤ回路、３３はダミー回路、３４、３５は３層目
の配線で形成されたダミー配線、３６は３層目の配線で
形成された入出力端子である。なお、ダミー回路３３は
反転回路の機能を持つものである。そして、このマスク
レイアウト図に基づいて半導体集積回路は製造される。
体集積回路のマスクレイアウト図であり、３１、３２は
ＮＡＮＤ回路、３３はダミー回路、３４、３５は３層目
の配線で形成されたダミー配線、３６は３層目の配線で
形成された入出力端子である。なお、ダミー回路３３は
反転回路の機能を持つものである。そして、このマスク
レイアウト図に基づいて半導体集積回路は製造される。
【００１９】なお、図面では省略しているが、ＮＡＮＤ
回路３１、３２、ダミー回路３３の実質的なマスクレイ
アウトは図５に示す従来のものと同一である。
回路３１、３２、ダミー回路３３の実質的なマスクレイ
アウトは図５に示す従来のものと同一である。
【００２０】このマスクレイアウト図の第１の特徴は、
ダミー配線３４、３５が最上位層の配線であることであ
り、３層の配線を使用する製造プロセスであれば３層目
の配線で形成される。次に、第２の特徴はダミー回路３
３の入出力端子および修正の対象となり得るであろうＮ
ＡＮＤ回路３１、３２の入出力端子が３層目の配線で形
成されていることである。
ダミー配線３４、３５が最上位層の配線であることであ
り、３層の配線を使用する製造プロセスであれば３層目
の配線で形成される。次に、第２の特徴はダミー回路３
３の入出力端子および修正の対象となり得るであろうＮ
ＡＮＤ回路３１、３２の入出力端子が３層目の配線で形
成されていることである。
【００２１】そして、第１の特徴により、ダミー配線を
下位層の配線と立体的に形成することができるため、半
導体チップの面積を増大させることなくダミー配線を形
成することができる。また、第２の特徴により、最上部
の配線のみの加工で接続を変更することができる。
下位層の配線と立体的に形成することができるため、半
導体チップの面積を増大させることなくダミー配線を形
成することができる。また、第２の特徴により、最上部
の配線のみの加工で接続を変更することができる。
【００２２】図１は、図３に示すマスクレイアウト図に
対応する論理回路図であり、従来と同様に、ＮＡＮＤ回
路１の出力の論理が反転してＮＡＮＤ回路２に入力され
ていると仮定する。
対応する論理回路図であり、従来と同様に、ＮＡＮＤ回
路１の出力の論理が反転してＮＡＮＤ回路２に入力され
ていると仮定する。
【００２３】この場合、図２に示すようにＮＡＮＤ回路
１とＮＡＮＤ回路２との間に反転回路であるダミー回路
３を挿入すれば論理の誤りを解消することができる。
１とＮＡＮＤ回路２との間に反転回路であるダミー回路
３を挿入すれば論理の誤りを解消することができる。
【００２４】図４は、図２の論理回路図に対応した拡散
後の半導体集積回路の上面図であり、図３に示すマスク
レイアウト図に基づいて拡散された半導体チップをＦＩ
Ｂを用いて修正したものである。
後の半導体集積回路の上面図であり、図３に示すマスク
レイアウト図に基づいて拡散された半導体チップをＦＩ
Ｂを用いて修正したものである。
【００２５】具体的には、ＮＡＮＤ回路３１とＮＡＮＤ
回路３２との接続を断つとともに、ＦＩＢで形成した配
線３７により、ＮＡＮＤ回路３１の出力端子３６をダミ
ー配線３５を介して、ダミー回路３３の入力端子に接続
する。このとき、ＮＡＮＤ回路３１の出力端子３６が３
層目の配線で形成されているため、ＦＩＢで容易に接続
を変更することができる。逆に、ＮＡＮＤ回路３１の出
力端子３６を１層目の配線で形成したのでは、ダミー配
線が３層目の配線で形成されているにも関わらず、ＦＩ
Ｂで１層目の配線まで掘り起こさなければならない。特
に、多層配線化に伴い２層目に平坦化のためのダミー配
線を形成する場合は１層目の配線が見えないため、その
効果は大きいものである。また、ＮＡＮＤ回路３１の出
力端子３６が３層目の配線で形成されているため、信号
を容易に観測することも可能になる。
回路３２との接続を断つとともに、ＦＩＢで形成した配
線３７により、ＮＡＮＤ回路３１の出力端子３６をダミ
ー配線３５を介して、ダミー回路３３の入力端子に接続
する。このとき、ＮＡＮＤ回路３１の出力端子３６が３
層目の配線で形成されているため、ＦＩＢで容易に接続
を変更することができる。逆に、ＮＡＮＤ回路３１の出
力端子３６を１層目の配線で形成したのでは、ダミー配
線が３層目の配線で形成されているにも関わらず、ＦＩ
Ｂで１層目の配線まで掘り起こさなければならない。特
に、多層配線化に伴い２層目に平坦化のためのダミー配
線を形成する場合は１層目の配線が見えないため、その
効果は大きいものである。また、ＮＡＮＤ回路３１の出
力端子３６が３層目の配線で形成されているため、信号
を容易に観測することも可能になる。
【００２６】そして、ダミー回路３３の出力端子３６を
ダミー配線３４を介してＮＡＮＤ回路３２に接続する。
ダミー配線３４を介してＮＡＮＤ回路３２に接続する。
【００２７】なお、本実施の形態では、３層の製造プロ
セスを想定して説明したがこれに限られるものではな
い。
セスを想定して説明したがこれに限られるものではな
い。
【００２８】また、ダミー回路として反転回路を用いた
がこれに限られるものではなく、ＮＡＮＤ回路等でも良
い。
がこれに限られるものではなく、ＮＡＮＤ回路等でも良
い。
【００２９】
【発明の効果】以上のように本発明によれば、半導体チ
ップの面積を増大させることなく、ダミー配線を形成す
ることができる。
ップの面積を増大させることなく、ダミー配線を形成す
ることができる。
【図１】ＦＩＢ修正前の論理回路図
【図２】ＦＩＢ修正後の論理回路図
【図３】本発明のマスクレイアウト図
【図４】本発明のＦＩＢ修正後の上面図
【図５】従来のマスクレイアウト図
【図６】従来のＦＩＢ修正後の上面図
１、２、３１、３２ ＮＡＮＤ回路 ３、３３ ダミー回路 ３４、３５ ダミー配線 ３６ ３層目の配線で形成した入出力端子 ３７ ＦＩＢで形成した配線
Claims (2)
- 【請求項１】 配線密度の低い層に動作に影響を与えな
いダミー配線を設けたことを特徴とする半導体集積回
路。 - 【請求項２】 最上層の配線層に設けられた動作に影響
を与えないダミー配線と、動作に影響を与えないダミー
回路とを有し、 前記ダミー回路の入出力端子は、最上層の配線で形成さ
れていることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16568996A JPH1012817A (ja) | 1996-06-26 | 1996-06-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16568996A JPH1012817A (ja) | 1996-06-26 | 1996-06-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1012817A true JPH1012817A (ja) | 1998-01-16 |
Family
ID=15817179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16568996A Pending JPH1012817A (ja) | 1996-06-26 | 1996-06-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1012817A (ja) |
-
1996
- 1996-06-26 JP JP16568996A patent/JPH1012817A/ja active Pending
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