JPS59210588A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS59210588A JPS59210588A JP58085278A JP8527883A JPS59210588A JP S59210588 A JPS59210588 A JP S59210588A JP 58085278 A JP58085278 A JP 58085278A JP 8527883 A JP8527883 A JP 8527883A JP S59210588 A JPS59210588 A JP S59210588A
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- Japan
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- word line
- word
- amplifier
- semiconductor memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は高速に動作するＭＩＳメモリなどのワード線の
構成に関するものである。
構成に関するものである。
従来のＭＩＳメモリにおけるワード線部分周辺の構成を
第１図のスタティック型ＭＩＳメモリを例に取って説明
する。
第１図のスタティック型ＭＩＳメモリを例に取って説明
する。
ここで１５．１６はメモリセル群でその巣位回路７は１
，２，３．４の如き４つのＭＩＳＦ’ＥＴと５゜６の抵
抗とからなる。このセルはワード線１７あるいは同−Ｘ
軸上のワード線１８を駆動するデコーダ１４によってア
クセスされる。出力信号はビット線１９．２０に現われ
スイッチ用ＭＩＳｌｉ”ＥＴ８．９を通してコモンデー
タ線２１．２２にあられれる。コモンデータ線２１．２
２の信号はセンスアンプ２５に入力され、そこで増幅さ
れる。ここでビット線は従来ＡＡで形成される為それと
直角に配線されるワード線はポリシリコンで形成すれる
ことが多い。このワード線がポリシリコンで形成された
半導体メモリ装置の欠点はポリシリコンの抵抗成分とワ
ード線に多数接続されたメモリセルの容量成分（ａより
生じるワード線信号の遅延である。
，２，３．４の如き４つのＭＩＳＦ’ＥＴと５゜６の抵
抗とからなる。このセルはワード線１７あるいは同−Ｘ
軸上のワード線１８を駆動するデコーダ１４によってア
クセスされる。出力信号はビット線１９．２０に現われ
スイッチ用ＭＩＳｌｉ”ＥＴ８．９を通してコモンデー
タ線２１．２２にあられれる。コモンデータ線２１．２
２の信号はセンスアンプ２５に入力され、そこで増幅さ
れる。ここでビット線は従来ＡＡで形成される為それと
直角に配線されるワード線はポリシリコンで形成すれる
ことが多い。このワード線がポリシリコンで形成された
半導体メモリ装置の欠点はポリシリコンの抵抗成分とワ
ード線に多数接続されたメモリセルの容量成分（ａより
生じるワード線信号の遅延である。
本発明の目的は、ワード線信号の遅延を軽減し、高速な
半導体メモリ装置を提供するにある。
半導体メモリ装置を提供するにある。
本発明による半導体メモリ装置は二次元状にＸ−Ｙ方向
に配置された多数のメモリセルと、同一のＸ軸上に並ぶ
メモリセルを共通に接続する複数の第１のワード線と、
同一のＸ軸上に並ぶメモリセルを共通に接続する複数の
ビット線とを有する半導体メモリ装量において前記複数
のワード線の各々に平行して第２のワード線を設け、第
２のワード線には、少なくとも１つのアンプが接続され
てなり、該アンプの出力が第１のワード線に接続されて
なることを特徴とする。
に配置された多数のメモリセルと、同一のＸ軸上に並ぶ
メモリセルを共通に接続する複数の第１のワード線と、
同一のＸ軸上に並ぶメモリセルを共通に接続する複数の
ビット線とを有する半導体メモリ装量において前記複数
のワード線の各々に平行して第２のワード線を設け、第
２のワード線には、少なくとも１つのアンプが接続され
てなり、該アンプの出力が第１のワード線に接続されて
なることを特徴とする。
以下、本発明を具体的な構成例によシ説明する。
第２図は本発明の一構成例を示すものであシ、メゾコー
ダ一部とワード線部を１行抜き出したものでめる。ここ
で３７（ヨチコーダケ示し、３８は左のワード線部、３
９は石のワード報部を表わす。
ダ一部とワード線部を１行抜き出したものでめる。ここ
で３７（ヨチコーダケ示し、３８は左のワード線部、３
９は石のワード報部を表わす。
３９は３８と同様な構造をしている。ｊ＼、■１〜Ｐ〜
４１＋へＩ ｉ ＋ １〜Ｍ ｊ −４−１〜＋ ｈ’
＋ ｊ ＋ １〜Ｎ１Ｎｋ’ｊ−Ｎ ｉｉ！ｊ 〕、ｒ
’ モモリセルで従来の第１のワードｈｌ＋３３ Ｋ接
続ぢれる。
４１＋へＩ ｉ ＋ １〜Ｍ ｊ −４−１〜＋ ｈ’
＋ ｊ ＋ １〜Ｎ１Ｎｋ’ｊ−Ｎ ｉｉ！ｊ 〕、ｒ
’ モモリセルで従来の第１のワードｈｌ＋３３ Ｋ接
続ぢれる。
ここでき１１１に′：Ｉワードの４ｇｐの遠端の、なた
へ４Ｎ１・求ワード緑の近端のセルである。３４は本発
明にコ５−（グる第２のワード線を示す。第２肉で３４
は、メモリは、メモリセルが接Ｋ・光されｔｌいだめ第
１のワード線に比べ鉛量成分が充分小ちく高速に遠端ま
で心動される。３１と３２は本発明におけるＩり２と第
１のワード線を接続するアンプケ示す。
へ４Ｎ１・求ワード緑の近端のセルである。３４は本発
明にコ５−（グる第２のワード線を示す。第２肉で３４
は、メモリは、メモリセルが接Ｋ・光されｔｌいだめ第
１のワード線に比べ鉛量成分が充分小ちく高速に遠端ま
で心動される。３１と３２は本発明におけるＩり２と第
１のワード線を接続するアンプケ示す。
このアンプは高速に駆袖されたワード線３４の信号を増
１園し、第１のワード線に出力する。従ってアンプの吊
力点をワード線の中間、あるいは遠端の方に・Ｉ；続す
ることにより、第１のワード線の遠端部のメモリセルを
高速にル針【すすることが可能となる。第２図の”ｔ４
’）成声」においては、アンプの髪父を２とし、アンプ
をｉ着目とｊ・面目のメモリセルの隣に配置した例を示
しているがアンプの数と接続位置は任意に選ぶことが可
能である。第２のワード線はできるだけ低負荷容力ｔに
することが重重れるだめ第２のワード線には、メモリセ
ルは、接続されない卆、が望ましい。また１／イアウド
的にワード線３３と３４は近接するとともあるだめに両
者間にカンプリング容量が伺くことが予想されるので両
者は同相の信号で駆動されることが重子しいが、もちろ
ん逆相の信号が加えられても良い。
１園し、第１のワード線に出力する。従ってアンプの吊
力点をワード線の中間、あるいは遠端の方に・Ｉ；続す
ることにより、第１のワード線の遠端部のメモリセルを
高速にル針【すすることが可能となる。第２図の”ｔ４
’）成声」においては、アンプの髪父を２とし、アンプ
をｉ着目とｊ・面目のメモリセルの隣に配置した例を示
しているがアンプの数と接続位置は任意に選ぶことが可
能である。第２のワード線はできるだけ低負荷容力ｔに
することが重重れるだめ第２のワード線には、メモリセ
ルは、接続されない卆、が望ましい。また１／イアウド
的にワード線３３と３４は近接するとともあるだめに両
者間にカンプリング容量が伺くことが予想されるので両
者は同相の信号で駆動されることが重子しいが、もちろ
ん逆相の信号が加えられても良い。
但しこの場合は、゛アンプは入出力が逆オ目になるよう
にするり要がある。
にするり要がある。
第３図に本発明による回路の一実施例を示す。
７Ｓ ３は相補２１１ＬｊＩＳＦ’ＥＴを用いて回路を
構成した例である。第３図において４１，４２，４３，
４７゜４９．５１，５３．５５＆’１Ｐ−Ｆ−？ネル壓
Ｍ Ｉ Ｓ Ｆ ＥＴ ’（１示す。４４，４５，４６
．４８，５０，５２，５４．５６はＮチャネルｉＪ Ｍ
Ｉ Ｓ ＦＥＴ を示す。５９はメデコーダの回路部分
で、４１〜４６はＮＡＮ Ｄ回路を構成し、この例にお
いては、Ａｏ−Ａ、の３人力が印〃口さｊｚる。
構成した例である。第３図において４１，４２，４３，
４７゜４９．５１，５３．５５＆’１Ｐ−Ｆ−？ネル壓
Ｍ Ｉ Ｓ Ｆ ＥＴ ’（１示す。４４，４５，４６
．４８，５０，５２，５４．５６はＮチャネルｉＪ Ｍ
Ｉ Ｓ ＦＥＴ を示す。５９はメデコーダの回路部分
で、４１〜４６はＮＡＮ Ｄ回路を構成し、この例にお
いては、Ａｏ−Ａ、の３人力が印〃口さｊｚる。
Ａｏ−Ａ２は通常アト１／ス回路からの出力である。
４７．４８及び４９，５０．及び５１．５２はそれぞれ
インバータを形成し、４７，４．８のインバータ出力は
第２のワード線５８の近端に接続される。址だ５１．５
２のインバータ出力は・ＩＧ １のワード線５７の近端
に接続される。６０ばワード線５７に接ｈ５Ｌされるメ
モリセル群を示す。６１は第２のワード線５８とり′５
１のワード約５７を接続するアンプ１示す。アンプは５
３．５４のインバータと５５．５６のインバータて形成
される。アンプ６１はワードラインの適切な位置に配置
される。この場合はメモリセルＤ、４ｊ＋１の間に配置
されている。
インバータを形成し、４７，４．８のインバータ出力は
第２のワード線５８の近端に接続される。址だ５１．５
２のインバータ出力は・ＩＧ １のワード線５７の近端
に接続される。６０ばワード線５７に接ｈ５Ｌされるメ
モリセル群を示す。６１は第２のワード線５８とり′５
１のワード約５７を接続するアンプ１示す。アンプは５
３．５４のインバータと５５．５６のインバータて形成
される。アンプ６１はワードラインの適切な位置に配置
される。この場合はメモリセルＤ、４ｊ＋１の間に配置
されている。
第４図に本発明による他の更施例をポラ−。第・１図は
Ｎチャネル塑ＭＩＳＦＥＴを目−１いて回路を構成した
例である。７１１７５１７７はテプレッション創公＋１
Ｉ８Ｐ”Ｅ’Ｔであシ、７２，７３．７４，７６．７８
はエンハスメント型ＭＩＳＦＥＴ を示す。８１はメテ
コーダを示す回路で、７１へ−７４はＮＯＲ回路でｉ）
りこのフ易合ん〜Ａ２の３人力が印加される。へ）３図
の説明と同様Ａｏ−Ａ２は通常アト１／ス回路からの出
力である。このＮＯＲ回路の出力に第２のワ−ド＆！８
０の近端に接続されている。７５．７６はインバータを
形成し、ＮＯＲ回路の出力を入力とし、その出力を第１
のワード線７９の近端に接続している。８２はメモリセ
ル群で第１のワ、−ド線７９に接続している。８３は第
１と第２のワード線を接続するアンプで、’７７．７８
のインバータで形成される。このアンプの場合は入出力
が逆相であるので、第１のワード線と第２のワード線は
逆相の信号が印加されている。またアンプ８３の配置場
所は、第３図で説明した如く、任意の適切な場所に配置
される。
Ｎチャネル塑ＭＩＳＦＥＴを目−１いて回路を構成した
例である。７１１７５１７７はテプレッション創公＋１
Ｉ８Ｐ”Ｅ’Ｔであシ、７２，７３．７４，７６．７８
はエンハスメント型ＭＩＳＦＥＴ を示す。８１はメテ
コーダを示す回路で、７１へ−７４はＮＯＲ回路でｉ）
りこのフ易合ん〜Ａ２の３人力が印加される。へ）３図
の説明と同様Ａｏ−Ａ２は通常アト１／ス回路からの出
力である。このＮＯＲ回路の出力に第２のワ−ド＆！８
０の近端に接続されている。７５．７６はインバータを
形成し、ＮＯＲ回路の出力を入力とし、その出力を第１
のワード線７９の近端に接続している。８２はメモリセ
ル群で第１のワ、−ド線７９に接続している。８３は第
１と第２のワード線を接続するアンプで、’７７．７８
のインバータで形成される。このアンプの場合は入出力
が逆相であるので、第１のワード線と第２のワード線は
逆相の信号が印加されている。またアンプ８３の配置場
所は、第３図で説明した如く、任意の適切な場所に配置
される。
以上実施例にて回路の説明を行なったが、１／イアウド
関係の説明を以下に行なう。本発明による第１のワード
線と、第２のワード線は例えば１層ポリシリコンと２Ｎ
ポリシリコンを用いて従来技術にて形成することができ
る。第５図にメモリセル及びワード線部分のレイアウト
の実施例を示す。
関係の説明を以下に行なう。本発明による第１のワード
線と、第２のワード線は例えば１層ポリシリコンと２Ｎ
ポリシリコンを用いて従来技術にて形成することができ
る。第５図にメモリセル及びワード線部分のレイアウト
の実施例を示す。
９１．９２はメモリセルのドライバーＭＩＳＦＥ’ｒの
ゲート部分であり一層ポリンリコンで形成される。
ゲート部分であり一層ポリンリコンで形成される。
９３はＧＮＤの拡散層部分でコンタクト１０９によシア
ルミＧＮＤ線（示されず）に接続される。
ルミＧＮＤ線（示されず）に接続される。
９４．９５はドライバーＭＩＳＦＥＴのドレイン部分で
拡散層で形成される。９７は、負荷抵抗部分で第２ポリ
シリコンで形成される。この負荷抵抗はイオン注入量を
制御することによシ冒低杭に形成でれる。負荷抵抗はコ
ンタクト１０７，１０８ｆ：通してそれぞれドライバー
ＭＩＳＦＥＴのドレイン部拡散層に接続されかつ中点付
近でコンタクト１０６を通して電源９６に接続される。
拡散層で形成される。９７は、負荷抵抗部分で第２ポリ
シリコンで形成される。この負荷抵抗はイオン注入量を
制御することによシ冒低杭に形成でれる。負荷抵抗はコ
ンタクト１０７，１０８ｆ：通してそれぞれドライバー
ＭＩＳＦＥＴのドレイン部拡散層に接続されかつ中点付
近でコンタクト１０６を通して電源９６に接続される。
９６は第１ポリシリコンあるいは拡散層などで形成され
る。９８は第１のワード線で第１ポリシリコンで形成さ
れる。１００，１０１はセルのトランスファーへ、ｆＩ
ＳＦＥＴのゲート部分である。トランスファーＭＩＳＦ
ＥＴのソースは拡散層９４．．９５に接続され、ドレイ
ン部分は拡散層１１０，１１１に接続される。コンタク
）１０２，１．０３はアルミビット線（示されず）に接
続する。９９は第２のワード線で絶縁膜を経て第１のワ
ード線の上部付近に第２ポリシリコンで形成される。９
９と９８のポリシリコンはイオン注入を制御することに
より比較的に低抵抗に形成される。
る。９８は第１のワード線で第１ポリシリコンで形成さ
れる。１００，１０１はセルのトランスファーへ、ｆＩ
ＳＦＥＴのゲート部分である。トランスファーＭＩＳＦ
ＥＴのソースは拡散層９４．．９５に接続され、ドレイ
ン部分は拡散層１１０，１１１に接続される。コンタク
）１０２，１．０３はアルミビット線（示されず）に接
続する。９９は第２のワード線で絶縁膜を経て第１のワ
ード線の上部付近に第２ポリシリコンで形成される。９
９と９８のポリシリコンはイオン注入を制御することに
より比較的に低抵抗に形成される。
図中穴に示される部分の断面図を第６図に示す。
１２０は第１ポリシリコンによる第１のワード線である
。１２１は第２ポリシリコンによる第２のワード線であ
る。１２４は拡散層部分であり、シリコン基板１２３の
中にイオン注入等により形成される。１２０の第１ワー
ド線のポリシリコンの下の絶縁膜１２５は比較的薄く、
セルのトランスファーＭＩＳＦＥＴとして働く。第１ワ
ード線１２０と第２ワード線１２１は５ｉｎ２などの比
較的厚い絶縁膜で分離される。また第２ポリシリコンの
上部にも８１０２などによる絶縁膜が形成され、上部の
アルミ配線等から分離される。
。１２１は第２ポリシリコンによる第２のワード線であ
る。１２４は拡散層部分であり、シリコン基板１２３の
中にイオン注入等により形成される。１２０の第１ワー
ド線のポリシリコンの下の絶縁膜１２５は比較的薄く、
セルのトランスファーＭＩＳＦＥＴとして働く。第１ワ
ード線１２０と第２ワード線１２１は５ｉｎ２などの比
較的厚い絶縁膜で分離される。また第２ポリシリコンの
上部にも８１０２などによる絶縁膜が形成され、上部の
アルミ配線等から分離される。
以上説明したように本発明によれば、従来のワード線と
平行して第２のワード線を、従来技術により１層ポリシ
リコンや２層ポリシリコンで形成し、両者間にアンプを
設け、入力を第２のワード線とし出力を第１のワード線
とし、該アンプは、メモリセルなどの負荷容量を接続し
ないようにすることによシ寄性容量を減らし、近、遠端
間の遅延を小さくすることにより、高速に駆動される第
２のワード線の信号を増幅し、第１のワード線の適切な
位置に出力することによｐワード線の薔性抵抗と寄性容
量による第１のワード線の遅延を軽減し、アクセスタイ
ムを高速化できる効果がある。
平行して第２のワード線を、従来技術により１層ポリシ
リコンや２層ポリシリコンで形成し、両者間にアンプを
設け、入力を第２のワード線とし出力を第１のワード線
とし、該アンプは、メモリセルなどの負荷容量を接続し
ないようにすることによシ寄性容量を減らし、近、遠端
間の遅延を小さくすることにより、高速に駆動される第
２のワード線の信号を増幅し、第１のワード線の適切な
位置に出力することによｐワード線の薔性抵抗と寄性容
量による第１のワード線の遅延を軽減し、アクセスタイ
ムを高速化できる効果がある。
第１図は従来の半導体メモリ装置の構成の一部分を示す
図、第２図は本発明によるワード線部分の構成を示す図
、第３１図、第４図は本発明による回路の実施例を示す
図、第５図は第２．３．４図に用いたメモリセル、ワー
ド紳付近の平面１／イアウドの例を示す図、第６図は第
１と第２のワード線部分の断面図の例を示す図である。 Ｍ＋ ＋公４冒＋Ｍｉ＋］、＋Ｍｊ 、Ｍｊ ＋１ 、
ＭＮ・・・・・・メモリセル、３７・・・・・・メデコ
ーダ、３３．３５・・・・・、ル１のワード佇、３４．
３６・・・・・・？α２のワード線、３１．３２−・・
・・ンンプ、３８．３９・・・・・・左右の１ワ一ドＥ
Ｂ分、４１，４２，４３−４７．４９，５１，５３゜５
５・・・・・・１）チャネルＭＩ８ＦＥＴ 、４４，４
５，４６゜４８．５０，５２，５４．５６・・・・・・
ＮチャネルＭＩＳＦＥＴ０二 ′ −＼。 代理人 弁理士 内 原 °“７ ′″）こり 箔 １図 ノ七リセル ｌｌ 第２図 「−一一 第４図 １１）Δ 禎６図 ２３ 第乙図
図、第２図は本発明によるワード線部分の構成を示す図
、第３１図、第４図は本発明による回路の実施例を示す
図、第５図は第２．３．４図に用いたメモリセル、ワー
ド紳付近の平面１／イアウドの例を示す図、第６図は第
１と第２のワード線部分の断面図の例を示す図である。 Ｍ＋ ＋公４冒＋Ｍｉ＋］、＋Ｍｊ 、Ｍｊ ＋１ 、
ＭＮ・・・・・・メモリセル、３７・・・・・・メデコ
ーダ、３３．３５・・・・・、ル１のワード佇、３４．
３６・・・・・・？α２のワード線、３１．３２−・・
・・ンンプ、３８．３９・・・・・・左右の１ワ一ドＥ
Ｂ分、４１，４２，４３−４７．４９，５１，５３゜５
５・・・・・・１）チャネルＭＩ８ＦＥＴ 、４４，４
５，４６゜４８．５０，５２，５４．５６・・・・・・
ＮチャネルＭＩＳＦＥＴ０二 ′ −＼。 代理人 弁理士 内 原 °“７ ′″）こり 箔 １図 ノ七リセル ｌｌ 第２図 「−一一 第４図 １１）Δ 禎６図 ２３ 第乙図
Claims (3)
- （１）二次元状に、Ｘ−Ｙ方向に配置された多数のメモ
リセルと、同一のＸ軸上に並ぶメモリセルを共通に接続
する複数の第１のワード線と、同一のＹ軸上に並ぶメモ
リセルを共通に接続する複数のビット線とを有する半導
体メモリ装置において前記複数のワード線の各々に平行
して第２のワード線を設け、第２のワード線には、少な
くとも１つのアンプガ接続されてなり、該アンプの出力
が第１のワード線に接続されてなることを特徴とする半
導体メ・モリ装置。 - （２）第１のワード線と第２のワード線には同相の信号
が加えられることを特徴とする特許請求の範囲第（１）
項記載の半導体メモリ装置。 - （３）第２のワード線にはメモリセルが直接々続されな
いことを特徴とする特許請求の範囲第（１）項記載の半
導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58085278A JPS59210588A (ja) | 1983-05-16 | 1983-05-16 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58085278A JPS59210588A (ja) | 1983-05-16 | 1983-05-16 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59210588A true JPS59210588A (ja) | 1984-11-29 |
Family
ID=13854092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58085278A Pending JPS59210588A (ja) | 1983-05-16 | 1983-05-16 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59210588A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63113997A (ja) * | 1986-10-31 | 1988-05-18 | Nec Corp | 半導体記憶装置 |
| JPS6427090A (en) * | 1987-02-23 | 1989-01-30 | Hitachi Ltd | Semiconductor memory device and writing method thereof |
-
1983
- 1983-05-16 JP JP58085278A patent/JPS59210588A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63113997A (ja) * | 1986-10-31 | 1988-05-18 | Nec Corp | 半導体記憶装置 |
| JPS6427090A (en) * | 1987-02-23 | 1989-01-30 | Hitachi Ltd | Semiconductor memory device and writing method thereof |
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