JPS59231854A - 読み出し専用メモリ装置 - Google Patents
読み出し専用メモリ装置Info
- Publication number
- JPS59231854A JPS59231854A JP58106191A JP10619183A JPS59231854A JP S59231854 A JPS59231854 A JP S59231854A JP 58106191 A JP58106191 A JP 58106191A JP 10619183 A JP10619183 A JP 10619183A JP S59231854 A JPS59231854 A JP S59231854A
- Authority
- JP
- Japan
- Prior art keywords
- metal
- layer
- bit line
- word line
- rom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、絶禄ゲート型７に界効果半導体集債回路を用
いたマスクプログラム方式の、洸み出し専用メモリ装置
（以下、ＲＯＭ）に関する。
いたマスクプログラム方式の、洸み出し専用メモリ装置
（以下、ＲＯＭ）に関する。
従来、この種のＲＯＭのうち、メタル工程でＲＯＭデー
タの書き換えを行なう場合には、刊】１゛４に示すよう
にＲＯＭセルのドレイン電極とメタルとのコンタクト４
から〆１１トシてビット線６を通し、コンタクト４とビ
ット線６をメタルで妾続することεてより、第１の出力
レベルを得、コンタクト４とビット線６を接続しないで
おくことにより、第２の出力レベルケ得る。しかしなが
ら、従来のこの方法では、その平面形状においてビット
線６ケコンタクト４から離して通さなければならない為
に、セルサイズが大きくなるという欠点があった。
タの書き換えを行なう場合には、刊】１゛４に示すよう
にＲＯＭセルのドレイン電極とメタルとのコンタクト４
から〆１１トシてビット線６を通し、コンタクト４とビ
ット線６をメタルで妾続することεてより、第１の出力
レベルを得、コンタクト４とビット線６を接続しないで
おくことにより、第２の出力レベルケ得る。しかしなが
ら、従来のこの方法では、その平面形状においてビット
線６ケコンタクト４から離して通さなければならない為
に、セルサイズが大きくなるという欠点があった。
本発明は、ビット線に２層目のメタル１頂域し、ＲＯＭ
セルのドレイン電極とのコンタクトは１層目のメタル全
使用し、１層目のメタルでＲＯＭデータの書き換えを行
なうことにより、セルサイズの小さいＭＯ８集積回路の
読み出し専用メモリを提供するものである。
セルのドレイン電極とのコンタクトは１層目のメタル全
使用し、１層目のメタルでＲＯＭデータの書き換えを行
なうことにより、セルサイズの小さいＭＯ８集積回路の
読み出し専用メモリを提供するものである。
本発明は、ワード線とビット線の交わる位置にＭＯＳＦ
ＥＴを有するようなＭδＳ集積回路の読み出し専用メモ
リにおいて、ビット線に２層目のメタル全使用し、ワー
ド線にＰｏ１ｙ Ｓｉ ｆ使用し、ＲＯＭセルとなる
ＭＯＳＦＥＴのソース電極が基準電位に接続され、ゲー
ト電極がワード線に接続され、ドレイン電極が第１の１
１引」のメタル領域に接続され、ビット線がＲＯＭセル
のソース電極上で第２の１層目のメタル領域［接続され
ており、第１の１層目のメタル領域と第２の１層目のメ
タル領域？：１層目のメタルで接続することにより第１
の出力レベルを得、Ｋｘの１層目のメタル領域と第２の
］層目のメタル領域のｎＪＪを接イデしないでおくこと
によシ第２の出方レベルを得るような読み出し専用メモ
リである。
ＥＴを有するようなＭδＳ集積回路の読み出し専用メモ
リにおいて、ビット線に２層目のメタル全使用し、ワー
ド線にＰｏ１ｙ Ｓｉ ｆ使用し、ＲＯＭセルとなる
ＭＯＳＦＥＴのソース電極が基準電位に接続され、ゲー
ト電極がワード線に接続され、ドレイン電極が第１の１
１引」のメタル領域に接続され、ビット線がＲＯＭセル
のソース電極上で第２の１層目のメタル領域［接続され
ており、第１の１層目のメタル領域と第２の１層目のメ
タル領域？：１層目のメタルで接続することにより第１
の出力レベルを得、Ｋｘの１層目のメタル領域と第２の
］層目のメタル領域のｎＪＪを接イデしないでおくこと
によシ第２の出方レベルを得るような読み出し専用メモ
リである。
次に本発明の実施例について、図面を参照して説明する
。第２図を参照すると、本発明の実施例は、ＲＯＭセル
をなすＭＯ８Ｆ”ＥＴＡおよびＢのソース電極がＧＮＤ
拡散層配線３［接続され、ゲート電極はＰｏ１ｙ Ｓｉ
であり、ワード線２を構成し、ドレイン電極１はコ
ンタクト４により１層目のメタル５に接続されており、
ビット線１６ａおよび１６ｂば、２層目のメタルで構成
され、１層目のメタル５の上を通り、ＭＯ３Ｉｉ”ＢＥ
Ｔ Ａ、 Ｂのソース電極上において、スルーホール
１７？ｊｊｆｉして１層目のメタル１８Ｍ接続しており
、ＲＯＭセルセル上うに１１脅目のメタル５と１１層目
のメタル１８を１層目のメタルで接続することによりワ
ード線２が選択された際に、ビット線１６ａの電位はＬ
ＯＷレベルに落とされ、第１の出力レベルがイ与られ、
ＲＯＭセルセル上うＩｃ１層目のメタル５と１８の間を
接続しないでおくことにより、ワードａ２が選択された
場合でもビット線１６ｂの電位ＦｉＨｉｇｈレベルに保
たれ第２の出力レベルが得られる。このようにビット線
に２層目のメタルを使用し、１層目のメタルの工程でＲ
ＯＭデータの書き換えを行なうことにょシ、第１図に示
した従来の方法に比べてセルの面ｔＲヲ約２０のＩＫす
ることが出来る。
。第２図を参照すると、本発明の実施例は、ＲＯＭセル
をなすＭＯ８Ｆ”ＥＴＡおよびＢのソース電極がＧＮＤ
拡散層配線３［接続され、ゲート電極はＰｏ１ｙ Ｓｉ
であり、ワード線２を構成し、ドレイン電極１はコ
ンタクト４により１層目のメタル５に接続されており、
ビット線１６ａおよび１６ｂば、２層目のメタルで構成
され、１層目のメタル５の上を通り、ＭＯ３Ｉｉ”ＢＥ
Ｔ Ａ、 Ｂのソース電極上において、スルーホール
１７？ｊｊｆｉして１層目のメタル１８Ｍ接続しており
、ＲＯＭセルセル上うに１１脅目のメタル５と１１層目
のメタル１８を１層目のメタルで接続することによりワ
ード線２が選択された際に、ビット線１６ａの電位はＬ
ＯＷレベルに落とされ、第１の出力レベルがイ与られ、
ＲＯＭセルセル上うＩｃ１層目のメタル５と１８の間を
接続しないでおくことにより、ワードａ２が選択された
場合でもビット線１６ｂの電位ＦｉＨｉｇｈレベルに保
たれ第２の出力レベルが得られる。このようにビット線
に２層目のメタルを使用し、１層目のメタルの工程でＲ
ＯＭデータの書き換えを行なうことにょシ、第１図に示
した従来の方法に比べてセルの面ｔＲヲ約２０のＩＫす
ることが出来る。
本発明け、以上説明したように、マスクＲＯＭにおいて
、ビット線に２層目のメタルを使用し、１層目のメタル
工程でＲＯＭデータの書き換えを行なうことにより、セ
ルの面ｏ’ｔｋ小さくする効果がある。
、ビット線に２層目のメタルを使用し、１層目のメタル
工程でＲＯＭデータの書き換えを行なうことにより、セ
ルの面ｏ’ｔｋ小さくする効果がある。
第１図は従来のメタル書き換えＲＯＭのバタン例、第２
図は本発明の実施例分水すバタン例であるＯ Ａ、Ｂ・・・・・・Ｉ（ＯＭセルゲなすＭＯ８Ｆ’ＥＴ
の頒吠、１・・・・・・ＲＯＭセルをなすＭＯ８Ｆ−［
うＴＡ、Ｂのドレイン電極、２・・・・・・Ｐｏ１ｙＳ
ｉ のワード線、３・・・・・・ＧＮＤ拡散層配線、
４・・・・・・コンタクトポール、５・・・・・・第１
の１層目のメタル領域・ ６・・・・・・１層目のメタ
ルのビット線、１６ａ、１６ｂ・・・・・・２層目のメ
タルのピッＩ−線、１７゛＝・・・スルーホール、１８
・・・・・・第２の１層目のメタル領域。
図は本発明の実施例分水すバタン例であるＯ Ａ、Ｂ・・・・・・Ｉ（ＯＭセルゲなすＭＯ８Ｆ’ＥＴ
の頒吠、１・・・・・・ＲＯＭセルをなすＭＯ８Ｆ−［
うＴＡ、Ｂのドレイン電極、２・・・・・・Ｐｏ１ｙＳ
ｉ のワード線、３・・・・・・ＧＮＤ拡散層配線、
４・・・・・・コンタクトポール、５・・・・・・第１
の１層目のメタル領域・ ６・・・・・・１層目のメタ
ルのビット線、１６ａ、１６ｂ・・・・・・２層目のメ
タルのピッＩ−線、１７゛＝・・・スルーホール、１８
・・・・・・第２の１層目のメタル領域。
Claims (1)
- ワード線とビット線の交わる位置にＭＯＳＦＥＴを有す
るようなシリコンゲートｕｏｓ集績回路の読み出し専用
メモリにおいて、前記ビット線が２層目のメタルで構成
され、前記ワード線がＰｏ１ｙ Ｓｉで＋１４成され
、前記ＭＯＳ Ｆ Ｅ Ｔのソース電極が基準電位に接
続され、前記ＭＯ８ＦＥＴのゲート電極が前記ワード線
に接続され、前記ＭＯ８ＦＥＴのドレイン電極がコンタ
クトホール全通シて第１の１層目のメタル領域に接続さ
り、、前記ビット線がｉｆｌ記ＭＯ８ｌｌｉ”ｌＤＴの
ソース電極上でスルーホールを通して第２の１層目のメ
タル′頑域に接続され、前記第１の１層目のメタル領域
と前記第２の１層目のメタル領域を１層目のメタルで接
続することにより第１の出力レベルを得、前記第１０１
層目のメタル■頂ｌ或と前言己簗２の１１帝目のメタル
１頂域を、＃：続しないで紐くことにより、第２の出力
レベル１４ることをＩ時機とする。呪み出しＥｔ用メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58106191A JPS59231854A (ja) | 1983-06-14 | 1983-06-14 | 読み出し専用メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58106191A JPS59231854A (ja) | 1983-06-14 | 1983-06-14 | 読み出し専用メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59231854A true JPS59231854A (ja) | 1984-12-26 |
Family
ID=14427296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58106191A Pending JPS59231854A (ja) | 1983-06-14 | 1983-06-14 | 読み出し専用メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59231854A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120069A (ja) * | 1985-11-20 | 1987-06-01 | Sanyo Electric Co Ltd | Ｒｏｍ半導体装置の製造方法 |
| KR100346834B1 (ko) * | 1999-05-10 | 2002-08-03 | 삼성전자 주식회사 | 반도체 소자의 마스크 롬 및 그 제조방법 |
-
1983
- 1983-06-14 JP JP58106191A patent/JPS59231854A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120069A (ja) * | 1985-11-20 | 1987-06-01 | Sanyo Electric Co Ltd | Ｒｏｍ半導体装置の製造方法 |
| KR100346834B1 (ko) * | 1999-05-10 | 2002-08-03 | 삼성전자 주식회사 | 반도체 소자의 마스크 롬 및 그 제조방법 |
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