JPS6074648A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS6074648A
JPS6074648A JP58182069A JP18206983A JPS6074648A JP S6074648 A JPS6074648 A JP S6074648A JP 58182069 A JP58182069 A JP 58182069A JP 18206983 A JP18206983 A JP 18206983A JP S6074648 A JPS6074648 A JP S6074648A
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Shigeru Fujii
藤井　滋
Tomoaki Tanabe
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａ）　発明の技術分野 本発明は半導体集積回路装置に係υ、特に相補型ＭＩＳ
）ランリスタを用いて構成されるゲートアレー型半導体
大規模集積回路装置に関する。
（ｂ）　技術の背景 大規模集積回路が大型化するにつれて多品種少量生産の
傾向が著るしい今日、製造コストを低減し、且つ製造期
間を短縮するために、マスタスラ、イス（ｍａｓｔｅｒ
　５ｌｉｃｅ）方式による大規模集積回路の製造が注目
をあびている。
マスタスライス方式とは、一つの半導体チップ中に基本
素子集合（通常複数のトランジスタや抵抗から々る基本
回路でベーシック・セル等と称する）を、予め大量に整
列形成しておき、開発品種に応じて準備した配線マスク
を用いて上記ベーシック・セル間を結合して所望の電気
回路動作を有する大規模集積回路を完成させる方法であ
る。このマスタスライス方式によれば、上記ベーシック
・セルは予め大量に形成されているので、品種開発の要
望が生じた時点で配線用のマスクのみを作ればよく、従
って開発期間は大幅に短縮される。
又ベーシック・セルは種々の大規模集積回路に共通して
使用可能であるから開発コストも低減される。又この方
式に於てはベーシック番セルの配置が標準化されるので
電子計算機による自動配置配線処理が有効に採用され得
る。
このように半導体チップ上にベージ、り・セルを標準化
されたパターンで整列配置したものをゲートアレーと称
する。
このゲートアレーに於て、特に多用されるのは消費電力
が小さく、そのため集積度の向上が簡単に行えるという
利点を持つ相補型Ｍ　Ｉ　Ｓ　）ランリスタによって、
ベーシック−セルを形成した相補型ＭＩＳゲートアレー
（通常代表してＣＭＯＳゲートアレーと呼ばれる）であ
る。
（ｅ）　従来技術と問題点 第１図は相補型ＭＩＳゲートアレーに使用される一般的
なベーシック・セルの等価回路図を示したものである。
該ベーシック・セルは２個のｐチャネル型Ｍ工Ｓトラン
ジスタＴＲ，、ＴＲ２と、２個のｎチャネル型ＭＩＳ）
ランリスタＴＲ３，ＴＲ４からなる。そして同一チャネ
ル同士のトランジスタは、そのソース又はドレインの一
方を共有し、加えて異かるチャネル同士の２＃１のトラ
ンジスタ対はゲートが共通接続されてなっている。
第２図は第１図に示したベーシック・セル（Ｂｅ）の回
路構成を実現する不純物導入領域パターンとゲート電極
パターンを示した平面図で、図中１は例えば多結晶シリ
コン（ポリＳｌ）よりなる第１のゲート電極配線層、２
は同じくポリＳｌよりなる第２のゲート電極配線層、３
，４．５はｎチャネル型トランジスタのソース及びドレ
イン領域と々るｎ＋型領領域６．　７．　８はｐチャネ
ル型トランジスタのソース及びドレイン領域となるｐ中
型領域、９は島状ｐ型領域（ｐ型ウェル）、１０はｎ型
Ｓｔ基板を示している。
該ＣＭＯＳゲートアレーに於ては、上記のようなベーシ
ック拳セルが１個の半導体チップ上に列状にいわゆるア
レーとして配列される。ここで、縦方向にベーシック・
セルを配列したとするとベーシック・セル１個ごとに横
方向の配線用空領域を確保せしめる。
又各セル列間にも縦方向の配線用空領域を設ける。第３
図は上記半導体チップ上に於けるベーシック・セルの配
列を示したもので、図中１１はベーシック・セル、１２
は横方向の配線用空領域、１３は縦方向の配線用空領域
を示す。
なお上記配列に於て、ベーシックのセル１１は縦方向に
数十乃至数百段配設され、セル列は横方向に数十列必要
に応じて配設される。又通常横方向の配線用空領域１２
は配線が１〜４本程度設けられるようか幅に形成され、
縦方向の配線用空領域１３は配線が１０数本〜数１ｏ本
程度設けられるよう外幅に形成される。
このようなＣＭＯＳアレーに於ては、０ＭＯ８特有のラ
ッチアップ現象が問題になる。ここで該ラッチアップ現
象を第４図に示す等価回路図を用いて簡単に説明する。
ＣＭＯ８に於ては、ｐＭＯ８Ｋ　Ｖｎｎ　電位をｎＭＯ
８ＫＶ８！＋電位付与した時、ｎＭＯ８側のｐ−ウェル
には寄生ｎｐｎ　トランジスタＴ１が、ｐＭＯ８側のｎ
−基板には寄生ｐｎｐ　）ランリスタＴ２が形成される
。又その他の端子間には寄生抵抗が存在する。同図に示
した寄生素子を介した電流パスから明らか々ように、こ
れら寄生素子はサイリスタを構成している。ラッチアッ
プ現象はこのサイリスタ動作による。即ち今、外部端子
又は内部端子Ｐに接続されたｎ中層から比較的大１！カ
雑音電流ＩＮが流入したとするとＴ、はＯＮ状態となり
、Ｖｎｎ端子から寄生抵抗Ｒ２，Ｒ３，Ｒ４を介してＶ
ｓｓ端子に電流が流れ、Ｒ２１Ｒ３の電圧がＴ２のペー
ス電圧より高くなり、Ｔ２がＯＮ状態に々る。
この時Ｔ２を介してＴ１のベース電流が流れ、Ｔ１をよ
りＯＮ領域にする。この結果Ｔ、とＴ２からなるループ
に正帰還がかかり、ここに構成されているサイリスクが
低抵抗状態になる。従って大き々雑音電流が瞬間的に注
入されれば、常時雑音電流がなくても電源間に大電流が
流れる。このラッチアップによる異常電流はいったん電
源を切ると止まり、再び電源を元の状態に戻せば正常に
復するが、電源を切らないでそのまま散瞳すれば配線の
断線、素子の破壊等を引き起こす。
ラッチアップ現象というのは上記のような現象であるが
、この現象はＣＭＯ８が微細化されアレーが高集積化さ
れると特に起こり易くなる。これは微細化高集積化によ
って寄生ｐｎｐ　）ランリスクが発生しやすくなり、且
つ多くのゲートが同時にスイッチングする機会が生じ雑
音レベルが高く々ることによる。
上記ラッチアップ現象に対する耐性を増すためＫは、基
板及びウェルの抵抗を下げ、前記寄生抵抗の値を小さく
することが有効であり、そのために該ｐＭＯ８）ランリ
スク、ｎＭＯ８）ランリスク近傍のｎ型基板若しくはｐ
型つェル面にこれらトランジスタに沿ってｎ＋型若しく
はｐ＋型のコンタクト拡散領域が設けられる。
しかし従来のＣＭＯＳゲートアレーに於ては上記コンタ
クト拡散領域が各ベーシック・セル間の横方向配線用空
領域に各々独立して設けられたために、各コンタクト拡
散領域の各々に電源配線のコンタクトを取る必要があっ
た。従って、コンタクト拡散領域の幅が広くなり、その
ためベーシック拳セルが多数並べられる縦方向のベーシ
ック・セル配設間隔が広がり、該ＣＭＯＳアレーの集積
度が低下するという問題を生じていた。
第５図は該従来のＣＭＯＳアレーの上面を部分的に表わ
した模式上面図で、図中９は（ｐ型）ウェル、１０は（
ｎ型）３ｉ基板、１１はベーシック・セル、１２は横方
向配線用空領域、１３は縦方向配線用空領域、１４はｐ
＋型タウエル用コンタクト拡散領域１５はｎ＋＋基板用
コンタクト拡散領域、ｖｓｓ及びＶｎｎは電源配線、×
印はオーミック接続部を示している。
（ｄ）　発明の目的 本発明は上記問題点に鑑み、ラッチアップ現象に対する
耐性を向上せしめる効果を従来構造と同程度に有し、且
つ集積度を従来より向上せしめることが可能ｆｉ、ＣＭ
ＯＳアレーに於ける基板及びウェルに対するコンタクト
拡散領域の構造を提供することを目的としている。
（ｅ）　発明の構成 即ち本発明は半導体集積回路装置に於て、ソース領域あ
るいはドレイン領域を共有する２個の一導電型チャネル
ＭＩＳ）ランジヌタと、ソース領域あるいはドレイン領
域を共有する２個の反対導電型ＭＩＳ）ランリスクを有
し、該−導電型チャネルＭＩＳ）ランリスクに於ける一
方のトランジスタのゲート電極と該反対導電型チャネル
ＭＩＳトランジスタに於ける一方のトランジスタのゲー
ト電極とが共通接続され、該−導電型チャネルＭＩＳ）
ランリスクに於ける他方のトランジスタのゲート電極と
該反対導電型チャネルＭＩＳ）ランリスクに於ける他方
のトランジスタのゲート電極とが共通接続された相補型
ＭＩＳ）ランリスクよシなる基本素子集合が縦方向に複
数段配設された基本素子集合列を複数列有するアレー構
造を有し、該基本素子集合列に於ける一導電型半導体基
板面及び該反対導電型ウェル面に、該基本素子集合列に
沿って該半導体基板若しくは該ウェルよりそれぞれ高不
純物濃度の帯状−導電型基板コンタクト拡散領域及び帯
状反対導電型ウェル・コンタクト拡散領域を有し、各上
段と下段の基本素子集合間に該帯状基板コンタクト拡散
領載着しくは該帯状ウェル・コンタクト拡散領域と一体
に形成されだ枝状−導電型基板コンタクト拡散領域及び
枝状反対導電型ウェル・コンタクト拡散領域を有し、且
つ一部の該枝状基板コンタクト拡散領域及び枝状ウェル
・コンタクト拡散領域のみが配線層の接続が可能々広い
幅を有し、該半導体基板及び該ウェルに電位を与える配
線層が該広い幅の枝状基板コンタクト拡散領域及び枝状
ウェル−コンタクト拡散領域にそれぞれ抵抗性接続され
てなることを特徴とする。
（ｆ）　発明の実施例 以下本発明を実施例について、図を用いて説明する。
第６図は本発明に係る半導体集積回路装置の一実施例に
於ける不純物導入領域パターンとゲート電極パターンを
示す上面図（イ）及びＡ−Ａ矢視断面図（ロ）、Ｂ−Ｂ
矢視断面図（−Ｓ、Ｃ−Ｃ矢視断面図に）、第７図はセ
ルパターンに於ける一実施例を示すチップの模式上面図
である。
本発明の半導体集積回路装置を構成する基本素子集合（
以下ベーシック書セルと称する）の等価回路は第１図に
示した従来のＣＭＯＳアレーに於けるものと変りがい。
本発明に係るＣＭＯＳアレーが従来構造と異なる点は、
ベーシック・セルに設けられる基板及びウェルに対する
コンタクト拡散領域の構造にある。
第６図は本発明を適用して形成したベーシック・セル列
に於ける不純物導入領域及びゲート電極パターンを示す
上面図（ハ）、Ａ−Ａ矢視断面図（ロ）、Ｂ−Ｂ矢視断
面図ｒｉ、ｃ−ｃ矢視断面図に）である。
図中１は例えば多結晶シリコン（ポリＳｔ）からなる第
１のゲート電極配線層、ＩＡ、ＩＢ、ＩＣは該第１のゲ
ートの端子取出し部、２１ｄ同じくポリＳｔからなる第
２のゲート電極配線層、２Ａ、２Ｂ。
２Ｃは該第２のゲートの端子取出し部、３．　４゜５は
ｎチャネル型トランジスタのソース及びドレイン領域に
なるｎ＋型領領域６．　７．　８はｐチャネル型トラン
ジスタのソース及びドレイン領域となるｐ＋領領域９は
第１図に示したｎチャネル型トランジスタ（ＴＲ３、Ｔ
Ｒ４）が形成されるｐ型ウェル、１０は同じくｐチャネ
ル型トランジスタ（ＴＲ１，ＴＲ２）が形成されるｎ型
Ｓト基板、１６は分離用酸化膜、１７はゲート酸化膜で
ある。
そして１８及び１９は本発明に係るｎ型基板及びｐ型ウ
ェルに対するコンタクト拡散領域を示してお、！ｌ）、
１８ａは、低い直列抵抗を得るために数μｍ程度の広い
幅を持たせた帯状ｎ＋＋基板用コンタクト拡散領域、１
８ｂは上記１８ａと一体形成され電源配線と配線コンタ
クト窓を介して接続することが可能がように数〔μｍ〕
程度の広い幅に形成した第１の枝状ｎ＋生型基板用コン
タクト拡散領域１８Ｃはプロセス技術の限界幅に近い狭
い幅に形成した第２の枝状ｎ＋＋基板用コンタクト拡散
領域、１９ａは上記１８ａ同様同様紙抗を減少せしめる
ために数〔μｍ〕程度の広い幅に形成した帯状ｐ＋型タ
ウエル用コンタクト拡散領域１９ｂは電源配線と配線コ
ンタクト官を介して接続することが可能なように数〔μ
ｍ〕程度の広い幅に形成した第１の枝状ｐ＋型タウエル
用コンタクト拡散領域１９Ｃはプロセス技術の限界幅に
近い狭い幅に形成した第２の枝状ｐ＋型タウエル用コン
タクト拡散領域示している。
なおこれらコンタクト拡散領域の深さは例えばソース・
ドレイン領域と同様深さ数１０００［：Ａ）程度に形成
される。又１１ａ、ｌｌｂは一つのベーシック書セルを
示している。
同図に示したように本発明の構造に於ては、０ＭＯ８よ
りなるベーシック書セルの列（以下セル列と呼ぶ）が形
成されているｎ型Ｓｉ基板１０及びｐ型ウェル９に該セ
ル列に沿って（セル列と数〔μｍ〕程度へだてる）前記
帯状ｎ生型基板用コンタクト拡散領域１８ａ及び帯状ｐ
中型基板用コンタクト拡散領域１９ａがそれぞれ延在形
成される。又それぞれのベーシック・セル（１１ａ、Ｉ
ｌｂ等）の間に表出するｎ型Ｓｔ基板１０面及びｐ型ウ
ェル９面には前記帯状コンタクト拡散領域と一体形成さ
れた広い幅の第１の枝状ｎ生型基板用コンタクト拡散領
域１８ｂ及び第１の枝状ｐ＋型ウつル用コンタクト拡散
領域１９ｂ若しくは狭い幅の第２の枝状ｎ＋＋基板用コ
ンタクト拡散領域１８ｃ及び第２の枝状ｐ＋型ウェル用
コンタクトＶｎｎに対する基板のコンタクトは×印２０
で示したように第１の枝状ｎ＋＋基板用コンタクト拡散
領域１８ｂを介してなされ、電源配線Ｖｓｓに対するウ
ェルのコンタクトは×印２１で示したように第１の枝状
ｐ＋型タウエル用コンタクト拡散領域９ｂを介して々さ
れる。本実施例に於ては上記基板及びウェルを電源配線
に接続する枝状コンタクト拡散領域１８ｂ、１９ｂがペ
ージ、り・セル２個置きに設けられているが、この配設
ピッチは２個置きに限られるものではなく、ラッチアッ
プ現象の防止効果に応じて３個置き以上のピッチで配設
されても良い。
上記実施例に示したような本発明の構造に於て、例えば
ベーシック・セル１　’１　ａに於けるラッチアップ現
象の抑制は第１の枝状ｎ＋＋基板用コンタクト拡散領域
１８ｂ、第２の枝状ｎ＋＋基板用コンタクト拡散領域１
８ｃ及び第１の枝状ｐ＋型タウエル用コンタクト拡散領
域９ｂ、第２の枝状ｐ＋型タウエル用コンタクト拡散領
域９ｃによってなされる。ここで第２の枝状ｎ生型基板
用コンタクト拡散領域１８ｅと第２の枝状ｐ生型ウェル
用コンタクト拡散領域１９　ｃは電源配線Ｖｎｎ＋Ｖｓ
ｓ等に直接接続されていないが、これら第２の枝状コン
タクト拡散領域１８ｅ、１９ｅには充分に直列抵抗を低
く形成した第１の枝状コンタクト拡散領域１８ｂ、１９
ｂ及び帯状コンタクト拡散領域１８　ａ、１８　ｂを介
して電源の電位が与えられるので、ページ、り・セル１
個ごとにその両側に電源配線とコンタクトする基板用コ
ンタクト拡散領域及びウェル用コンタクト拡散領域を設
けた従来構造に比べてラッチアップ現象の抑制効果に差
は認められない。
そして本発明の構造に於ては上記実施例に用いた第６図
からも明らかなように一本置き、成るいはそれ以上の枝
状コンタクト拡散領域幅を、電源配線と直接接続する必
要のないことから数分の１程度の狭い幅に形成すること
が可能に々るので、縦方向のページ、り・セル間隔を横
方向配線用空領域として必要な最小限度の寸法まで縮め
ることができ、該ＣＭＯＳアレーの集積度は大幅に向上
する。
なお本発明の構造に於ける帯状ｎ＋＋基板用コンタクト
拡散領域１８１Ｌ、第１の枝状ｎ生型基板用コンタクト
拡散領域１８ｂ、第２の枝状ｎ生型基板用コンタクト拡
散領域１８ａは前述したように一体構造であり、従来同
様、例えばｎチャネル型トランジスタのソース及びドレ
イン領域となるｎ中型領［３，４，５を形成する際同時
に形成される。又帯状ｐ中型ウェル用コンタクト拡散領
域１９ａ、第１の枝状ｐ生型ウェル用コンタクト拡散領
域１９ｂ、第２の枝状ｐ生型ウェル用コンタクト拡散領
域１９ｃも一体構造であり、これらは従来同様例えばｐ
チャネル型トランジスタのソース及びドレイン領域とな
るｐ中型領域と同時に形成される。又第１の枝状コンタ
クト拡散領域１８ｂ及び１９ｂに対するそれぞれの電源
配線（通常アルミニウム若しくはその合金層よりなる）
の接続は、従来同様ベーシック・セル上に配設されるり
ん珪酸ガラス（ＰＳＧ）等の絶縁膜に電極コンタクト窓
を形成し、これを介して行われる。
本発明の特徴を更に明確にするために、第７図に上記実
施例に係るＣＭＯＳゲートアレー・チップの上面を模式
的に示した。同図に於て１１はページ、り・セル、１８
ａは帯状ｎ＋＋基板用コンタクト拡散領域、１８ｂは電
源配線と直接コンタクトをとる幅の広い第１の枝状ｎ＋
＋基板用コンタクト拡散領域、１８Ｃは電源配線と直接
コンタクトをとらない狭い幅の第２の枝状ｎ＋＋基板用
コンタクト拡散領Ｖ、１９．は帯状ｐ＋型型皿エル用コ
ンタクト拡散領域１９ｂは幅の広い第１の枝状ｐ＋型タ
ウエル用コンタクト拡散領域１９Ｃは狭い幅の第２の枝
状ｐ＋型タウエル用コンタクト拡散領域３１は外部との
インタフェース回路を形成する領域で３２は入出力電極
パッドである。
なお本発明の変形例として電源配線層と基板及びウェル
とのコンタクトを上記帯状の基板用コンタクト拡散領域
及び帯状ウェル用コンタクト拡散領域上で行っても良い
。
（ｇ）　発明の効果 以上説明したように本発明によれば、相補型ＭＩＳ）ラ
ンリスタよりなる基本素子集合（ベーシック・セル）を
、そのラッチアップ耐圧を減少せしめずに縦方向（ゲー
ト電極と直角の方向）に接近して配設することができる
。
ゲートアレー構造の大規模集積回路に於ては、一般的に
ベーシック・セルの縦方向の配列数は前述したように横
方向の配列数の数倍乃至十倍程度である。従って本発明
は相補型ＭＩＳトランジスタを用いて形成されるゲート
アレー構造の大規模集積回路の集積度を向上せしめるう
えに極めて有効である。
【図面の簡単な説明】
第１図は相補型ＭＩＳゲートアレーに使用されるベーシ
ック・セルの等価回路図、第２図は該ベーシック・セル
の不純物導入領域とゲート電極パターンを示す上面図、
第３図はチップ上に於けるベーシック・セルの配列図、
第４図はラッチアップ現象説明図、第５図は従来のＣＭ
ＯＳゲートアレーの部分上面図、第６図は本発明に係る
ＣＭＯＳゲートアレーの一実施例に於ける不純物導入領
域パターンとゲート電極パターンを示す上面図（イ）。 Ａ−Ａ矢視断面図（ロ）、Ｂ−Ｂ矢視断面図Ｃう、Ｃ′
−〇矢視断面図に）で、第７図はセルパターンに於ける
一実施例を示すチップの模式上面図である。 図に於て、１及び２けゲート電極配線層、３゜４．５は
ｎチャネル型トランジスタのソース及びト°レインと女
るｎ十型領域、６，７．８はｐチャネル型トランジスタ
のソース及びドレインとなるｐ＋型領塘、９けｐ型ウェ
ル、ｌＯはｎ型シリコン基板、１１．　１１　ａ、１　
ｌ　ｂはヘーシック番セル、１６は分離酸化膜、１７は
ゲート酸化膜、１８１Ｌは帯状ｎ＋＋基板用コンタクト
拡散領域、１８ｂは広い幅を有する第１の枝状ｎ生型基
板用コンタクト拡散領域、１８Ｃは狭い幅の第２の枝状
ｎ＋＋基板用コンタクト拡散領域、１９ａは帯状ｐ＋型
型皿エル用コンタクト拡散領域１９ｂは広い幅を有する
第１の枝状ｐ中型つェル用コンタクト拡散領斌、１９ａ
は狭い幅の第２の枝状ｐ＋型タウエル用コンタクト拡散
領域２０及び２１は配線接続部、Ｖｓｓ及びＶｎｎは電
源配線層を示す。 ≠７ｍ ′ＪＰ−２順 塔３酊 口＝＝コ　ロ＝＝コ　ロ：＝コ ￥−５町 も７聞 ７２ 手続補正書（自発） 昭和　年　月　１１ ５ｇ、　１０．１９ １、事件の表示 昭和夕ど年ｔキ許願第パλθ乙フ壮 ３、補正をする者 事ｆ′１との関係　特許（Ｉ冑ｆ、を人住所　神奈川県
用崎市中原区１−小ｒｌＪ中１０１５番地（５２２）名
称富士通株式会社 ４、代　理　人　住所　神奈川県川崎市中原区上小１１
中１０１５番地富士通株式会社内 昭和　年　月　［（なし ６　補正により増加する発明の数　なし７、補　正　の
　対　象　明細書の特許請求の範囲の欄８、補正の内容
別紙の通り （１）　明細書の請求の範囲の欄を下記の通り補正する
。 ことを特徴とする半導体集積回路装置。」２−

Claims (1)

    【特許請求の範囲】
  1. ソース領域あるいはドレイン領域を共有する２個の一導
    電型チャネルＭＩＳ）ランリスタと、ソース領域あるい
    はドレイン領域を共有する２個の反対導電型ＭＩＳトラ
    ンジスタを有し、該−導電型チャネルＭＩＳトランジス
    タに於ける一方のトランジスタのゲート電極と該反対導
    電型チャネルＭＩＳ）ランリスタに於ける一方のトラン
    ジスタのゲート電極とが共通接続され、該−導電型チャ
    ネルＭＩＳトランジスタに於ける他方のトランジスタの
    ゲート電極と該反対導電型チャネルＭＩＳトランジスタ
    に於ける他方のトランジスタのゲート電極とが共通接続
    された相補型Ｍ工Ｓトランジスタよシなる基本素子集合
    が縦方向に複数段配設された基本素子集合列を複数列布
    するアレー構造を有し、訪基本素子集合列に於ける一導
    電型半導体基板面及び該反対導電型ウェル面に２、該基
    本素子集合列に沿って該半導体基板若しくは該ウェルよ
    りそれぞれ高不純物濃度の帯状−導電型基板コンタクト
    拡散領域及び帯状反対導電型ウェル・コンタクト拡散領
    域を有し、各上段と下段の基本素子集合間に該帯状基板
    コンタクト拡散領載着しくは骸帯状ウェル・コンタクト
    拡散領域と一体に形成された枝状−導電型基板コンタク
    ト拡散領域及び枝状反対導電型ウェル拳コンタクト拡散
    領域を有し、且つ一部の該枝状基板コンタクト拡散領域
    及び枝状ウェル・コンタクト拡散領域のみが配線層の接
    続が可能な広い幅を有し、該半導体基板及び該ウェルに
    電位を与える配線層が該広い幅の枝状基板コンタクト拡
    散領域及び枝状ウェル・コンタクト拡散領域にそれぞれ
    抵抗性接続されてなることを特徴とする半導体集積回路
    装置。
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