JP2000208710A - 半導体装置 - Google Patents
半導体装置Info
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Abstract
(57)【要約】
【課題】 ペアトランジスタの特性を一致させる。
【解決手段】 半導体基板１０上に互いに同特性で同サ
イズを有する一対の電界効果トランジスタ２０Ａ、２０
Ｂがチャネル長方向に対称形状で配置され、ペアトラン
ジスタを構成している。各電界効果トランジスタ２０
Ａ、２０Ｂは、共通ソース２０Ｃを有し、各電界効果ト
ランジスタ２０Ａ、２０Ｂのチャネル長方向の外側に対
称形状のドレイン２０Ｄ、２０Ｅを有している。そし
て、各ドレイン２０Ｄ、２０Ｅの外側近傍部には、互い
に対称形状のダミー導電層２２Ａ、２２Ｂを有する。各
ダミー導電層２２Ａ、２２Ｂにより、各電界効果トラン
ジスタ２０Ａ、２０Ｂの周辺における素子配列パターン
の粗密差等による影響を排除し、各電界効果トランジス
タ２０Ａ、２０Ｂの特性を同一に保持する。
イズを有する一対の電界効果トランジスタ２０Ａ、２０
Ｂがチャネル長方向に対称形状で配置され、ペアトラン
ジスタを構成している。各電界効果トランジスタ２０
Ａ、２０Ｂは、共通ソース２０Ｃを有し、各電界効果ト
ランジスタ２０Ａ、２０Ｂのチャネル長方向の外側に対
称形状のドレイン２０Ｄ、２０Ｅを有している。そし
て、各ドレイン２０Ｄ、２０Ｅの外側近傍部には、互い
に対称形状のダミー導電層２２Ａ、２２Ｂを有する。各
ダミー導電層２２Ａ、２２Ｂにより、各電界効果トラン
ジスタ２０Ａ、２０Ｂの周辺における素子配列パターン
の粗密差等による影響を排除し、各電界効果トランジス
タ２０Ａ、２０Ｂの特性を同一に保持する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に互
いに同特性で同サイズを有する一対のトランジスタを対
称配置により設けた半導体装置に関する。
いに同特性で同サイズを有する一対のトランジスタを対
称配置により設けた半導体装置に関する。
【０００２】
【従来の技術】従来より、アナログ回路を構成する半導
体装置として、例えばミラー回路等を構成するための同
特性の一対のトランジスタ（ペアトランジスタ）を半導
体基板上に対称配置により設けたものが知られている。
このような素子では、ペアを構成する各トランジスタが
同一特性で動作することが必要である。特にアナログ回
路においては、各トランジスタの特性が絶対値において
一致していなければならず、各トランジスタの特性を厳
格に一致させる必要がある。
体装置として、例えばミラー回路等を構成するための同
特性の一対のトランジスタ（ペアトランジスタ）を半導
体基板上に対称配置により設けたものが知られている。
このような素子では、ペアを構成する各トランジスタが
同一特性で動作することが必要である。特にアナログ回
路においては、各トランジスタの特性が絶対値において
一致していなければならず、各トランジスタの特性を厳
格に一致させる必要がある。
【０００３】図３は、半導体基板状におけるペアトラン
ジスタの配置例を示す部分平面図である。図示のよう
に、ペアを構成する２つの電界効果トランジスタ２Ａ、
２Ｂは、共通ソース２Ｃを介して互いに隣接して配置さ
れ、各電界効果トランジスタ２Ａ、２Ｂの外側に互いに
対称形状のドレイン２Ｄ、２Ｅを有している。また同様
に、別のペアを構成する２つの電界効果トランジスタ４
Ａ、４Ｂは、共通ソース４Ｃを介して互いに隣接して配
置され、各電界効果トランジスタ４Ａ、４Ｂの外側に互
いに対称形状のドレイン４Ｄ、４Ｅを有している。ま
た、各ペアトランジスタ２Ａ、２Ｂ、４Ａ、４Ｂの周囲
には、他の電界効果トランジスタ６Ａ、６Ｂ、６Ｃやそ
の他の素子が配置されている。
ジスタの配置例を示す部分平面図である。図示のよう
に、ペアを構成する２つの電界効果トランジスタ２Ａ、
２Ｂは、共通ソース２Ｃを介して互いに隣接して配置さ
れ、各電界効果トランジスタ２Ａ、２Ｂの外側に互いに
対称形状のドレイン２Ｄ、２Ｅを有している。また同様
に、別のペアを構成する２つの電界効果トランジスタ４
Ａ、４Ｂは、共通ソース４Ｃを介して互いに隣接して配
置され、各電界効果トランジスタ４Ａ、４Ｂの外側に互
いに対称形状のドレイン４Ｄ、４Ｅを有している。ま
た、各ペアトランジスタ２Ａ、２Ｂ、４Ａ、４Ｂの周囲
には、他の電界効果トランジスタ６Ａ、６Ｂ、６Ｃやそ
の他の素子が配置されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上述の
ようなペアトランジスタが搭載される半導体基板上で
は、様々な素子が密集して配置されているため、ペアト
ランジスタ周辺の素子配置パターンの粗密差やプロセス
のばらつき等により、ペアトランジスタの特性に悪影響
が及び、適正な対称特性が得られず、不良と成る場合が
あった。また、特に１ＰＣ（Pellet Check）モニタによ
って個別にチェックしていないような大面積のトランジ
スタでは、プロセスのばらつきの影響を同一チップ内の
隣接素子でも受け易く、そのモニタ及び制御が困難であ
った。
ようなペアトランジスタが搭載される半導体基板上で
は、様々な素子が密集して配置されているため、ペアト
ランジスタ周辺の素子配置パターンの粗密差やプロセス
のばらつき等により、ペアトランジスタの特性に悪影響
が及び、適正な対称特性が得られず、不良と成る場合が
あった。また、特に１ＰＣ（Pellet Check）モニタによ
って個別にチェックしていないような大面積のトランジ
スタでは、プロセスのばらつきの影響を同一チップ内の
隣接素子でも受け易く、そのモニタ及び制御が困難であ
った。
【０００５】図４は、半導体ウェーハ内の各部における
トランジスタの特性差の実測例を示す説明図である。図
４（Ｂ）に示すように、半導体ウェーハの面内に縦に１
〜９、横に１１〜１９の位置をとり、図４（Ａ）に示す
ように、各面内位置における１ＰＣトランジスタと大面
積トランジスタのＮＭＶｔｈ（ｎ型トランジスタの閾値
電圧）の値を測定した。１ＰＣトランジスタは、チャネ
ル幅Ｗ＝１０μｍ、チャネル長Ｌ＝０．５μｍであり、
各測定値を四角い点で示している。これに対し、大面積
（Long Channel）トランジスタは、チャネル幅Ｗ＝１０
μｍ、チャネル長Ｌ＝６．０μｍであり、各測定値を丸
い点で示している。
トランジスタの特性差の実測例を示す説明図である。図
４（Ｂ）に示すように、半導体ウェーハの面内に縦に１
〜９、横に１１〜１９の位置をとり、図４（Ａ）に示す
ように、各面内位置における１ＰＣトランジスタと大面
積トランジスタのＮＭＶｔｈ（ｎ型トランジスタの閾値
電圧）の値を測定した。１ＰＣトランジスタは、チャネ
ル幅Ｗ＝１０μｍ、チャネル長Ｌ＝０．５μｍであり、
各測定値を四角い点で示している。これに対し、大面積
（Long Channel）トランジスタは、チャネル幅Ｗ＝１０
μｍ、チャネル長Ｌ＝６．０μｍであり、各測定値を丸
い点で示している。
【０００６】図示のように、大面積トランジスタのＮＭ
Ｖｔｈは、半導体ウェーハの縦方向に上部と下部で低め
にばらつく傾向がある。通常、ＮＭＶｔｈのチャネル長
依存は、Ｌ＝０．５μｍ→６．０μｍで、△Ｖｔｈ〜
０．１Ｖｔｈであることから、半導体ウェーハの上部と
下部が異常と考えられる。半導体ウェーハの上部と下部
でＶｔｈ異常部が発生するパラメータは把握されていな
いが、大面積トランジスタでは、微妙なパラメータでＶ
ｔｈが０．１Ｖレベルシフトすることが示唆される。
Ｖｔｈは、半導体ウェーハの縦方向に上部と下部で低め
にばらつく傾向がある。通常、ＮＭＶｔｈのチャネル長
依存は、Ｌ＝０．５μｍ→６．０μｍで、△Ｖｔｈ〜
０．１Ｖｔｈであることから、半導体ウェーハの上部と
下部が異常と考えられる。半導体ウェーハの上部と下部
でＶｔｈ異常部が発生するパラメータは把握されていな
いが、大面積トランジスタでは、微妙なパラメータでＶ
ｔｈが０．１Ｖレベルシフトすることが示唆される。
【０００７】そこで本発明の目的は、ペアトランジスタ
の特性を一致させることができる半導体装置を提供する
ことにある。
の特性を一致させることができる半導体装置を提供する
ことにある。
【０００８】
【課題を解決するための手段】本発明は前記目的を達成
するため、半導体基板上に互いに同特性で同サイズを有
する一対のトランジスタをチャネル長方向に対称形状で
配置した半導体装置において、前記各トランジスタの周
辺部における素子パターン配置を対称形状としたことを
特徴とする。本発明の半導体装置では、ペアを構成する
各トランジスタの周辺部における素子パターン配置を対
称形状としたことから、各トランジスタの周辺における
素子配列パターンの粗密差等による影響を排除し、各ト
ランジスタの特性を同一に保持することができる。
するため、半導体基板上に互いに同特性で同サイズを有
する一対のトランジスタをチャネル長方向に対称形状で
配置した半導体装置において、前記各トランジスタの周
辺部における素子パターン配置を対称形状としたことを
特徴とする。本発明の半導体装置では、ペアを構成する
各トランジスタの周辺部における素子パターン配置を対
称形状としたことから、各トランジスタの周辺における
素子配列パターンの粗密差等による影響を排除し、各ト
ランジスタの特性を同一に保持することができる。
【０００９】
【発明の実施の形態】以下、本発明による半導体装置の
実施の形態について説明する。図１は、本発明による半
導体装置の第１の例を示す平面図である。本例の半導体
装置は、半導体基板１０上に互いに同特性で同サイズを
有する一対の電界効果トランジスタ２０Ａ、２０Ｂをチ
ャネル長方向に対称形状で配置し、アナログ素子となる
ペアトランジスタを構成したものである。各電界効果ト
ランジスタ２０Ａ、２０Ｂは、大面積トランジスタであ
り、チャネル幅Ｗ＝１０μｍ、チャネル長Ｌ＝６．０μ
ｍを有する。
実施の形態について説明する。図１は、本発明による半
導体装置の第１の例を示す平面図である。本例の半導体
装置は、半導体基板１０上に互いに同特性で同サイズを
有する一対の電界効果トランジスタ２０Ａ、２０Ｂをチ
ャネル長方向に対称形状で配置し、アナログ素子となる
ペアトランジスタを構成したものである。各電界効果ト
ランジスタ２０Ａ、２０Ｂは、大面積トランジスタであ
り、チャネル幅Ｗ＝１０μｍ、チャネル長Ｌ＝６．０μ
ｍを有する。
【００１０】そして、各電界効果トランジスタ２０Ａ、
２０Ｂは、共通ソース２０Ｃを介して互いに隣接して配
置され、各電界効果トランジスタ２０Ａ、２０Ｂのチャ
ネル長方向の外側に、互いに対称形状のドレイン２０
Ｄ、２０Ｅを有している。また、各電界効果トランジス
タ２０Ａ、２０Ｂの本体部は、例えばポリシリコン膜や
シリコン酸化膜等の積層構造によって形成されており、
その上部にゲート２０Ｆ、２０Ｇが設けられている。
２０Ｂは、共通ソース２０Ｃを介して互いに隣接して配
置され、各電界効果トランジスタ２０Ａ、２０Ｂのチャ
ネル長方向の外側に、互いに対称形状のドレイン２０
Ｄ、２０Ｅを有している。また、各電界効果トランジス
タ２０Ａ、２０Ｂの本体部は、例えばポリシリコン膜や
シリコン酸化膜等の積層構造によって形成されており、
その上部にゲート２０Ｆ、２０Ｇが設けられている。
【００１１】また、各電界効果トランジスタ２０Ａ、２
０Ｂの各ドレイン２０Ｄ、２０Ｅの外側近傍部には、互
いに対称形状のダミーパターンとしてのダミー導電層２
２Ａ、２２Ｂが設けられている。各ダミー導電層２２
Ａ、２２Ｂは、ポリシリコン膜等によって形成されてお
り、各ドレイン２０Ｄ、２０Ｅと平行に形成されてい
る。本例の半導体装置では、共通ソース２０Ｃを介して
互いに隣接配置される各電界効果トランジスタ２０Ａ、
２０Ｂの各ドレイン２０Ｄ、２０Ｅの外側近傍部に互い
に対称形状のダミー導電層２２Ａ、２２Ｂを設けたこと
から、各電界効果トランジスタ２０Ａ、２０Ｂの周辺に
おける素子配列パターンの粗密差等による影響を排除
し、各電界効果トランジスタ２０Ａ、２０Ｂの特性を同
一に保持することができる。
０Ｂの各ドレイン２０Ｄ、２０Ｅの外側近傍部には、互
いに対称形状のダミーパターンとしてのダミー導電層２
２Ａ、２２Ｂが設けられている。各ダミー導電層２２
Ａ、２２Ｂは、ポリシリコン膜等によって形成されてお
り、各ドレイン２０Ｄ、２０Ｅと平行に形成されてい
る。本例の半導体装置では、共通ソース２０Ｃを介して
互いに隣接配置される各電界効果トランジスタ２０Ａ、
２０Ｂの各ドレイン２０Ｄ、２０Ｅの外側近傍部に互い
に対称形状のダミー導電層２２Ａ、２２Ｂを設けたこと
から、各電界効果トランジスタ２０Ａ、２０Ｂの周辺に
おける素子配列パターンの粗密差等による影響を排除
し、各電界効果トランジスタ２０Ａ、２０Ｂの特性を同
一に保持することができる。
【００１２】この結果、ＬＤＤ．ＥＴ（Lightly Doped
Drain.Etching ）、ＬＤＤ．ＩＩ（ＬＤＤ.Ion Implant
ation ）、Ｓ／Ｄ．Ｏｘ（Source／Drain.Oxidtion）、
Ｓ／Ｄ．ＩＩ、オートドープ等のパターン粗密差による
影響を同等にすることができる。したがって、各電界効
果トランジスタ２０Ａ、２０Ｂの特性を同等とすること
ができ、アナログ素子を構成するペアトランジスタとし
ての良好な機能を得ることができる。
Drain.Etching ）、ＬＤＤ．ＩＩ（ＬＤＤ.Ion Implant
ation ）、Ｓ／Ｄ．Ｏｘ（Source／Drain.Oxidtion）、
Ｓ／Ｄ．ＩＩ、オートドープ等のパターン粗密差による
影響を同等にすることができる。したがって、各電界効
果トランジスタ２０Ａ、２０Ｂの特性を同等とすること
ができ、アナログ素子を構成するペアトランジスタとし
ての良好な機能を得ることができる。
【００１３】なお、図１に示す例では、各電界効果トラ
ンジスタ２０Ａ、２０Ｂのチャネル長方向に対称形状で
ダミー導電層２２Ａ、２２Ｂを設けたが、各電界効果ト
ランジスタ２０Ａ、２０Ｂを包囲する状態、すなわち、
チャネル長方向及びチャネル幅方向に対称形状でダミー
導電層を設けてもよい。また、図１に示す例では、ダミ
ーパターンとしてポリシリコン膜等による導電層２２
Ａ、２２Ｂを設けたが、このようなダミーパターンとし
ては、導電層の代わりに、例えば酸化シリコン膜等によ
る絶縁層を用いてもよい。また、図１に示す例では、各
電界効果トランジスタ２０Ａ、２０Ｂが共通ソース２０
Ｃを有する構成について説明したが、個別にソースを有
するものであってもよい。また、図１に示す例では、電
界効果トランジスタによってペアトランジスタを構成し
たが、他のトランジスタを用いたものであってもよい。
ンジスタ２０Ａ、２０Ｂのチャネル長方向に対称形状で
ダミー導電層２２Ａ、２２Ｂを設けたが、各電界効果ト
ランジスタ２０Ａ、２０Ｂを包囲する状態、すなわち、
チャネル長方向及びチャネル幅方向に対称形状でダミー
導電層を設けてもよい。また、図１に示す例では、ダミ
ーパターンとしてポリシリコン膜等による導電層２２
Ａ、２２Ｂを設けたが、このようなダミーパターンとし
ては、導電層の代わりに、例えば酸化シリコン膜等によ
る絶縁層を用いてもよい。また、図１に示す例では、各
電界効果トランジスタ２０Ａ、２０Ｂが共通ソース２０
Ｃを有する構成について説明したが、個別にソースを有
するものであってもよい。また、図１に示す例では、電
界効果トランジスタによってペアトランジスタを構成し
たが、他のトランジスタを用いたものであってもよい。
【００１４】図２は、本発明による半導体装置の第２の
例を示す平面図である。本例の半導体装置は、半導体基
板１２上に互いに同特性で同サイズを有する一対の電界
効果トランジスタ３０Ａ、３０Ｂをチャネル長方向に対
称形状で配置し、アナログ素子となるペアトランジスタ
を構成したものである。各電界効果トランジスタ３０
Ａ、３０Ｂは、大面積トランジスタであり、チャネル幅
Ｗ＝１０μｍ、チャネル長Ｌ＝６．０μｍを有する。
例を示す平面図である。本例の半導体装置は、半導体基
板１２上に互いに同特性で同サイズを有する一対の電界
効果トランジスタ３０Ａ、３０Ｂをチャネル長方向に対
称形状で配置し、アナログ素子となるペアトランジスタ
を構成したものである。各電界効果トランジスタ３０
Ａ、３０Ｂは、大面積トランジスタであり、チャネル幅
Ｗ＝１０μｍ、チャネル長Ｌ＝６．０μｍを有する。
【００１５】そして、各電界効果トランジスタ３０Ａ、
３０Ｂは、共通ソース３０Ｃを介して互いに隣接して配
置され、各電界効果トランジスタ３０Ａ、３０Ｂのチャ
ネル長方向の外側に、互いに対称形状のドレイン３０
Ｄ、３０Ｅを有している。また、各電界効果トランジス
タ３０Ａ、３０Ｂの本体部は、例えばポリシリコン膜や
シリコン酸化膜等の積層構造によって形成されており、
その上部にゲート３０Ｆ、３０Ｇが設けられている。
３０Ｂは、共通ソース３０Ｃを介して互いに隣接して配
置され、各電界効果トランジスタ３０Ａ、３０Ｂのチャ
ネル長方向の外側に、互いに対称形状のドレイン３０
Ｄ、３０Ｅを有している。また、各電界効果トランジス
タ３０Ａ、３０Ｂの本体部は、例えばポリシリコン膜や
シリコン酸化膜等の積層構造によって形成されており、
その上部にゲート３０Ｆ、３０Ｇが設けられている。
【００１６】そして本例においては、各電界効果トラン
ジスタ３０Ａ、３０Ｂの周辺部に所定以上の大きさを有
するスペース３２を設け、その外側に他の素子３４Ａ、
３４Ｂ、３４Ｃ等を設けたものである。スペース３２
は、各電界効果トランジスタ３０Ａ、３０Ｂの全周辺部
にわたってほぼ均一の幅（例えば１０μｍ）を有してい
る。本例の半導体装置では、共通ソース３０Ｃを介して
互いに隣接配置される各電界効果トランジスタ３０Ａ、
３０Ｂの周囲に所定以上の大きさを有するスペース３２
を設けたことから、各電界効果トランジスタ３０Ａ、３
０Ｂの周辺における素子配列パターンの粗密差等による
影響を排除し、各電界効果トランジスタ３０Ａ、３０Ｂ
の特性を同一に保持することができる。
ジスタ３０Ａ、３０Ｂの周辺部に所定以上の大きさを有
するスペース３２を設け、その外側に他の素子３４Ａ、
３４Ｂ、３４Ｃ等を設けたものである。スペース３２
は、各電界効果トランジスタ３０Ａ、３０Ｂの全周辺部
にわたってほぼ均一の幅（例えば１０μｍ）を有してい
る。本例の半導体装置では、共通ソース３０Ｃを介して
互いに隣接配置される各電界効果トランジスタ３０Ａ、
３０Ｂの周囲に所定以上の大きさを有するスペース３２
を設けたことから、各電界効果トランジスタ３０Ａ、３
０Ｂの周辺における素子配列パターンの粗密差等による
影響を排除し、各電界効果トランジスタ３０Ａ、３０Ｂ
の特性を同一に保持することができる。
【００１７】この結果、ＬＤＤ．ＥＴ、ＬＤＤ．ＩＩ、
Ｓ／Ｄ．Ｏｘ、Ｓ／Ｄ．ＩＩ、オートドープ等のパター
ン粗密差による影響を同等にすることができる。したが
って、各電界効果トランジスタ３０Ａ、３０Ｂの特性を
同等とすることができ、アナログ素子を構成するペアト
ランジスタとしての良好な機能を得ることができる。
Ｓ／Ｄ．Ｏｘ、Ｓ／Ｄ．ＩＩ、オートドープ等のパター
ン粗密差による影響を同等にすることができる。したが
って、各電界効果トランジスタ３０Ａ、３０Ｂの特性を
同等とすることができ、アナログ素子を構成するペアト
ランジスタとしての良好な機能を得ることができる。
【００１８】なお、図２に示す例では、各電界効果トラ
ンジスタ２０Ａ、２０Ｂが共通ソース２０Ｃを有する構
成について説明したが、個別にソースを有するものであ
ってもよい。また、図２に示す例では、電界効果トラン
ジスタによってペアトランジスタを構成したが、他のト
ランジスタを用いたものであってもよい。
ンジスタ２０Ａ、２０Ｂが共通ソース２０Ｃを有する構
成について説明したが、個別にソースを有するものであ
ってもよい。また、図２に示す例では、電界効果トラン
ジスタによってペアトランジスタを構成したが、他のト
ランジスタを用いたものであってもよい。
【００１９】
【発明の効果】以上説明したように本発明の半導体装置
では、半導体基板上に互いに同特性で同サイズを有する
一対のトランジスタをチャネル長方向に対称形状で配置
した半導体装置において、前記各トランジスタの周辺部
における素子パターン配置を対称形状とした。したがっ
て本発明によれば、ペアを構成する各トランジスタの周
辺部における素子パターン配置を対称形状としたことか
ら、各トランジスタの周辺における素子配列パターンの
粗密差等による影響を排除し、各トランジスタの特性を
同一に保持することができ、例えばアナログ素子を構成
するペアトランジスタとしての良好な機能を得ることが
できる。
では、半導体基板上に互いに同特性で同サイズを有する
一対のトランジスタをチャネル長方向に対称形状で配置
した半導体装置において、前記各トランジスタの周辺部
における素子パターン配置を対称形状とした。したがっ
て本発明によれば、ペアを構成する各トランジスタの周
辺部における素子パターン配置を対称形状としたことか
ら、各トランジスタの周辺における素子配列パターンの
粗密差等による影響を排除し、各トランジスタの特性を
同一に保持することができ、例えばアナログ素子を構成
するペアトランジスタとしての良好な機能を得ることが
できる。
【図１】本発明による半導体装置の第１の実施の形態を
示す平面図である。
示す平面図である。
【図２】本発明による半導体装置の第２の実施の形態を
示す平面図である。
示す平面図である。
【図３】半導体装置における素子配列の一例を示す平面
図である。
図である。
【図４】半導体ウェーハ内の各部におけるトランジスタ
の特性差の実測例を示す説明図である。
の特性差の実測例を示す説明図である。
１０、１２……半導体基板、２０Ａ、２０Ｂ、３０Ａ、
３０Ｂ……電界効果トランジスタ、２０Ｃ、３０Ｃ……
共通ソース、２０Ｄ、２０Ｅ、３０Ｄ、３０Ｅ……ドレ
イン、２０Ｆ、２０Ｇ、３０Ｆ、３０Ｇ……ゲート、２
２Ａ、２２Ｂ……ダミー導電層、３２Ａ、３２Ｂ、３２
Ｃ、３２Ｄ……スペース、３４Ａ、３４Ｂ、３４Ｃ、３
４Ｄ……周辺素子。
３０Ｂ……電界効果トランジスタ、２０Ｃ、３０Ｃ……
共通ソース、２０Ｄ、２０Ｅ、３０Ｄ、３０Ｅ……ドレ
イン、２０Ｆ、２０Ｇ、３０Ｆ、３０Ｇ……ゲート、２
２Ａ、２２Ｂ……ダミー導電層、３２Ａ、３２Ｂ、３２
Ｃ、３２Ｄ……スペース、３４Ａ、３４Ｂ、３４Ｃ、３
４Ｄ……周辺素子。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AR09 AR24 CA02 CA06 CA18 CD05 CD10 DF12 EZ01 EZ08 EZ20 5F048 AA07 AB06 AB10 AC03 AC10 BA01 BC01 BF16 5F064 AA01 BB21 CC09 CC10 CC22 DD05 DD14 DD15 DD32
Claims (14)
- 【請求項１】 半導体基板上に互いに同特性で同サイズ
を有する一対のトランジスタをチャネル長方向に対称形
状で配置した半導体装置において、 前記各トランジスタの周辺部における素子パターン配置
を対称形状としたことを特徴とする半導体装置。 - 【請求項２】 前記各トランジスタの周辺部に対称形状
でダミーパターンを設けたことを特徴とする請求項１記
載の半導体装置。 - 【請求項３】 前記ダミーパターンは、前記各トランジ
スタを包囲する状態で形成されていることを特徴とする
請求項２記載の半導体装置。 - 【請求項４】 前記ダミーパターンは、前記各トランジ
スタのチャネル長方向の外側近傍部に互いに対称形状で
形成されていることを特徴とする請求項２記載の半導体
装置。 - 【請求項５】 前記各トランジスタは、共通ソースを介
して互いに隣接して配置されるとともに、前記各トラン
ジスタの外側に互いに対称形状のドレインを有している
ことを特徴とする請求項２記載の半導体装置。 - 【請求項６】 前記ダミーパターンは、前記各ドレイン
の外側近傍部に各ドレインと平行に形成されていること
を特徴とする請求項５記載の半導体装置。 - 【請求項７】 前記ダミーパターンは、導電層より形成
されることを特徴とする請求項２記載の半導体装置。 - 【請求項８】 前記導電層は、ポリシリコン素子より形
成されることを特徴とする請求項７記載の半導体装置。 - 【請求項９】 前記ダミーパターンは、絶縁層より形成
されることを特徴とする請求項２記載の半導体装置。 - 【請求項１０】 前記絶縁層は、酸化シリコン素子より
形成されることを特徴とする請求項９記載の半導体装
置。 - 【請求項１１】 前記各トランジスタの周辺部に対称形
状で所定以上の大きさを有するスペースを設けたことを
特徴とする請求項１記載の半導体装置。 - 【請求項１２】 前記スペースは、前記各トランジスタ
を包囲する状態で形成されていることを特徴とする請求
項１１記載の半導体装置。 - 【請求項１３】 前記各トランジスタにより、アナログ
素子を構成することを特徴とする請求項１記載の半導体
装置。 - 【請求項１４】 前記各トランジスタは、大面積サイズ
を有することを特徴とする請求項１記載の半導体装置。
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|---|---|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7598541B2 (en) | 2004-02-26 | 2009-10-06 | Fujitsu Microelectronics Limited | Semiconductor device comprising transistor pair isolated by trench isolation |
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-
1999
- 1999-01-13 JP JP00632199A patent/JP4517413B2/ja not_active Expired - Fee Related
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