JP3728389B2 - 表面カバーを備えた半導体チップ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体基板の少なくとも１つの層内で実現され少なくとも１つの回路グループ内に配設される回路と、少なくとも１つの配線面で前記回路上方を延在する給電線路および信号線路とを備えた半導体チップに関する。
【０００２】
【従来の技術】
そのような半導体チップは、例えば欧州特許出願 EP 0 378 306 A2 明細書から公知である。この半導体チップでは、保護されている領域に第１の回路グループが配設されており、それに対して第２の回路グループは、非保護領域に配設されている。前記第１の領域の保護は、公知の半導体チップのように導電層によって行われている。この導電層は、第１の回路グループの配線面上方に配設されている。この導電層は、複数の回路グループと電気的に接続されており、この場合これらの回路グループの正常な機能は、無傷の層のもとでのみ得られる。
【０００３】
第１の回路グループは、ここでは１つのマイクロプロセッサと、所属の周辺回路、例えばメモリ、トランスファ論理回路などを含んでいる。メモリ内には特に秘密情報が記憶されている。マイクロプロセッサは特に保護に係わる機能に適した特殊な構造を有していることも考えられる。導電層を介してその無傷性が常時検査されるならば、例えば電子顕微鏡などを用いた回路動作中の不正アクセスは阻止される。
【０００４】
このような導電層は、いずれにせよ半導体チップの製造の際にさらなる方法ステップを必要とするものである。その他にもこの導電層の無傷性を検出するための相応の評価回路も必要である。
【０００５】
【発明が解決しようとする課題】
本発明の課題は、前述したような従来技法における欠点を解消することのできる半導体チップを提供することである。
【０００６】
【課題を解決するための手段】
前記課題は本発明により、少なくとも１つの回路グループ上方の少なくとも１つの配線面内で、前記給電線路および信号線路は、これらのそれぞれ２つの線路間の間隔距離が、最大でもそのつどの公知製造技法によって実現可能な最低間隔距離のほぼ２倍の長さとなるようにできるだけ大きな幅を有するように構成されて前記回路グループが光学的検査から保護されるようにして解決される。
【０００７】
【発明の実施の形態】
本発明の有利な構成例によれば、前記線路の幅は、それらの２つの線路間の間隔距離が実質的にほぼそのつどの公知製造技法により実現可能な最低間隔距離に相応するように選定される。
【０００８】
この場合特に重要なことは、そのつどの線路長の大部分に沿った線路間の間隔距離が、多かれ少なかれ最小のものの２倍の大きさであることである。このような僅かな間隔距離によって、一方ではチップ表面が、どっちみち必要な導電性の配線層によってほぼ完全に覆われ、光学的および電子光学的な不正アクセスから保護される。また別の側からみれば、光学的な手法を用いた回路表面の不正アクセスを実行するために、線路の大半を引き離そうとすると、これは回路の機能停止につながる。従ってもはやさらなる検出回路の存在なしでは不可能である。
【０００９】
また例えば回路部分を分離するために、線路の部分的な引き離しのみを行ってもだめである。なぜならこのように間隔が狭いと隣接する線路同士の接触が生じるからである。
【００１０】
線路の拡幅は、半導体チップの配列構成の草案のもとで行われる。この場合はまずアース線路ができるだけ広幅に構成される。これは基板に対するアースのできるだけ良好な容量結合と、残りの信号線路同士の最少の交差結合のもとでの低抵抗な給電とを保証するためである。次のステップでは給電線路が拡幅される。最後に拡幅されるのは信号線路である。これは信号線路同士の交差結合をできるだけ少なくするためである。
【００１１】
本発明による少なくとも１つの配線面での線路の拡幅は、秘密コード用かまたは特殊な暗号回路用のメモリなどのような保全度の極めて高い回路部分の上で行われる。しかしながら有利には、考えられる不正アクセスに対して、保護の加えられた回路部分を暗に示すようなことがないようにするために、全表面の線路が拡幅される。
【００１２】
多数の配線面が存在する場合には、異なる配線面での種々の回路グループをカバーすることも考えられる。この場合はカバー領域の重なりもあり得る。その他にも多数の配線面のもとで、複数の完全なカバーを付加コストなしで実施することも可能である。
【００１３】
【実施例】
次に本発明を図面に基づき以下に詳細に説明する。
【００１４】
図１の断面図には、ＣＭＯＳインバータの回路例で実現されている場合のＰ形半導体基板１が示されている。この基板は、ｎ形チャネルトランジスタＴ１とｐ形チャネルトランジスタＴ２によって形成されている。
【００１５】
半導体基板１の能動層の上には絶縁層２が配設されており、これは大抵の場合二酸化珪素から形成されている。この絶縁層２の上方には配線面３が配設されている。この面は、アース線路Ｖｓｓ、給電線路Ｖｄｄ、信号線路ＳＬ１，ＳＬ２からなっている。ＣＭＯＳインバータの実現のために、ｎ形チャネルトランジスタＴ１のソース領域Ｓ１が絶縁層２を貫通してアース線路Ｖｓｓに接続されている。ｎ形チャネルトランジスタＴ１のドレイン領域Ｄ１もｐ形チャネルトランジスタＴ２のドレイン領域Ｄ２も絶縁層２を貫通して信号線路ＳＬ１に接続されている。ｐ形チャネルトランジスタＴ２のソース領域Ｓ２は、給電線路Ｖｄｄに接続されている。絶縁層２内部にはゲート電極Ｇ１およびＧ２が配設されており、これらは信号線路ＳＬ２に接続されている。配線面３の上方には通常はさらなる保護層が不動態層４の形態で配設されている。図１には１つの能動層と１つの配線面３しか示していないが、しかしながら本発明はさらに多数の能動層および/または多数の配線面のもとで実現することもできる。
【００１６】
図２には、従来技法による配線面が示されている。図からも明らかなように線路間の隙間は著しく広く、とりわけその下方にある回路構造は光学的手法で暗にアクセスすることが可能である。
【００１７】
それに対して図３には、本発明による配線面が示され地得る。ここでは全ての線路が、次のように拡幅されている。すなわちそれらの線路間でそのつどの公知製造技法によって実現可能な最小間隔距離が得られるまで拡幅されている。これにより、一方では配線面の下方の回路構造への光学的な不正アクセスがもはや不可能となり、また他方ではこれらの線路を離そうとすると、個々の線路の接触が生じ、それによって短絡が発生する。特に線路の完全な剥離は、その下方にある回路機能を妨げることになる。
【図面の簡単な説明】
【図１】回路面と配線面を備えた半導体チップの基本的な断面図である。
【図２】従来技法による配線面を示した図である。
【図３】本発明による配線面を示した図である。
【符号の説明】
１ 基板
２ 絶縁層
３ 配線面
４ 不動態層
Ｓ１,Ｓ２ ソース領域
Ｄ１,Ｄ２ ドレイン領域
Ｇ１,Ｇ２ ゲート電極
Ｔ１,Ｔ２ トランジスタ
ＳＬ１,ＳＬ２,ＳＬ３ 信号線路
Ｖｓｓ アース線路
Ｖｄｄ 給電線路
【発明の属する技術分野】
本発明は、半導体基板の少なくとも１つの層内で実現され少なくとも１つの回路グループ内に配設される回路と、少なくとも１つの配線面で前記回路上方を延在する給電線路および信号線路とを備えた半導体チップに関する。
【０００２】
【従来の技術】
そのような半導体チップは、例えば欧州特許出願 EP 0 378 306 A2 明細書から公知である。この半導体チップでは、保護されている領域に第１の回路グループが配設されており、それに対して第２の回路グループは、非保護領域に配設されている。前記第１の領域の保護は、公知の半導体チップのように導電層によって行われている。この導電層は、第１の回路グループの配線面上方に配設されている。この導電層は、複数の回路グループと電気的に接続されており、この場合これらの回路グループの正常な機能は、無傷の層のもとでのみ得られる。
【０００３】
第１の回路グループは、ここでは１つのマイクロプロセッサと、所属の周辺回路、例えばメモリ、トランスファ論理回路などを含んでいる。メモリ内には特に秘密情報が記憶されている。マイクロプロセッサは特に保護に係わる機能に適した特殊な構造を有していることも考えられる。導電層を介してその無傷性が常時検査されるならば、例えば電子顕微鏡などを用いた回路動作中の不正アクセスは阻止される。
【０００４】
このような導電層は、いずれにせよ半導体チップの製造の際にさらなる方法ステップを必要とするものである。その他にもこの導電層の無傷性を検出するための相応の評価回路も必要である。
【０００５】
【発明が解決しようとする課題】
本発明の課題は、前述したような従来技法における欠点を解消することのできる半導体チップを提供することである。
【０００６】
【課題を解決するための手段】
前記課題は本発明により、少なくとも１つの回路グループ上方の少なくとも１つの配線面内で、前記給電線路および信号線路は、これらのそれぞれ２つの線路間の間隔距離が、最大でもそのつどの公知製造技法によって実現可能な最低間隔距離のほぼ２倍の長さとなるようにできるだけ大きな幅を有するように構成されて前記回路グループが光学的検査から保護されるようにして解決される。
【０００７】
【発明の実施の形態】
本発明の有利な構成例によれば、前記線路の幅は、それらの２つの線路間の間隔距離が実質的にほぼそのつどの公知製造技法により実現可能な最低間隔距離に相応するように選定される。
【０００８】
この場合特に重要なことは、そのつどの線路長の大部分に沿った線路間の間隔距離が、多かれ少なかれ最小のものの２倍の大きさであることである。このような僅かな間隔距離によって、一方ではチップ表面が、どっちみち必要な導電性の配線層によってほぼ完全に覆われ、光学的および電子光学的な不正アクセスから保護される。また別の側からみれば、光学的な手法を用いた回路表面の不正アクセスを実行するために、線路の大半を引き離そうとすると、これは回路の機能停止につながる。従ってもはやさらなる検出回路の存在なしでは不可能である。
【０００９】
また例えば回路部分を分離するために、線路の部分的な引き離しのみを行ってもだめである。なぜならこのように間隔が狭いと隣接する線路同士の接触が生じるからである。
【００１０】
線路の拡幅は、半導体チップの配列構成の草案のもとで行われる。この場合はまずアース線路ができるだけ広幅に構成される。これは基板に対するアースのできるだけ良好な容量結合と、残りの信号線路同士の最少の交差結合のもとでの低抵抗な給電とを保証するためである。次のステップでは給電線路が拡幅される。最後に拡幅されるのは信号線路である。これは信号線路同士の交差結合をできるだけ少なくするためである。
【００１１】
本発明による少なくとも１つの配線面での線路の拡幅は、秘密コード用かまたは特殊な暗号回路用のメモリなどのような保全度の極めて高い回路部分の上で行われる。しかしながら有利には、考えられる不正アクセスに対して、保護の加えられた回路部分を暗に示すようなことがないようにするために、全表面の線路が拡幅される。
【００１２】
多数の配線面が存在する場合には、異なる配線面での種々の回路グループをカバーすることも考えられる。この場合はカバー領域の重なりもあり得る。その他にも多数の配線面のもとで、複数の完全なカバーを付加コストなしで実施することも可能である。
【００１３】
【実施例】
次に本発明を図面に基づき以下に詳細に説明する。
【００１４】
図１の断面図には、ＣＭＯＳインバータの回路例で実現されている場合のＰ形半導体基板１が示されている。この基板は、ｎ形チャネルトランジスタＴ１とｐ形チャネルトランジスタＴ２によって形成されている。
【００１５】
半導体基板１の能動層の上には絶縁層２が配設されており、これは大抵の場合二酸化珪素から形成されている。この絶縁層２の上方には配線面３が配設されている。この面は、アース線路Ｖｓｓ、給電線路Ｖｄｄ、信号線路ＳＬ１，ＳＬ２からなっている。ＣＭＯＳインバータの実現のために、ｎ形チャネルトランジスタＴ１のソース領域Ｓ１が絶縁層２を貫通してアース線路Ｖｓｓに接続されている。ｎ形チャネルトランジスタＴ１のドレイン領域Ｄ１もｐ形チャネルトランジスタＴ２のドレイン領域Ｄ２も絶縁層２を貫通して信号線路ＳＬ１に接続されている。ｐ形チャネルトランジスタＴ２のソース領域Ｓ２は、給電線路Ｖｄｄに接続されている。絶縁層２内部にはゲート電極Ｇ１およびＧ２が配設されており、これらは信号線路ＳＬ２に接続されている。配線面３の上方には通常はさらなる保護層が不動態層４の形態で配設されている。図１には１つの能動層と１つの配線面３しか示していないが、しかしながら本発明はさらに多数の能動層および/または多数の配線面のもとで実現することもできる。
【００１６】
図２には、従来技法による配線面が示されている。図からも明らかなように線路間の隙間は著しく広く、とりわけその下方にある回路構造は光学的手法で暗にアクセスすることが可能である。
【００１７】
それに対して図３には、本発明による配線面が示され地得る。ここでは全ての線路が、次のように拡幅されている。すなわちそれらの線路間でそのつどの公知製造技法によって実現可能な最小間隔距離が得られるまで拡幅されている。これにより、一方では配線面の下方の回路構造への光学的な不正アクセスがもはや不可能となり、また他方ではこれらの線路を離そうとすると、個々の線路の接触が生じ、それによって短絡が発生する。特に線路の完全な剥離は、その下方にある回路機能を妨げることになる。
【図面の簡単な説明】
【図１】回路面と配線面を備えた半導体チップの基本的な断面図である。
【図２】従来技法による配線面を示した図である。
【図３】本発明による配線面を示した図である。
【符号の説明】
１ 基板
２ 絶縁層
３ 配線面
４ 不動態層
Ｓ１,Ｓ２ ソース領域
Ｄ１,Ｄ２ ドレイン領域
Ｇ１,Ｇ２ ゲート電極
Ｔ１,Ｔ２ トランジスタ
ＳＬ１,ＳＬ２,ＳＬ３ 信号線路
Ｖｓｓ アース線路
Ｖｄｄ 給電線路
Claims (2)
- 半導体基板（１）の少なくとも１つの層内で実現され少なくとも１つの回路グループ内に配設される回路（Ｔ１，Ｔ２）と、
少なくとも１つの配線面（３）で前記回路（Ｔ１，Ｔ２）上方を延在する給電線路および信号線路（Ｖｓｓ，Ｖｄｄ，ＳＬ１，ＳＬ２）とを備えた半導体チップにおいて、
少なくとも１つの回路グループ上方の少なくとも１つの配線面（３）内で、前記給電線路および信号線路（Ｖｓｓ，Ｖｄｄ，ＳＬ１，ＳＬ２）は、これらのそれぞれ２つの線路間の間隔距離が、最大でもそのつどの公知製造技法によって実現可能な最低間隔距離のほぼ２倍の長さとなるようにできるだけ大きな幅を有するように構成されて前記回路グループが光学的検査から保護されていることを特徴とする、表面カバーを備えた半導体チップ。 - 前記線路（Ｖｓｓ，Ｖｄｄ，ＳＬ１，ＳＬ２）の幅は、これらの２つの線路間の間隔距離が実質的にほぼそのつどの公知製造技法によって実現可能な最低間隔距離に相応するように選定される、請求項１記載の半導体チップ。
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