KR20000017384A - 표면 커버링을 갖는 반도체칩 - Google Patents

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Abstract

본 발명은 표면 커버링을 갖는 반도체칩에 관한 것이다. 적어도 하나의 반도체 기판(1) 층에서 적어도 하나의 그룹으로 배치된 회로(T1, T2) 및 상기 회로(T1, T2) 위의 적어도 하나의 와이어링 평면(3)에서 뻗는 공급 라인 및 신호 라인(Vss, Vdd, SL1, SL2)을 갖는 반도체칩에서, 적어도 하나의 회로 그룹 위의 적어도 하나의 와이어링 평면(3)에서 공급 라인 및 신호 라인(Vss, Vdd, SL1, SL2)이 최대의 폭을 가져서, 각각 2개의 라인 사이의 간격이 최소가 된다.

Description

표면 커버링을 갖는 반도체칩 {SEMICONDUCTOR CHIP WITH SURFACE COVERING}
본 발명은, 적어도 하나의 반도체 기판층에 실현된, 적어도 하나의 그룹으로 배치된 회로 및 상기 회로 위의 적어도 하나의 와이어링(wiring) 평면에서 뻗는 공급 라인 및 신호 라인을 갖는 반도체칩에 관한 것이다.
이러한 반도체칩은 EP 0 378 306 A2에 공지되어 있다. 도핑된 반도체칩에서 제 1 회로 그룹은 안전 영역에 배치되고, 제 2 회로 그룹은 불안전 영역에 배치된다. 제 1 영역의 안전은 공지된 반도체칩에서 제 1 회로 그룹의 와이어링 평면에 배치된 도전층에 의해 이루어진다. 상기 도전층은 회로 그룹과 전기적으로 접속되고, 상기 회로 그룹의 올바른 기능은 완전한 층에서만 발휘된다.
여기서 제 1 회로 그룹은 마이크로 프로세서 그리고 메모리 및 전송 로직 회로와 같은 해당 주변 회로를 포함한다. 메모리에는 특히 비밀 정보가 있다. 마이크로 프로세서가 안전 관련 기능에 매우 적합한 특수 구조를 가지는 것도 고려될 수 있다. 완전성이 지속적으로 체크되는 도전층에 의해 회로의 작동 동안 예를 들어 전자 현미경에 의한 검사가 억제된다.
상기 도전층은 물론 반도체칩의 제조시 추가 공정 단계를 필요로 한다. 이 외에도 도전층의 완전함을 검사하기 위한 상응하는 평가 회로가 필요하다.
본 발명의 목적은 상기와 같은 단점이 없는 반도체칩을 제공하는 것이다.
상기 목적은 청구항 제 1항에 따라, 상기와 같은 반도체칩의 적어도 하나의 회로 그룹 위에 있는 적어도 하나의 와이어링 평면에서 공급 라인 및 신호 라인이 가능한 큰 폭을 가져서, 2개 라인 사이의 간격이 각각의 기술 세대의 상황에 따라 최소로 실현될 수 있는 간격의 최대 약 2배가 됨으로써 달성된다. 바람직한 실시예에서 2개 라인 사이의 간격은 각각의 기술 세대의 상황에 따라 최소로 실현될 수 있는 간격과 일치한다.
이 경우, 라인 사이의 간격이 각각의 라인 길이의 가장 큰 부분을 따라 최소 간격보다 최소 또는 최대 2배인 것을 의미한다. 이러한 작은 간격으로 인해 한편으로 칩표면이 어쨌든 필요한 도전 와이어링층에 의해 거의 완전히 커버링되고 광학 및 전자 광학 검사로부터 보호된다. 다른 한편으로, 광학적 표면 검사를 실행하기 위해 큰 면에 걸쳐 라인을 제거하는 것은, 회로를 더이상 작동하지 않게 하며, 추가 검사 회로가 필요 없게 된다.
예를 들어 회로 부분을 분리하기 위해 라인을 정확하게 제거하는 것은 성공하지 못한다. 왜냐 하면, 작은 간격으로 인해 인접한 라인이 용접되기 때문이다.
라인의 가공은 반도체칩의 형태(topology) 설계시 이루어진다. 이 경우 먼저, 기판으로의 접지의 가급적 우수한 용량성 커플링을 보장하기 위해 그리고 위아래의 나머지 신호 라인의 최소 커플링시 낮은 저항의 전압 공급을 보장하기 위해, 접지 라인이 가능한 넓게 형성된다. 다음 단계에서 공급 전압 라인이 확대된다. 위아래의 신호 라인 가급적 적게 커플링되도록 하기 위해, 마지막에 비로소 신호 라인이 확대된다.
적어도 하나의 와이어링 평면에서 본 발명에 따른 라인의 확대는 적어도 비밀 코드용 또는 특수 암호화 회로용 메모리와 같은 안전에 중요한 회로 부분에 의해 이루어진다. 그러나, 안전과 관련된 회로 부분이 어디에 있는지에 대한 정보는 가능한 칩입자에 제공하지 않기 위해, 전체 표면의 라인을 확대하는 것은 장점이 된다.
다수의 와이어링 평면이 존재하는 경우에는, 상이한 와이어링 평면에 있는 다양한 회로 그룹을 커버링하는 것이 가능하며, 여기서 커버링 중첩이 일어날 수 도 있다. 이 외에 다수의 와이어링 평면에서 추가 비용 없이 다수의 완전한 커버링을 제공하는 것이 가능하다.
도 1은 반도체칩의 회로 평면 및 와이어링 평면의 기본적인 횡단면도.
도 2는 선행 기술에 따른 와이어링 평면으로 이루어진 섹션을 도시함.
도 3은 본 발명에 따른 와이어링 평면의 동일 섹션을 도시함.
*도면의 주요 부분에 대한 부호의 설명*
1: 반도체 기판 2: 절연층
3: 와이어링 평면 4: 패시베이션층
S1, S2: 소스 영역 D1, D2: 드레인 영역
G1, G2: 게이트 전극 SL1, SL2: 신호 라인
Vss: 접지 라인 Vdd: 공급 전압 라인
T: 트랜지스터
첨부한 도면을 참고로 본 발명의 실시예를 자세히 살펴보면 하기와 같다.
도 1에 따른 횡단면도는 회로예로서 CMOS-인버터가 구현된 p-도전 반도체 기판(1)을 도시한다. 상기 반도체 기판(1)은 n-채널-트랜지스터(T1) 및 p-채널-트랜지스터(T2)로 형성된다.
반도체 기판(1)의 액티브층 위에는 대부분 실리콘 산화물로 형성된 절연층(2)이 배치된다. 상기 절연층(2) 위에는 와이어링 평면(3)이 배치된다. 상기 와이어링 평면(3)은 접지 라인(Vss), 공급 전압 라인(Vdd) 및 신호 라인(SL1, SL2)으로 이루어진다. CMOS-인버터를 실현하기 위해 n-채널-트랜지스터(T1)의 소스 영역(S1)이 절연층(2)을 관통하여 접지 라인(Vss)과 접속된다. n-채널-트랜지스터(T1)의 드레인 영역(D1) 및 p-채널-트랜지스터(T2)의 드레인 영역(D2)은 절연층(2)을 관통하여 신호 라인(SL1)과 접속된다. p-채널-트랜지스터(T2)의 소스 영역(S2)은 공급 전압 라인(Vdd)과 접속된다. 절연층(2)에는 신호 라인(SL2)과 접속된 게이트 전극(G1, G2)이 배치된다. 와이어링 평면(3) 위에는 통상적으로 패시베이션층(4) 형태의 추가 보호층이 배치된다. 도 1에는 하나의 액티브층 및 하나의 와이어링 평면(3)만이 도시되지만, 본 발명은 다수의 액티브층 및/또는 다수의 와이어링층으로 실현될 수 있다.
도 2는 선행 기술에 따른 와이어링 평면의 단면을 도시한다. 도시된 바와 같이, 라인 사이에는 많은 갭(gap)이 있어서, 경우에 따라 그 아래에 위치하는 회로 구조가 최적의 방법으로 검사될 수 있다.
이와 반대로 도 3은 본 발명에 따른 와이어링 평면을 도시하며, 이 경우 모든 라인은 그 사이의 간격이 각각의 기술 세대의 상황에 따라 최소로 실현될 수 있는 간격이 되도록 넓어진다. 그 결과, 한편으로 와이어링 평면 아래의 회로 구조의 광학적 검사가 더 이상 불가능하고, 다른 한편으로 도체를 제거하려 할 때, 개별 도체가 결합되어 단락이 발생한다. 도체의 완전한 제거는 아래에 위치하는 회로의 기능을 방해한다.
본 발명에 의해, 적어도 하나의 반도체 기판(1) 층에서 적어도 하나의 그룹으로 배치된 회로(T1, T2) 및 상기 회로(T1, T2) 위의 적어도 하나의 와이어링 평면(3)에서 뻗는 공급 라인 및 신호 라인(Vss, Vdd, SL1, SL2)을 갖는 반도체칩에서, 적어도 하나의 회로 그룹 위의 적어도 하나의 와이어링 평면(3)에 공급 라인 및 신호 라인(Vss, Vdd, SL1, SL2)은 최대의 폭을 가져서, 각각 2개의 라인 사이의 간격이 최소가 된다.

Claims (2)

  1. 반도체 기판(1)의 적어도 하나의 층에서 실현되고, 적어도 하나의 그룹으로 배치된 회로(T1, T2) 및 상기 회로(T1, T2) 위의 적어도 하나의 와이어링 평면(3)에서 뻗는 공급 라인 및 신호 라인(Vss, Vdd, SL1, SL2)을 갖는 반도체칩에 있어서,
    적어도 하나의 회로 그룹 위의 적어도 하나의 와이어링 평면(3)에서 공급 라인 및 신호 라인(Vss, Vdd, SL1, SL2)이 가능한 큰 폭을 가져서, 각각 2개의 라인 사이의 간격이 각각의 기술 세대의 상황에 따라 최소로 실현 가능한 간격의 최대 약 2배인 것을 특징으로 하는 반도체칩.
  2. 제 1항에 있어서,
    2개의 라인 사이의 간격이 각각의 기술 세대의 상황에 따라 최소로 실현 가능한 간격과 대략적으로 일치하도록 라인(Vss, Vdd, SL1, SL2)의 폭이 설정되는 것을 특징으로 하는 반도체칩.
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