JP2000101030A - 表面カバ―を備えた半導体チップ - Google Patents
表面カバ―を備えた半導体チップInfo
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
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Abstract
(57)【要約】
【課題】 従来技法による欠点を解消することのできる
半導体チップを提供すること。 【解決手段】 少なくとも１つの回路グループ上の少な
くとも１つの配線面における給電線および信号線が可及
的に大きな幅を有しており、それにより、それぞれの２
つの線路間の間隔が最大でも、そのつどの公知製造技術
によって実現可能な最小間隔のほぼ２倍であるように構
成
半導体チップを提供すること。 【解決手段】 少なくとも１つの回路グループ上の少な
くとも１つの配線面における給電線および信号線が可及
的に大きな幅を有しており、それにより、それぞれの２
つの線路間の間隔が最大でも、そのつどの公知製造技術
によって実現可能な最小間隔のほぼ２倍であるように構
成
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板の少な
くとも１つの層内で実現され少なくとも１つのグループ
内に配設される回路と、少なくとも１つの配線面で前記
回路上を延在する給電線および信号線とを備えた半導体
チップに関する。
くとも１つの層内で実現され少なくとも１つのグループ
内に配設される回路と、少なくとも１つの配線面で前記
回路上を延在する給電線および信号線とを備えた半導体
チップに関する。
【０００２】
【従来の技術】そのような半導体チップは、例えば欧州
特許出願 EP 0378306 A2 明細書から公知である。この
半導体チップでは、第１の回路グループがセキュリティ
領域に配設され、第２の回路グループは非セキュリティ
領域に配設されている。第１の領域の保護は、公知の半
導体チップのもとでは伝導層によって行われる。この伝
導層は第１の回路グループの配線面上に配設されてい
る。この伝導層は、複数の回路グループに電気的に接続
されており、この場合この回路グループの正常な機能は
完全な層のもとでのみ与えられている。
特許出願 EP 0378306 A2 明細書から公知である。この
半導体チップでは、第１の回路グループがセキュリティ
領域に配設され、第２の回路グループは非セキュリティ
領域に配設されている。第１の領域の保護は、公知の半
導体チップのもとでは伝導層によって行われる。この伝
導層は第１の回路グループの配線面上に配設されてい
る。この伝導層は、複数の回路グループに電気的に接続
されており、この場合この回路グループの正常な機能は
完全な層のもとでのみ与えられている。
【０００３】第１の回路グループは、ここでは１つのマ
イクロプロセッサと、所属の周辺回路、例えばメモリ、
トランスファ論理回路などを含んでいる。メモリには特
にシークレット情報が書かれている。マイクロプロセッ
サがセキュリティに係わる機能に特に良好に適している
特別な構造を有することも考えられる。伝導層によって
その無傷性が常時検査されるならば、例えば電子顕微鏡
などを用いた回路動作中の探り出しが阻止される。
イクロプロセッサと、所属の周辺回路、例えばメモリ、
トランスファ論理回路などを含んでいる。メモリには特
にシークレット情報が書かれている。マイクロプロセッ
サがセキュリティに係わる機能に特に良好に適している
特別な構造を有することも考えられる。伝導層によって
その無傷性が常時検査されるならば、例えば電子顕微鏡
などを用いた回路動作中の探り出しが阻止される。
【０００４】いずれにせよこのような伝導層は、半導体
チップ製造の際にさらなる方法ステップを必要とするも
のである。その他にもこの伝導層の無傷性検出のための
相応の評価回路も必要である。
チップ製造の際にさらなる方法ステップを必要とするも
のである。その他にもこの伝導層の無傷性検出のための
相応の評価回路も必要である。
【０００５】
【発明が解決しようとする課題】本発明の課題は、前述
したような従来技法による欠点を解消することのできる
半導体チップを提供することである。
したような従来技法による欠点を解消することのできる
半導体チップを提供することである。
【０００６】
【課題を解決するための手段】前記課題は本発明によ
り、少なくとも１つの回路グループ上の少なくとも１つ
の配線面における給電線および信号線が可及的に大きな
幅を有しており、それにより、それぞれ２つの線路間の
間隔が最大でも、そのつどの公知製造技術によりに実現
可能な最小間隔のほぼ２倍であるように構成されて解決
される。
り、少なくとも１つの回路グループ上の少なくとも１つ
の配線面における給電線および信号線が可及的に大きな
幅を有しており、それにより、それぞれ２つの線路間の
間隔が最大でも、そのつどの公知製造技術によりに実現
可能な最小間隔のほぼ２倍であるように構成されて解決
される。
【０００７】
【発明の実施の形態】本発明の有利な構成例によれば、
前記線路の幅は、２つの線路間の間隔が実質的にほぼそ
のつどの公知製造技法により実現可能な最小間隔に相応
するように選定される。
前記線路の幅は、２つの線路間の間隔が実質的にほぼそ
のつどの公知製造技法により実現可能な最小間隔に相応
するように選定される。
【０００８】この場合実質的に重要なことは、線路間の
間隔がそのつどの線路長の大半の部分に沿って多かれ少
なかれ最小のものの倍の大きさである。この僅かな間隔
によって、一方ではチップ表面が、いずれにせよ必要な
伝導性の配線層によってほぼ完全に覆われ、光学的およ
び電子光学的検査から保護される。別の側では、光学的
な表面検査を実行し得るための、線路の大がかりな隔た
りが、回路の機能不全を引き起こし、もはやさらなる検
出回路の必要性なしでは実現性に乏しい。
間隔がそのつどの線路長の大半の部分に沿って多かれ少
なかれ最小のものの倍の大きさである。この僅かな間隔
によって、一方ではチップ表面が、いずれにせよ必要な
伝導性の配線層によってほぼ完全に覆われ、光学的およ
び電子光学的検査から保護される。別の側では、光学的
な表面検査を実行し得るための、線路の大がかりな隔た
りが、回路の機能不全を引き起こし、もはやさらなる検
出回路の必要性なしでは実現性に乏しい。
【０００９】また線路の点在的な隔たり（例えば回路部
分を分離するために）だけでは、うまくいかない。なぜ
なら僅かな間隔のために、隣接する線路同士の望まれな
い溶接が生じ得るからである。
分を分離するために）だけでは、うまくいかない。なぜ
なら僅かな間隔のために、隣接する線路同士の望まれな
い溶接が生じ得るからである。
【００１０】線路の拡幅は、半導体チップの配列構成の
もとで行われる。この場合はまずマスタ線路が、基板に
対するアースの可及的に良好な容量結合と、その他の信
号線路相互間の最小の結合のもとでの低抵抗な給電とを
保証するために、できるだけ広幅に構成される。次のス
テップでは、給電線路が拡幅される。最後に信号線路が
拡幅され、信号線路相互間の可及的に僅かな結合が保証
される。
もとで行われる。この場合はまずマスタ線路が、基板に
対するアースの可及的に良好な容量結合と、その他の信
号線路相互間の最小の結合のもとでの低抵抗な給電とを
保証するために、できるだけ広幅に構成される。次のス
テップでは、給電線路が拡幅される。最後に信号線路が
拡幅され、信号線路相互間の可及的に僅かな結合が保証
される。
【００１１】本発明による少なくとも１つの配線面での
線路の拡幅は、秘密コード用かまたは特殊な暗号回路用
のメモリなどのようなセキュリティ度の極めて高い回路
部分の上で行われる。しかしながら有利には、考えられ
る不正アクセス者に対してセキュリティ関連の回路部分
への示唆の可能性を与えないように、全表面の線路が拡
幅される。
線路の拡幅は、秘密コード用かまたは特殊な暗号回路用
のメモリなどのようなセキュリティ度の極めて高い回路
部分の上で行われる。しかしながら有利には、考えられ
る不正アクセス者に対してセキュリティ関連の回路部分
への示唆の可能性を与えないように、全表面の線路が拡
幅される。
【００１２】多数の配線面が存在する場合には、異なる
配線面での種々の回路グループをカバーすることも考え
られる。この場合はカバーのオーバーラップもあり得
る。その他にも多数の配線面のもとで、複数の完全なカ
バーを付加コストなしで実施することも可能である。
配線面での種々の回路グループをカバーすることも考え
られる。この場合はカバーのオーバーラップもあり得
る。その他にも多数の配線面のもとで、複数の完全なカ
バーを付加コストなしで実施することも可能である。
【００１３】
【実施例】次に本発明を図面に基づき以下に詳細に説明
する。
する。
【００１４】図１の断面図には、ＣＭＯＳインバータの
回路例で実現されている場合のＰ形半導体基板１が示さ
れている。この基板は、ｎ形チャネルトランジスタＴ１
とｐ形チャネルトランジスタＴ２によって形成されてい
る。
回路例で実現されている場合のＰ形半導体基板１が示さ
れている。この基板は、ｎ形チャネルトランジスタＴ１
とｐ形チャネルトランジスタＴ２によって形成されてい
る。
【００１５】半導体基板１の能動層の上には絶縁層２が
配設されており、これは大抵の場合二酸化珪素から形成
されている。この絶縁層２の上方には配線面３が配設さ
れている。この面は、アース線路Ｖｓｓ、給電線路Ｖｄ
ｄ、信号線路ＳＬ１，ＳＬ２からなっている。ＣＭＯＳ
インバータの実現のために、ｎ形チャネルトランジスタ
Ｔ１のソース領域Ｓ１が絶縁層２を貫通してアース線路
Ｖｓｓに接続されている。ｎ形チャネルトランジスタＴ
１のドレイン領域Ｄ１もｐ形チャネルトランジスタＴ２
のドレイン領域Ｄ２も絶縁層２を貫通して信号線路ＳＬ
１に接続されている。ｐ形チャネルトランジスタＴ２の
ソース領域Ｓ２は、給電線路Ｖｄｄに接続されている。
絶縁層２内部にはゲート電極Ｇ１およびＧ２が配設され
ており、これらは信号線路ＳＬ２に接続されている。配
線面３の上方には通常はさらなる保護層が不動態層４の
形態で配設されている。図１には１つの能動層と１つの
配線面３しか示していないが、しかしながら本発明はさ
らに多数の能動層および/または多数の配線面のもとで
実現することもできる。
配設されており、これは大抵の場合二酸化珪素から形成
されている。この絶縁層２の上方には配線面３が配設さ
れている。この面は、アース線路Ｖｓｓ、給電線路Ｖｄ
ｄ、信号線路ＳＬ１，ＳＬ２からなっている。ＣＭＯＳ
インバータの実現のために、ｎ形チャネルトランジスタ
Ｔ１のソース領域Ｓ１が絶縁層２を貫通してアース線路
Ｖｓｓに接続されている。ｎ形チャネルトランジスタＴ
１のドレイン領域Ｄ１もｐ形チャネルトランジスタＴ２
のドレイン領域Ｄ２も絶縁層２を貫通して信号線路ＳＬ
１に接続されている。ｐ形チャネルトランジスタＴ２の
ソース領域Ｓ２は、給電線路Ｖｄｄに接続されている。
絶縁層２内部にはゲート電極Ｇ１およびＧ２が配設され
ており、これらは信号線路ＳＬ２に接続されている。配
線面３の上方には通常はさらなる保護層が不動態層４の
形態で配設されている。図１には１つの能動層と１つの
配線面３しか示していないが、しかしながら本発明はさ
らに多数の能動層および/または多数の配線面のもとで
実現することもできる。
【００１６】図２には、従来技法による配線面が示され
ている。図からも明らかなように線路間の隙間は著しく
大きく、とりわけその下方にある回路構造は光学的手法
で探り出すことが可能である。
ている。図からも明らかなように線路間の隙間は著しく
大きく、とりわけその下方にある回路構造は光学的手法
で探り出すことが可能である。
【００１７】それに対して図３には、本発明による配線
面が示され地得る。ここでは全ての線路が、次のように
拡幅されている。すなわちそれらの間でそのつどの公知
製造技法に従って実現可能な最小間隔が生じるまで拡幅
されている。これにより、一方では配線面下方の回路構
造の光学的な探索がもはや不可能となり、他方では線路
を離す試みのもとに個々の線路の溶接が行われる。それ
により短絡が生じる。線路の完全な離隔は、その下方に
ある回路の機能を妨げる。
面が示され地得る。ここでは全ての線路が、次のように
拡幅されている。すなわちそれらの間でそのつどの公知
製造技法に従って実現可能な最小間隔が生じるまで拡幅
されている。これにより、一方では配線面下方の回路構
造の光学的な探索がもはや不可能となり、他方では線路
を離す試みのもとに個々の線路の溶接が行われる。それ
により短絡が生じる。線路の完全な離隔は、その下方に
ある回路の機能を妨げる。
【図１】回路面と配線面を備えた半導体チップの基本的
な断面図である。
な断面図である。
【図２】従来技法による配線面を示した図である。
【図３】本発明による配線面を示した図である。
１ 基板 ２ 絶縁層 ３ 配線面 ４ 不動態層 Ｓ１,Ｓ２ ソース領域 Ｄ１,Ｄ２ ドレイン領域 Ｇ１,Ｇ２ ゲート電極 Ｔ１,Ｔ２ トランジスタ ＳＬ１,ＳＬ２,ＳＬ３ 信号線路 Ｖｓｓ アース線路 Ｖｄｄ 給電線路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） // Ｈ０５Ｋ 1/02
Claims (2)
- 【請求項１】 半導体基板（１）の少なくとも１つの層
内で実現され少なくとも１つのグループ内に配設される
回路（Ｔ１，Ｔ２）と、 少なくとも１つの配線面（３）で前記回路（Ｔ１，Ｔ
２）上を延在する給電線および信号線（Ｖｓｓ，Ｖｄ
ｄ，ＳＬ１，ＳＬ２）を備えた半導体チップにおいて、 少なくとも１つの回路グループ上の少なくとも１つの配
線面（３）における給電線および信号線（Ｖｓｓ，Ｖｄ
ｄ，ＳＬ１，ＳＬ２）が可及的に大きな幅を有してお
り、 それにより、それぞれの２つの線路間の間隔が最大で
も、そのつどの公知製造技法によって実現可能な最小間
隔のほぼ２倍であることを特徴とする、表面カバーを備
えた半導体チップ。 - 【請求項２】 前記線路（Ｖｓｓ，Ｖｄｄ，ＳＬ１，Ｓ
Ｌ２）の幅は、２つの線路間の間隔が実質的にほぼその
つどの公知製造技法によって実現可能な最小間隔に相応
するように選定される、請求項１記載の半導体チップ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP98115621.9 | 1998-08-19 | ||
| EP98115621A EP0981162B1 (de) | 1998-08-19 | 1998-08-19 | Halbleiterchip mit Oberflächenabdeckung gegen optische Untersuchung der Schaltungsstruktur |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000101030A true JP2000101030A (ja) | 2000-04-07 |
| JP3728389B2 JP3728389B2 (ja) | 2005-12-21 |
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ID=8232485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23163799A Expired - Fee Related JP3728389B2 (ja) | 1998-08-19 | 1999-08-18 | 表面カバーを備えた半導体チップ |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US6392259B1 (ja) |
| EP (1) | EP0981162B1 (ja) |
| JP (1) | JP3728389B2 (ja) |
| KR (1) | KR100382250B1 (ja) |
| CN (1) | CN1165992C (ja) |
| AT (1) | ATE356436T1 (ja) |
| BR (1) | BR9903781A (ja) |
| DE (1) | DE59813938D1 (ja) |
| UA (1) | UA58535C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7194719B2 (en) | 2003-08-28 | 2007-03-20 | Matsushita Electric Industrial Co., Ltd. | Basic cell, edge cell, wiring shape, wiring method, and shield wiring structure |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10106836B4 (de) | 2001-02-14 | 2009-01-22 | Infineon Technologies Ag | Integrierte Schaltungsanordnung aus einem flächigen Substrat |
| DE102004015546B4 (de) * | 2004-03-30 | 2011-05-12 | Infineon Technologies Ag | Halbleiterchip mit integrierter Schaltung und Verfahren zum Sichern einer integrierten Halbleiterschaltung |
| KR100665574B1 (ko) * | 2004-12-14 | 2007-01-09 | 남유근 | 링형상 히터 및 그 제조방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7413264A (nl) * | 1974-10-09 | 1976-04-13 | Philips Nv | Geintegreerde schakeling. |
| FR2471051A1 (fr) * | 1979-11-30 | 1981-06-12 | Dassault Electronique | Circuit integre a transistors mos protege contre l'analyse et carte comprenant un tel circuit |
| US4933898A (en) * | 1989-01-12 | 1990-06-12 | General Instrument Corporation | Secure integrated circuit chip with conductive shield |
| WO1996016445A1 (en) * | 1994-11-23 | 1996-05-30 | Motorola Ltd. | Integrated circuit structure with security feature |
| US5783846A (en) * | 1995-09-22 | 1998-07-21 | Hughes Electronics Corporation | Digital circuit with transistor geometry and channel stops providing camouflage against reverse engineering |
-
1998
- 1998-08-19 EP EP98115621A patent/EP0981162B1/de not_active Expired - Lifetime
- 1998-08-19 AT AT98115621T patent/ATE356436T1/de not_active IP Right Cessation
- 1998-08-19 DE DE59813938T patent/DE59813938D1/de not_active Expired - Lifetime
-
1999
- 1999-08-16 UA UA99084667A patent/UA58535C2/uk unknown
- 1999-08-18 JP JP23163799A patent/JP3728389B2/ja not_active Expired - Fee Related
- 1999-08-19 US US09/377,605 patent/US6392259B1/en not_active Expired - Lifetime
- 1999-08-19 BR BR9903781-5A patent/BR9903781A/pt not_active Application Discontinuation
- 1999-08-19 CN CNB991179595A patent/CN1165992C/zh not_active Expired - Fee Related
- 1999-08-19 KR KR10-1999-0034270A patent/KR100382250B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7194719B2 (en) | 2003-08-28 | 2007-03-20 | Matsushita Electric Industrial Co., Ltd. | Basic cell, edge cell, wiring shape, wiring method, and shield wiring structure |
| US7376928B2 (en) | 2003-08-28 | 2008-05-20 | Matsushita Electric Industrial Co., Ltd. | Basic cell, edge cell, wiring shape, wiring method, and shield wiring structure |
Also Published As
| Publication number | Publication date |
|---|---|
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