KR101178859B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR101178859B1
KR101178859B1 KR1020100140424A KR20100140424A KR101178859B1 KR 101178859 B1 KR101178859 B1 KR 101178859B1 KR 1020100140424 A KR1020100140424 A KR 1020100140424A KR 20100140424 A KR20100140424 A KR 20100140424A KR 101178859 B1 KR101178859 B1 KR 101178859B1
Authority
KR
South Korea
Prior art keywords
circuit
semiconductor device
dummy
dummy circuit
present
Prior art date
Application number
KR1020100140424A
Other languages
English (en)
Other versions
KR20120078199A (ko
Inventor
정연우
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100140424A priority Critical patent/KR101178859B1/ko
Publication of KR20120078199A publication Critical patent/KR20120078199A/ko
Application granted granted Critical
Publication of KR101178859B1 publication Critical patent/KR101178859B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 정전기 특성이 향상된 더미회로를 구비하는 반도체 장치를 제공한다. 본 발명은 예정된 동작을 수행하기 위한 다수의 메인회로; 상기 메인회로에 에러가 발생하였을 경우 대체하기 위해 구비된 더미회로;및 제1 구동전압 공급단을 통해 전달되는 정전기 전류가 상기 더미회로로 전달되는 것을 방지하기 위한 정전기 보호회로를 구비하는 반도체 장치를 제공한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 보다 자세하게는 정전기 보호에 관한 반도체 집적회로에 관한 것이다.
일반적으로, 정전기 방전(electrostatic discharge: ESD)은 반도체 칩의 신뢰성을 좌우하는 중요한 요소 중에 하나이며, 이러한 정전기 방전은 반도체 칩을 취급 시 또는 시스템에 장착하는 경우 발생되어 반도체 칩을 손상시킨다. 따라서, 반도체 장치의 데이터 입출력 영역에는 정전기로부터 반도체 칩을 보호하기 위해, 필수적으로 정전기 보호장치가 구비된다. 대전된 인체나 기계에 반도체 칩이 접촉하면 인체나 기계에 대전되어 있던 정전기가 반도체 칩의 외부 핀을 통해 입출력 단자를 거쳐 반도체 장치 내부로 방전되면서 큰 에너지를 가진 과도 정전기 전류가 반도체 장치의 내부소자에 큰 손상을 가할 수 있다. 대부분의 반도체 장치는 정전기에 의해 발생하는 이러한 손상으로부터 내부의 주요 회로를 보호하기 위해 입출력 단자와 반도체 내부소자 사이에 정전기 보호장치를 구비한다.
반도체 장치의 고집적화가 진행됨에 따라 트랜지스터의 게이트 절연막 두께가 더욱 감소되고 아울러 배선의 폭도 감소되어 정전기에 의해 반도체 장치의 내부소자는 더욱 손쉽게 손상 받을 수 있다. 즉, 모스 트랜지스터의 게이트 절연막 두께가 감소되면, 게이트 절연막을 파괴하는 전압이 낮아져 종래의 방법에 따라 정전기 보호장치를 사용할 경우 더 낮은 전압의 정전기에 의해 트랜지스터의 게이트 절연막이 파괴된다. 그러므로, 고집적화가 진행됨에 따라 정전기 보호소자도 정전기에 의한 회로의 손상(damage)을 보다 효과적으로 방지할 수 있도록 개선될 필요가 있고, 그에 대한 연구가 많이 이루어지고 있다.
한편 최근에는 예정된 동작을 수행하는 회로영역의 이웃한 영역에 더미 회로를 배치한다. 더미회로는 공정의 신뢰성을 향상시키기 위해서 배치될 수도 있고, 테스트를 위해 배치되기도 한다. 더미회로는 실질적으로 동작을 수행하지 않기 때문에, 접지전압 또는 구동전압을 인가하여 동작을 수행하지 않도록 한다. 그러나, 더미회로에 접지전압 또는 구동전압을 인가하게 되면, 인가된 접지전압 또는 구동전압이 전달되는 패스를 통해 정전기 전류가 흐를 수 있어 정전기 특성이 나빠질 수 있는 문제가 생긴다.
본 발명은 정전기 특성이 향상된 더미회로를 구비하는 반도체 장치를 제공한다.
본 발명은 예정된 동작을 수행하기 위한 다수의 메인회로; 상기 메인회로에 에러가 발생하였을 경우 대체하기 위해 구비된 더미회로;및 제1 구동전압 공급단을 통해 전달되는 정전기 전류가 상기 더미회로로 전달되는 것을 방지하기 위한 정전기 보호회로를 구비하는 반도체 장치를 제공한다.
본 발명에 의해서 더미회로의 정전기 특성이 향상되어, 이를 구비한 반도체 장치의 동작상 신뢰성 향상을 기대할 수 있다.
도1 내지 도4는 본 발명을 설명하기 위한 반도체 장치를 나타내는 회로도.
도5는 본 발명의 실시예에 따른 반도체 장치를 나타내는 회로도.
도6은 본 발명의 제2 실시예에 따른 반도체 장치를 나타내는 회로도.
도7은 도5와 도6에 도시된 반도체 장치를 구현하기 위한 레이아웃의 일실시예를 나타내는 레이아웃도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
본 발명은 반도체 장치의 더미회로를 구성하는 모스 트랜지스터의 게이트를 플로팅으로 했을 때 생기는 누설전류 문제를 해결하기 위해, 모스 트랜지스터의 게이트를 플로팅으로 놓지 않고 전원전압이나 접지전압을 연결하여 누설 전류 문제를 미연에 방지하는 것이 특징이다. 이때 전원전압이나 접지전압이 연결됨으로 발생할 수 있는 정전기(ESD)에 대해 효과적으로 보호할 수 있는 보호회로를 구비하는 것이 또한 본 발명의 특징이다.
도1 내지 도4는 본 발명을 설명하기 위한 반도체 장치를 나타내는 회로도이다.
도1을 참조하여 살펴보면, 반도체 장치는 더미회로와 메인회로 포함한다. 메인회로는 예정된 동작을 위해 배치되는 회로이다. 메인회로는 로직게이트를 포함되고, 예정된 형태로 배선이 연결된다. 더미회로는 반도체 장치의 설계시 필요에 의해서 메인회로 주변에 배치되는 회로이다. 더미회로는 테스트를 위해 배치되기도 하고, 메인회로의 예비영역으로 배치되기도 한다.
여기서 메인회로는 다양한 로직게이트가 적용될 수 있으나, 여기서는 인버터(I2) 하나로 표기하였다. 인버터(I2)의 출력은 다른 회로블럭(10)에 연결되는 것으로 도시하였다. 또한 더미회로도 하나의 인버터(I1)를 예시적으로 표시하였다.
더미회로는 실제 반도체 장치가 동작하는 동안에는 동작을 하면 안되기 때문에, 전원전압(VDD)을 인버터(I1)의 입력단으로 공급하도록 하고 있으며, 출력단은 플로팅시키고 있다. 더미회로는 메인회로에 대체하여 사용될 수 있다. 이때에는 안티퓨즈 또는 퓨즈를 이용할 수 있으며, 또 다른 방법을 이용할 수도 있다.
도2를 도시된 반도체 장치도 더미회로와 메인회로를 모두 포함한다. 여기서 더미회로의 인버터(I3)는 접지전압(VSS)이 연결된다. 전술한 바와 같이, 더미회로은 메인회로의 일부분을 대체하여 사용될 수 있다.
도3은 도1에 도시된 반도체 장치의 불량에 대해 설명하고 있는 도면이다. 도3은 더미회로로 사용된 인버터(32)의 입력단에 전원전압(VDD)이 연결될 때에, 인버터(32)를 구성하는 모스 트랜지스터(T1,T2)의 게이트로 정전기 전류가 흘러 게이트가 파괴될 수 있는 것을 보여준다. 더미회로로 사용된 인버터(32)의 누선전류를 줄이기 위해 입력단에 전원전압(VDD)를 제공하고 있으나, 그로 인해 정전기 전류가 전달되는 경로가 생겨서, 정전기 특성이 나빠지는 것이다.
도4는 도2에 도시된 반도체 장치의 불량에 대해 설명하고 있는 도면이다. 도4는 더미회로로 사용된 인버터(42)의 입력단에 접지전압(VSS)이 연결될 때에, 인버터(42)를 구성하는 모스 트랜지스터(T3,T4)의 게이트로 정전기 전류가 흘러 게이트가 파괴될 수 있는 것을 보여준다.
이와 같이, 반도체 장치의 더미회로로 사용된 로직게이트에 대해 입력단을 플로팅할 경우 누설전류를 발생시킬 원인이 될 수 있으므로 이를 방지하기 위해서 입력단을 전원전압 또는 접지전압에 연결한다. 그러나, 이 경우 전원전압 또는 접지전압을 연결하는 경로로 예기치 못한 정전기 전류가 흐를 수 있다. 정전기 전류가 흐르게 되면, 더미회로을 구성하는 모스 트랜지스터의 게이트가 파괴될 수 있다.
본 발명은 도1 내지 도4에 도시된 문제를 해결하기 위해 제안된 것으로, 더미회로의 누설전류를 방지하면서도 정전기 전류에 대한 특성을 향상시킬 수 있는 반도체 장치를 제안한다.
도5는 본 발명의 실시예에 따른 반도체 장치를 나타내는 회로도이다.
도5를 참조하여 살펴보면, 본 실시예에 따른 반도체 장치는 더미회로로 사용되는 모스 트랜지스터(T5,T6)의 게이트와 접지전압(VSS)의 공급단 사이에 정전기 보호를 위한 회로(130)가 구비되는 것이 특징이다. 여기서 모스 트랜지스터(T5,T6)의 게이트는 정전기 보호를 위한 회로(130)에 의해 전원전압이 제공된다. 정전기 보호를 위한 회로(130)는 피모스 트랜지스터(T7)를 포함한다. 피모스 트랜지스터(T7)는 일측으로 전원전압(VDD)을 인가받고, 타측은 더미회로로 사용되는 모스 트랜지스터(T5,T6)의 게이트에 연결되며, 게이트는 접지전압(VSS)를 인가받는다. 따라서, 피모스 트랜지스터(T7)는 턴온상태를 유지하기 때문에, 모스 트랜지스터(T5,T6)의 게이트에 전원전압을 제공하게 된다.
이와 같이, 더미회로로 사용된 모스 트랜지스터(T5,T6)의 게이트단과 접지전압 공급단 사이에 모스 트랜지스터(T7)가 구비됨으로서, 접지전압 공급단으로 정전기 전류가 공급되더라도 모스 트랜지스터(T5,T6)의 게이트단은 정전기 전류에 효과적으로 보호될 수 있다.
따라서, 본 실시예에 따른 반도체 장치는 전원전압 공급단 또는 접지전압 공급단에 더미회로를 구성하는 모스 트랜지스터의 게이트가 연결됨으로서 발생하는 정전기 피해를 미연에 차단할 수 있다. 즉, 본 실시예에 따른 반도체 장치는 더미회로을 구성하는 모스 트랜지스터(T5,T6)의 게이트단에 플로팅 시키지 않음으로서 누설전류를 차단할 수 있으며, 또한 정전기 보호를 위한 회로(130)에 구비되는 피모스 트랜지스터(T7)로 인해 정전기 전류에 대해 더미회로를 보다 더 효과적으로 보호할 수 있다.
더미회로는 다수의 모스 트랜지스터를 구비하여, 배선의 연결을 통해 다양한 로직게이트나 캐패시터로도 활용가능하기 때문에, 이를 활용하면 반도체 장치를 구현하기 위한 레이아웃 측면에서 효과적이다. 본 발명에 의한 반도체 장치는 다수의 더미회로를 배치하더라도 그로 인한 누설전류를 발생시키지 않으면서도, 더미회로의 정전기 피해를 방지할 수 있기 때문에, 더미회로를 보다 신뢰성있고 다양하게 활용할 수 있다.
도6은 본 발명의 제2 실시예에 따른 반도체 장치를 나타내는 회로도이다.
도6에 도시된 바와 같이, 본 실시예에 따른 반도체 장치는 더미회로로 사용되는 두개의 모스 트랜지스터(T9,T10)의 게이트와 접지전압(VSS)의 공급단 사이에 정전기 보호를 위한 회로로서, 앤모스 트랜지스터(T8)를 구비하고 있다. 앤모스 트랜지스터(T8)는 일측으로 접지전압(VDD)을 인가받고, 타측은 더미회로로 사용되는 모스 트랜지스터(T9,T10)의 게이트에 연결되며, 게이트는 전원전압(VDD)을 인가받는다. 따라서, 앤모스 트랜지스터(T8)는 항상 턴온상태를 유지하기 때문에, 모스 트랜지스터(T9,T10)의 게이트로 접지전압(VSS)를 제공하게 된다.
본 실시예에 따른 반도체 장치는 정전기 보호를 위한 회로로서 도5와는 달리 앤모스 트랜지스터를 사용한 것이 특징이며, 전체적인 동작과 기능은 도5에 도시된 반도체 장치와 실질적으로 같다.
도7은 도5와 도6에 도시된 반도체 장치를 구현하기 위한 레이아웃을 일실시예를 나타내는 도면이다. 특히, 도7은 도5와 도6에 도시된 반도체 장치의 더미회로의 레이아웃을 나타낸 것이다.
도7을 참조하여 살펴보면, 위측에는 피모스 트랜지스터(pmos)가 배치되어 있고, 하단에는 앤모스 트랜지스터(nmos)가 배치되어 있다. 피모스 트랜지스터(pmos)를 구현하기 위해, 앤웰(newll)이 형성된 영역에 액티브(activep)와 게이트 패턴(gatep)과 콘택(contactp)과 배선(metalp)이 배치된다. 또한, 앤모스 트랜지스터(nmos)를 구현하기 위해, 액티브(active)와 게이트 패턴(gate)과 콘택(contact)과 배선(metal)이 배치된다. 하단과 상단에 배치된 배선(ntap,ptap)는 전원전압과 접지전압을 전달하기 위한 것이다.
도7에 도시된 더미회로는 인버터, 낸드게이트 노어게이트등 다양한 로직게이트로 사용될 수 있으며, 필캡(fillcap)으로 사용될 수 있다. 반도체 장치의 레이아웃시 더미회로를 다양한 영역에 배치시켜 놓고, 불량이 발생하게 되면, 배치된 더미회로를 가지고 필요한 로직을 쉽게 구현할 수 있는 것이다.
이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다. 그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (3)

  1. 삭제
  2. 삭제
  3. 예정된 동작을 수행하기 위한 다수의 메인회로;
    상기 메인회로에 구비된 로직게이트에 에러가 발생하였을 경우 대체하기 위해 구비된 더미회로;
    제1 구동전압 공급단을 통해 전달되는 정전기 전류가 상기 더미회로로 전달되는 것을 방지하기 위한 정전기 보호회로를 구비하며, 상기 더미회로는 인버터를 포함하고,
    상기 정전기 보호회로는
    상기 제1 구동전압 공급단에 게이트가 접속되어 턴온상태를 유지하며, 일측으로 제2 구동전압 공급단에 접속되며 타측은 상기 인버터의 입력단에 접속된 모스 트랜지스터를 포함하는 것을 특징으로 하는 반도체 장치.
KR1020100140424A 2010-12-31 2010-12-31 반도체 장치 KR101178859B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100140424A KR101178859B1 (ko) 2010-12-31 2010-12-31 반도체 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100140424A KR101178859B1 (ko) 2010-12-31 2010-12-31 반도체 장치

Publications (2)

Publication Number Publication Date
KR20120078199A KR20120078199A (ko) 2012-07-10
KR101178859B1 true KR101178859B1 (ko) 2012-08-31

Family

ID=46711582

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100140424A KR101178859B1 (ko) 2010-12-31 2010-12-31 반도체 장치

Country Status (1)

Country Link
KR (1) KR101178859B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160010166A (ko) 2014-07-18 2016-01-27 에스케이하이닉스 주식회사 집적회로

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008177491A (ja) 2007-01-22 2008-07-31 Renesas Technology Corp 半導体装置
JP2009187997A (ja) 2008-02-04 2009-08-20 Oki Semiconductor Co Ltd 半導体集積回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008177491A (ja) 2007-01-22 2008-07-31 Renesas Technology Corp 半導体装置
JP2009187997A (ja) 2008-02-04 2009-08-20 Oki Semiconductor Co Ltd 半導体集積回路

Also Published As

Publication number Publication date
KR20120078199A (ko) 2012-07-10

Similar Documents

Publication Publication Date Title
US7420789B2 (en) ESD protection system for multi-power domain circuitry
US20170117268A1 (en) Semiconductor integrated circuit device
US8189308B2 (en) Integrated circuit
KR100772097B1 (ko) 반도체 회로용 정전기 보호소자
JP2003518745A (ja) 除去可能なｅｓｄ保護を有する集積回路
US7417837B2 (en) ESD protection system for multi-power domain circuitry
KR101178859B1 (ko) 반도체 장치
US8384466B2 (en) Semiconductor device
US7911751B2 (en) Electrostatic discharge device with metal option ensuring a pin capacitance
KR20170132371A (ko) 정전기 방전 보호 회로를 구비한 반도체 집적 회로 장치
KR100523504B1 (ko) 반도체 집적 회로 장치, 실장 기판 장치 및 실장 기판장치의 배선 절단 방법
US20050224883A1 (en) Circuit design for increasing charge device model immunity
JP2009194369A (ja) 半導体装置
KR100861294B1 (ko) 반도체 회로용 정전기 보호소자
KR100438669B1 (ko) 정전기 특성이 향상된 반도체 장치
KR100624270B1 (ko) 플래시 메모리의 보호회로
KR100314647B1 (ko) 반도체소자의방전보호회로
KR100230409B1 (ko) 반도체 메모리의 정전기 방전 트랜지스터의 레이아웃 배치방법
KR100527570B1 (ko) 정전기방전 보호소자를 구비하는 반도체장치
KR100713923B1 (ko) 반도체회로용 정전기 보호소자
CN116072669A (zh) 半导体器件
KR100334863B1 (ko) 반도체장치
KR100292624B1 (ko) 정전기방전보호회로에서의게이트전극제조방법
KR20100085226A (ko) 이에쓰디 보호용 플로팅 몸체 지지엔모스
KR20050028100A (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150721

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160721

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170724

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee