JP2003518745A - 除去可能なｅｓｄ保護を有する集積回路 - Google Patents
除去可能なｅｓｄ保護を有する集積回路Info
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Abstract
(57)【要約】
【課題】 システムへの組み立て時にＥＳＤ保護回路を簡単な構造で容易に切り離せる集積回路を提供する。
【解決手段】 集積回路は、ＥＳＤの事象によるダメージからＩ／Ｏピンおよび／または動作回路を保護するために接続された静電放電（ＥＳＤ）保護回路を備える。ＥＳＤ保護回路は、このＩＣの（一つまたは複数の）外部プログラムピンに次々と接続されたヒューズに接続される。これらのヒューズは、ＩＣの内部の回路群のみならずＩ／Ｏピンでの容量負荷をも実質的に完全に除去するために、外部プログラムピンを介して開放できる。ＥＳＤ回路は、試験中や実装中、輸送中、システムへの搭載中におけるＥＳＤのダメージから保護し、引き続いて、外部のプログラムを介して、例えばシステムを介してＩＣに最初に電力を供給することにより、除去される。ヒューズが使用されるので、除外された回路に加わる容量負荷は、実質的にゼロであり、活性状態のスイッチング素子よりもはるかに小さい。ＥＳＤを除外するこの構造は、容量負荷の問題が特に重大である高周波ＲＦ回路に効果的である。
Description
【０００１】
本発明は、集積回路（ＩＣ）の分野に属し、特に集積回路内に静電放電（ＥＳ
Ｄ）保護回路を含めることにより引き起こされる問題を解決するものである。
Ｄ）保護回路を含めることにより引き起こされる問題を解決するものである。
【０００２】
集積回路は、より一般的には「静電気」として知られる静電放電（ＥＳＤ）を
受けると、ダメージを被りやすい。人間にとって、静電気の放電は「ショッキン
グ」な経験にはなり得るが、その影響は、通常束の間のものである。しかしなが
ら、ＩＣに及ぼす影響は、永久的なものになり得る。静電気の放電から生じるエ
ネルギーは、ＩＣ内の導電路を蒸発させるだけ充分に大きな場合があり、この結
果、ＩＣが完全に動作しなくなったり、予期できない態様で機能したり、または
ＩＣの寿命を縮める欠陥が形成されることになる。ＥＳＤの事象は、部品の寿命
内でいつでも発生し得るが、ダメージを引き起こすたいていの事象は、回路がウ
ェーハの形態で製造される時から、使用されるシステムに集積回路を接続する回
路板にその回路を物理的に搭載する時までの間で発生する。
受けると、ダメージを被りやすい。人間にとって、静電気の放電は「ショッキン
グ」な経験にはなり得るが、その影響は、通常束の間のものである。しかしなが
ら、ＩＣに及ぼす影響は、永久的なものになり得る。静電気の放電から生じるエ
ネルギーは、ＩＣ内の導電路を蒸発させるだけ充分に大きな場合があり、この結
果、ＩＣが完全に動作しなくなったり、予期できない態様で機能したり、または
ＩＣの寿命を縮める欠陥が形成されることになる。ＥＳＤの事象は、部品の寿命
内でいつでも発生し得るが、ダメージを引き起こすたいていの事象は、回路がウ
ェーハの形態で製造される時から、使用されるシステムに集積回路を接続する回
路板にその回路を物理的に搭載する時までの間で発生する。
【０００３】
ＩＣは、通常、回路の動作に過度の影響を及ぼすことなくＥＳＤの事象を吸収
するように設計された余分の装置構成を含めることにより、ＥＳＤのダメージか
ら保護される。これらの構成は、ヒューズやダイオードのように単純な場合もあ
れば、設置されたＮＭＯＳトランジスタやラッチバック（latchback）構成のバ
イポーラトランジスタのように複雑な場合もある。ハイパフォーマンスや高周波
の応用のためには、ＥＳＤ保護回路群の静電容量が回路のパフォーマンスの制約
要因となりかねない。
するように設計された余分の装置構成を含めることにより、ＥＳＤのダメージか
ら保護される。これらの構成は、ヒューズやダイオードのように単純な場合もあ
れば、設置されたＮＭＯＳトランジスタやラッチバック（latchback）構成のバ
イポーラトランジスタのように複雑な場合もある。ハイパフォーマンスや高周波
の応用のためには、ＥＳＤ保護回路群の静電容量が回路のパフォーマンスの制約
要因となりかねない。
【０００４】
（バーティン（Bertin）らによる）米国特許第５，７３１，９４５は、様々な
ＩＣウェーハが互いに接着されて単一の統一構造を形成するマルチチップの集積
構造を開示する。ウェーハの両側面の導体は、隣接するウェーハ上の回路を電気
的に接続する。バーティンは、接着された封止前の構造の個々のウェーハ内にお
ける冗長回路を切り離す方法を、容量負荷全体を低減する冗長のＥＳＤ保護を含
めて開示する。バーティンは、ある場合には、マルチウェーハの被接着ＩＣ構造
の全体にＥＳＤ保護を与えるために単一のＥＳＤ回路を回路内に接続すれば足り
ると指摘する。バーティンは、マルチウェーハ構造の実装に先立ってＥＳＤを特
注製造するために、ヒューズやアンチヒューズ、エッチング技術、集束されたイ
オンビームによる個別化（personalization）の利用を開示する。バーティンは
さらに、ＩＣが実装されシステムに搭載された後に、能動回路、例えばトランジ
スタパスゲートを利用してＥＳＤ保護をＩ／Ｏノードから切り離すことも開示す
る。
ＩＣウェーハが互いに接着されて単一の統一構造を形成するマルチチップの集積
構造を開示する。ウェーハの両側面の導体は、隣接するウェーハ上の回路を電気
的に接続する。バーティンは、接着された封止前の構造の個々のウェーハ内にお
ける冗長回路を切り離す方法を、容量負荷全体を低減する冗長のＥＳＤ保護を含
めて開示する。バーティンは、ある場合には、マルチウェーハの被接着ＩＣ構造
の全体にＥＳＤ保護を与えるために単一のＥＳＤ回路を回路内に接続すれば足り
ると指摘する。バーティンは、マルチウェーハ構造の実装に先立ってＥＳＤを特
注製造するために、ヒューズやアンチヒューズ、エッチング技術、集束されたイ
オンビームによる個別化（personalization）の利用を開示する。バーティンは
さらに、ＩＣが実装されシステムに搭載された後に、能動回路、例えばトランジ
スタパスゲートを利用してＥＳＤ保護をＩ／Ｏノードから切り離すことも開示す
る。
【０００５】
バーティンの構造の欠点は、ヒューズの溶解と選択的な配線によるＥＳＤ回路
の切り離しを、ウェーハを相互に接着した後ではあるが封止に先立って行う点に
ある。能動回路による制御という点からみたバーティンの構造の欠点は、スイッ
チングトランジスタを活性化させるために、内部の制御回路を追加することの困
難性にある。
の切り離しを、ウェーハを相互に接着した後ではあるが封止に先立って行う点に
ある。能動回路による制御という点からみたバーティンの構造の欠点は、スイッ
チングトランジスタを活性化させるために、内部の制御回路を追加することの困
難性にある。
【０００６】
また、スイッチングトランジスタは、たとえ容量の小さいものを選択しても、
Ｉ／Ｏノードにやはり負担をかける。さらに、ＥＳＤ選択トランジスタに選択信
号を供給する選択ノードを保護するために、ＥＳＤ回路およびこれに関連する負
荷がやはり設けられる。
Ｉ／Ｏノードにやはり負担をかける。さらに、ＥＳＤ選択トランジスタに選択信
号を供給する選択ノードを保護するために、ＥＳＤ回路およびこれに関連する負
荷がやはり設けられる。
【０００７】
概説すると、本発明の一側面によれば、集積回路は、第１および第２の低電源
線の間に接続された動作回路を備える。ＥＳＤ保護回路およびヒューズもまた、
上記電源線の間に直列に接続される。外部接続ピンは、上記第１の線に接続され
た第１の外部接続ピンと、上記第２の線に接続された第２の外部接続ピンと、上
記ヒューズと上記ＥＳＤ保護回路との間のノードに接続された第３の外部プログ
ラムピンとを含む。上記ヒューズは、上記第３のプログラムピンを適切な電位ポ
テンシャル源に接続することにより上記ＥＳＤ保護回路と上記電源線の一つとの
間に開放回路を形成するようにプログラム可能である。
線の間に接続された動作回路を備える。ＥＳＤ保護回路およびヒューズもまた、
上記電源線の間に直列に接続される。外部接続ピンは、上記第１の線に接続され
た第１の外部接続ピンと、上記第２の線に接続された第２の外部接続ピンと、上
記ヒューズと上記ＥＳＤ保護回路との間のノードに接続された第３の外部プログ
ラムピンとを含む。上記ヒューズは、上記第３のプログラムピンを適切な電位ポ
テンシャル源に接続することにより上記ＥＳＤ保護回路と上記電源線の一つとの
間に開放回路を形成するようにプログラム可能である。
【０００８】
上述した集積回路は、上記ＩＣの実装後はいつでも、単に適切な電位を上記外
部プログラムピンに印加して上記ヒューズを飛ばして開放回路を形成するだけで
、ＥＳＤ保護回路によって提供されるＥＳＤ保護を簡単に切り離すことができる
、という利点を有する。このように、完成されたウェーハをＩＣの製造場所で取
り扱い、実装し、上記ウェーハをＩＣパッケージ内に封止して外部接続ピンを設
ける場所まで搬送してから、最後に顧客まで搬送してこの顧客が完成されたＩＣ
をシステムに組み立てるために取り扱う間までの上記ＩＣの長い旅の間、上記Ｅ
ＳＤ保護を配置したままにすることができる。上記ＩＣをシステム内に組み立て
る所望の手順において、ＥＳＤのダメージの大きな脅威が弱まると、顧客は、Ｅ
ＳＤプログラムピンに単に適切な電位を印加するだけで上記ＥＳＤ保護を除去す
ることができる。
部プログラムピンに印加して上記ヒューズを飛ばして開放回路を形成するだけで
、ＥＳＤ保護回路によって提供されるＥＳＤ保護を簡単に切り離すことができる
、という利点を有する。このように、完成されたウェーハをＩＣの製造場所で取
り扱い、実装し、上記ウェーハをＩＣパッケージ内に封止して外部接続ピンを設
ける場所まで搬送してから、最後に顧客まで搬送してこの顧客が完成されたＩＣ
をシステムに組み立てるために取り扱う間までの上記ＩＣの長い旅の間、上記Ｅ
ＳＤ保護を配置したままにすることができる。上記ＩＣをシステム内に組み立て
る所望の手順において、ＥＳＤのダメージの大きな脅威が弱まると、顧客は、Ｅ
ＳＤプログラムピンに単に適切な電位を印加するだけで上記ＥＳＤ保護を除去す
ることができる。
【０００９】
有利なことに、上記システム内へ組み立てるとき、上記ヒューズが接続された
線とは反対の線に接続された接続ピンに上記プログラムピンを接続することによ
り、上記システム内に最初に電力が供給されたときに、上記ヒューズが簡単に飛
ばされる。
線とは反対の線に接続された接続ピンに上記プログラムピンを接続することによ
り、上記システム内に最初に電力が供給されたときに、上記ヒューズが簡単に飛
ばされる。
【００１０】
さらに、本技術は、ＩＣ内の非常に簡単な構造、即ち、余分な導線と最小数の
ヒューズしか必要としない。上記導線を短く保つことにより、上記ヒューズを開
放した後に上記Ｉ／Ｏのパッド／ピンまたは動作回路群に課される余分な容量性
負荷は、実質的にゼロである。この構造は、バーティンで開示されたパスゲート
のような能動スイッチを利用するよりもはるかに小さな容量を有する。バーティ
ンに開示されるように、不注意によって主たるＥＳＤ回路を能動素子が早期に切
り離してしまうことを防止するために、上記能動素子の制御ゲートに追加のＥＳ
Ｄ保護回路は、全く必要ない。
ヒューズしか必要としない。上記導線を短く保つことにより、上記ヒューズを開
放した後に上記Ｉ／Ｏのパッド／ピンまたは動作回路群に課される余分な容量性
負荷は、実質的にゼロである。この構造は、バーティンで開示されたパスゲート
のような能動スイッチを利用するよりもはるかに小さな容量を有する。バーティ
ンに開示されるように、不注意によって主たるＥＳＤ回路を能動素子が早期に切
り離してしまうことを防止するために、上記能動素子の制御ゲートに追加のＥＳ
Ｄ保護回路は、全く必要ない。
【００１１】
本発明の他の側面は、ＩＣのＩ／Ｏパス用のＥＳＤ保護およびその除去に関す
る。この態様において、上記ＩＣは、それぞれが各電源線に接続されたヒューズ
対と、これらのヒューズに直列に接続されたＥＳＤ保護回路対とを備える。Ｉ／
Ｏ接続ピンは、上記第１および第２のＥＳＤ保護回路の間に接続され、また、第
４の外部プログラムピンは、上記第２のヒューズに接続される。上記第１および
第２のヒューズは、上記第１および第２の電源線のそれぞれ一つに接続され、上
記第３および第４のプログラムピンのいずれかを適切な電位に接続することによ
り、各電源線と各ＥＳＤ保護回路との間に開放回路を形成するようにプログラム
可能であり、これにより、上記第１および第２のＥＳＤ保護回路によって上記Ｉ
／Ｏピンの負荷を取り除く。ＥＳＤ保護を有するさらに他のＩ／Ｏピンが、上記
第１および第２のヒューズの間に接続されたＥＳＤ保護回路を有し、これにより
、上記第１および第２のヒューズが開放されるときに全てのＥＳＤ保護回路が切
り離されることが好ましい。この結果、出力ピンに接続された全てのＥＳＤ回路
がわずか２つの余分なピンと２つのヒューズだけで除去される。
る。この態様において、上記ＩＣは、それぞれが各電源線に接続されたヒューズ
対と、これらのヒューズに直列に接続されたＥＳＤ保護回路対とを備える。Ｉ／
Ｏ接続ピンは、上記第１および第２のＥＳＤ保護回路の間に接続され、また、第
４の外部プログラムピンは、上記第２のヒューズに接続される。上記第１および
第２のヒューズは、上記第１および第２の電源線のそれぞれ一つに接続され、上
記第３および第４のプログラムピンのいずれかを適切な電位に接続することによ
り、各電源線と各ＥＳＤ保護回路との間に開放回路を形成するようにプログラム
可能であり、これにより、上記第１および第２のＥＳＤ保護回路によって上記Ｉ
／Ｏピンの負荷を取り除く。ＥＳＤ保護を有するさらに他のＩ／Ｏピンが、上記
第１および第２のヒューズの間に接続されたＥＳＤ保護回路を有し、これにより
、上記第１および第２のヒューズが開放されるときに全てのＥＳＤ保護回路が切
り離されることが好ましい。この結果、出力ピンに接続された全てのＥＳＤ回路
がわずか２つの余分なピンと２つのヒューズだけで除去される。
【００１２】
本発明の上述した目的および他の目的、特徴、並びに利点は、以下の詳細な説
明と図面を参照することにより、明らかになるであろう。
明と図面を参照することにより、明らかになるであろう。
【００１３】
図１は、本発明にかかるＥＳＤ切り離し技術を用いるＩＣ１００のブロック図
である。このＩＣは、第１の電源線１と第２の低電源線２とを備える。第２の低
電源線には、通常、線１よりも低い電位が与えられる。例えば、線１には電位Ｖ
ｃｃを与え、また、線２はグランド電位に接続すると良い。これらの線の間には
、動作回路１０が接続される。本実施形態において、動作回路１０は、電源クラ
ンプである。第１のＥＳＤ保護回路２０は、電源線の間に接続されて動作回路１
０を静電放電のダメージから保護する。ＥＳＤ保護回路２０は、第１の電源線に
接続される一端子２１と、ヒューズ４０の一端４１に接続される第２の端子２２
とを有する。ヒューズ４０の他端４２は、第２の線に接続される。ここで用いら
れているように、ヒューズは、第１の未だプログラムされていない状態では短絡
回路である素子であり、また、第２のプログラムされた状態では、その中を適切
な電流が通過することにより、不可逆的に開放回路に変換される素子である。Ｅ
ＳＤ接続パッド５３は、第２の線に接続されていないヒューズ端子４１に接続さ
れる。また、線１は、ＩＣ１００の第１の外部接続ピン７１（ＰＷＲ）に接続さ
れ、第２の線は、第２の外部接続ピン７２（ＧＮＤ）に接続され、さらに、ＥＳ
Ｄパッド５３は、第３の外部接続ピン７６（ＰＲ２）に接続される。
である。このＩＣは、第１の電源線１と第２の低電源線２とを備える。第２の低
電源線には、通常、線１よりも低い電位が与えられる。例えば、線１には電位Ｖ
ｃｃを与え、また、線２はグランド電位に接続すると良い。これらの線の間には
、動作回路１０が接続される。本実施形態において、動作回路１０は、電源クラ
ンプである。第１のＥＳＤ保護回路２０は、電源線の間に接続されて動作回路１
０を静電放電のダメージから保護する。ＥＳＤ保護回路２０は、第１の電源線に
接続される一端子２１と、ヒューズ４０の一端４１に接続される第２の端子２２
とを有する。ヒューズ４０の他端４２は、第２の線に接続される。ここで用いら
れているように、ヒューズは、第１の未だプログラムされていない状態では短絡
回路である素子であり、また、第２のプログラムされた状態では、その中を適切
な電流が通過することにより、不可逆的に開放回路に変換される素子である。Ｅ
ＳＤ接続パッド５３は、第２の線に接続されていないヒューズ端子４１に接続さ
れる。また、線１は、ＩＣ１００の第１の外部接続ピン７１（ＰＷＲ）に接続さ
れ、第２の線は、第２の外部接続ピン７２（ＧＮＤ）に接続され、さらに、ＥＳ
Ｄパッド５３は、第３の外部接続ピン７６（ＰＲ２）に接続される。
【００１４】
製造、検査、実装および搬送の間において、ヒューズ４０は、未だプログラム
されていない（導通）状態のままである。これにより、ヒューズが未だ導通して
いるので、動作回路１０は、ＥＳＤ保護回路２０によって保護される。通常、シ
ステム内への組み立てに先立って、ピン７６は、ピン７２に接続され、このピン
７２は、ヒューズの両端が同一の電位、即ち、単に浮遊状態のままであるように
、第２の線（一般的にはグランド）に接続される。通常、ピンを浮遊状態にして
おくことは、非常に小さな電流で飛ぶようにヒューズが設計されている場合、Ｅ
ＳＤ事象そのものでヒューズを飛ばせるような場合を除いて安全である。ＩＣが
用いられるシステムに搭載されると直ぐに、ＥＳＤ保護は、ヒューズ４０をプロ
グラムしてこれを非導通にすることにより、除去すると良い。ヒューズ４０を通
過して第２の電源線へ流れるだけの充分な電流を生成する電位を外部プログラム
ピン７６に印加することにより、ヒューズは簡単にプログラムされ、この結果、
ヒューズが「飛ぶ」。
されていない（導通）状態のままである。これにより、ヒューズが未だ導通して
いるので、動作回路１０は、ＥＳＤ保護回路２０によって保護される。通常、シ
ステム内への組み立てに先立って、ピン７６は、ピン７２に接続され、このピン
７２は、ヒューズの両端が同一の電位、即ち、単に浮遊状態のままであるように
、第２の線（一般的にはグランド）に接続される。通常、ピンを浮遊状態にして
おくことは、非常に小さな電流で飛ぶようにヒューズが設計されている場合、Ｅ
ＳＤ事象そのものでヒューズを飛ばせるような場合を除いて安全である。ＩＣが
用いられるシステムに搭載されると直ぐに、ＥＳＤ保護は、ヒューズ４０をプロ
グラムしてこれを非導通にすることにより、除去すると良い。ヒューズ４０を通
過して第２の電源線へ流れるだけの充分な電流を生成する電位を外部プログラム
ピン７６に印加することにより、ヒューズは簡単にプログラムされ、この結果、
ヒューズが「飛ぶ」。
【００１５】
通常、このためには、電源線１に接続される接続ピン７１にピン７６を接続す
る必要がある。この方法では、ＥＳＤ保護回路２０は、システムへの組み立て後
に最初に電力をＩＣに供給するときに除去される。これとは代替的に、接続ピン
７１による他の別個の電源からピン７６に電力を供給することができる。例えば
、システムの組み立てにおいてＥＳＤダメージの重大なリスクが消えた後に、ヒ
ューズ２０を飛ばすために、システムの製造のいくつかのポイントにおけるシス
テム内の電源以外の個別の電源を用いることができる。
る必要がある。この方法では、ＥＳＤ保護回路２０は、システムへの組み立て後
に最初に電力をＩＣに供給するときに除去される。これとは代替的に、接続ピン
７１による他の別個の電源からピン７６に電力を供給することができる。例えば
、システムの組み立てにおいてＥＳＤダメージの重大なリスクが消えた後に、ヒ
ューズ２０を飛ばすために、システムの製造のいくつかのポイントにおけるシス
テム内の電源以外の個別の電源を用いることができる。
【００１６】
図１は、さらに、特に傷つきやすい入力／出力ピン用のＥＳＤ保護の分離をも
示す。本実施形態において、入力信号を受け取り、または／かつ、ＩＣの回路内
で生成された出力信号を供給するために役立つ外部接続Ｉ／Ｏピン７４，７５（
Ｉ／Ｏ１，Ｉ／Ｏ２）にＩ／Ｏ接続ピン５１，５２が接続される。本実施形態で
は、Ｉ／Ｏ接続パッドは、ＲＦ回路６０、例えばＣＤＭＡの携帯受話器のトラン
シーバに接続される。電源線１，２の間で直列に、第１のヒューズ４０、第２の
ＥＳＤ保護回路２４、第２のＥＳＤ保護回路２６および第２のヒューズ４５が接
続される。第１および第２のヒューズの間にもまた、直列に、第３および第４の
ＥＳＤ保護回路２８，３０が接続される。Ｉ／Ｏ接続パッド５１がＥＳＤ保護回
路２４，２６の間のノードに接続され、また、Ｉ／Ｏ接続パッド５２がＥＳＤ保
護回路２８，３０の間のノードに接続される。
示す。本実施形態において、入力信号を受け取り、または／かつ、ＩＣの回路内
で生成された出力信号を供給するために役立つ外部接続Ｉ／Ｏピン７４，７５（
Ｉ／Ｏ１，Ｉ／Ｏ２）にＩ／Ｏ接続ピン５１，５２が接続される。本実施形態で
は、Ｉ／Ｏ接続パッドは、ＲＦ回路６０、例えばＣＤＭＡの携帯受話器のトラン
シーバに接続される。電源線１，２の間で直列に、第１のヒューズ４０、第２の
ＥＳＤ保護回路２４、第２のＥＳＤ保護回路２６および第２のヒューズ４５が接
続される。第１および第２のヒューズの間にもまた、直列に、第３および第４の
ＥＳＤ保護回路２８，３０が接続される。Ｉ／Ｏ接続パッド５１がＥＳＤ保護回
路２４，２６の間のノードに接続され、また、Ｉ／Ｏ接続パッド５２がＥＳＤ保
護回路２８，３０の間のノードに接続される。
【００１７】
動作回路１０にとって、ＥＳＤ事象は、２つの電源線の間で発生する。従って
、回路１０に並行な経路でこのＥＳＤ事象を放電することが好ましい。この経路
は、ＥＳＤ装置２０によって与えられる。しかしながら、Ｉ／Ｏピンについては
、回路６０を介してＩ／Ｏピン（７４，７５）並びに第１および第２の電源線１
，２の両方の間でＥＳＤ事象が発生することがあり、また、２つのＩ／Ｏピンの
間で発生することもある。このため、図１に示すように、ＥＳＤ回路（および、
従って各ヒューズ）は、Ｉ／Ｏピン並びに第１および第２の電源線１，２のそれ
ぞれの間で必要である。
、回路１０に並行な経路でこのＥＳＤ事象を放電することが好ましい。この経路
は、ＥＳＤ装置２０によって与えられる。しかしながら、Ｉ／Ｏピンについては
、回路６０を介してＩ／Ｏピン（７４，７５）並びに第１および第２の電源線１
，２の両方の間でＥＳＤ事象が発生することがあり、また、２つのＩ／Ｏピンの
間で発生することもある。このため、図１に示すように、ＥＳＤ回路（および、
従って各ヒューズ）は、Ｉ／Ｏピン並びに第１および第２の電源線１，２のそれ
ぞれの間で必要である。
【００１８】
ＥＳＤ回路２０に関してＥＳＤ装置２４，２６，２８，３０にとって、ヒュー
ズ４０，４５は、ＥＳＤのダメージの危険がある間、即ち、試験、実装および搬
送の間、未だプログラムされていない状態のままである。システム内に搭載した
後で、Ｉ／Ｏパッド５１，５２における不要な負荷の全てを除去することが望ま
しいとき、ヒューズ４０，４５は、開放回路を形成してＥＳＤ保護回路２４，２
６，２８，３０をこれらのＩ／Ｏピン７４，７５から電気的に切り離すようにプ
ログラムされる。これは、外部電源をプログラムピンに接続し、ヒューズ４０を
通過する電流を形成して開放回路を形成し、また、他の外部電源をプログラムピ
ン７３に接続してヒューズ４５で開放回路を形成することにより達成される。こ
のようにしてＥＳＤ保護回路が切り離され、Ｉ／Ｏピン５１，５２には非常に最
小の容量電荷がかかる。
ズ４０，４５は、ＥＳＤのダメージの危険がある間、即ち、試験、実装および搬
送の間、未だプログラムされていない状態のままである。システム内に搭載した
後で、Ｉ／Ｏパッド５１，５２における不要な負荷の全てを除去することが望ま
しいとき、ヒューズ４０，４５は、開放回路を形成してＥＳＤ保護回路２４，２
６，２８，３０をこれらのＩ／Ｏピン７４，７５から電気的に切り離すようにプ
ログラムされる。これは、外部電源をプログラムピンに接続し、ヒューズ４０を
通過する電流を形成して開放回路を形成し、また、他の外部電源をプログラムピ
ン７３に接続してヒューズ４５で開放回路を形成することにより達成される。こ
のようにしてＥＳＤ保護回路が切り離され、Ｉ／Ｏピン５１，５２には非常に最
小の容量電荷がかかる。
【００１９】
上述した切り離しの方策のいずれかまたは両方は、ＩＣ上に存在し得るという
ことに注目されたい。両方の方策が存在する図１において、上記２つのヒューズ
４０，４５だけを開放することにより、ＥＳＤ保護回路が全て切り離されること
に注目されたい。
ことに注目されたい。両方の方策が存在する図１において、上記２つのヒューズ
４０，４５だけを開放することにより、ＥＳＤ保護回路が全て切り離されること
に注目されたい。
【００２０】
一般的に、ＥＳＤ保護回路は、正常な回路機能においては開放回路として現れ
、ＥＳＤ事象にのみ放電路として動作しなければならない。図２は、ＥＳＤ保護
装置および／または電源クランプ１０として利用できるいくつかの回路素子を示
す。
、ＥＳＤ事象にのみ放電路として動作しなければならない。図２は、ＥＳＤ保護
装置および／または電源クランプ１０として利用できるいくつかの回路素子を示
す。
【００２１】
図２（ａ）は、接地されたゲート８２を有するＮＭＯＳトランジスタ８１を示す
。図２（ｂ）は、ドレインと同一の電位、本例ではＶｃｃで接続された非能動の
ＰＭＯＳトランジスタ８４である。図２（ｃ）は、図１のＥＳＤ保護装置の一種
として役立つダイオードである。図２（ｄ）は、ラッチバックのＮＰＮバイポー
ラトランジスタ８７であり、ベースからトランジスタ８７のエミッタに接続され
た抵抗８８を含む。
。図２（ｂ）は、ドレインと同一の電位、本例ではＶｃｃで接続された非能動の
ＰＭＯＳトランジスタ８４である。図２（ｃ）は、図１のＥＳＤ保護装置の一種
として役立つダイオードである。図２（ｄ）は、ラッチバックのＮＰＮバイポー
ラトランジスタ８７であり、ベースからトランジスタ８７のエミッタに接続され
た抵抗８８を含む。
【００２２】
図２（ｃ）のダイオードは、図２（ａ）のゲートが接地されたＮＭＯＳまたは
図２（ｄ）のラッチバックＮＰＮのいずれかを電源クランプ１０（およびＥＳＤ
装置２０とともに）として用いれば、図１におけるＥＳＤ保護素子２４，２６，
２８，３０として利用することができる。ダイオードは、カソードが上記第１の
電源線に結合されて接続される。ＥＳＤ装置２４，２６として動作するダイオー
ドは、以下の通りに機能する。ピン７２（グランド）に対してマイナスのＩ／Ｏ
ピン７４でＥＳＤ事象が発生すれば、ダイオード２４を通って放電する。ＥＳＤ
事象がグランドに対してプラスであれば、ダイオード２４を通り、クランプ１０
（またはＥＳＤ装置２０）を通って再びグランドへ放電する。ピン７４でのＥＳ
Ｄ事象がピン７１（Ｖｃｃ）に対してプラスであれば、フォワードバイアスのダ
イオード２６を通ってより高電位の電源線２６へ放電する。ピン７１に対してマ
イナスであれば、ＥＳＤ事象は、クランプ１０（またはＥＳＤ装置２０）とダイ
オード２４を通って放電する。Ｉ／Ｏピン７４，７５の間のＥＳＤ事象について
は、ピン７４がピン７５に対してプラスであれば、ダイオード２６、クランプ１
０、それからダイオード３０を通って放電する。ピン７４がピン７５に対してマ
イナスであれば、ＥＳＤは、これらの回路素子を反対方向に通って放電する。
図２（ｄ）のラッチバックＮＰＮのいずれかを電源クランプ１０（およびＥＳＤ
装置２０とともに）として用いれば、図１におけるＥＳＤ保護素子２４，２６，
２８，３０として利用することができる。ダイオードは、カソードが上記第１の
電源線に結合されて接続される。ＥＳＤ装置２４，２６として動作するダイオー
ドは、以下の通りに機能する。ピン７２（グランド）に対してマイナスのＩ／Ｏ
ピン７４でＥＳＤ事象が発生すれば、ダイオード２４を通って放電する。ＥＳＤ
事象がグランドに対してプラスであれば、ダイオード２４を通り、クランプ１０
（またはＥＳＤ装置２０）を通って再びグランドへ放電する。ピン７４でのＥＳ
Ｄ事象がピン７１（Ｖｃｃ）に対してプラスであれば、フォワードバイアスのダ
イオード２６を通ってより高電位の電源線２６へ放電する。ピン７１に対してマ
イナスであれば、ＥＳＤ事象は、クランプ１０（またはＥＳＤ装置２０）とダイ
オード２４を通って放電する。Ｉ／Ｏピン７４，７５の間のＥＳＤ事象について
は、ピン７４がピン７５に対してプラスであれば、ダイオード２６、クランプ１
０、それからダイオード３０を通って放電する。ピン７４がピン７５に対してマ
イナスであれば、ＥＳＤは、これらの回路素子を反対方向に通って放電する。
【００２３】
図２（ａ）のゲートが接地されたＮＭＯＳは、図２（ｃ）のダイオードまたは
図２（ｂ）の非能動ＰＭＯＳ素子と併せてＥＳＤ装置２６，２８のためにＥＳＤ
素子２４，３０用にしばしば用いられる。ゲートが接地されたＮＭＯＳは、既知
の「スナップモード」に進み、ＥＳＤ事象がピン７４からより低電位の電源線２
へ放電できるようになる。同様に、装置２６，２８に用いられる非能動ＰＭＯＳ
素子は、破壊されてＥＳＤ事象を搬送する。図２（ａ）のラッチバックＮＰＮバ
イポーラトランジスタは、通常、ＥＳＤ素子２６，２８用の図２（ｃ）のダイオ
ードとともに、しばしばＥＳＤ素子２４，３０用に用いられる。
図２（ｂ）の非能動ＰＭＯＳ素子と併せてＥＳＤ装置２６，２８のためにＥＳＤ
素子２４，３０用にしばしば用いられる。ゲートが接地されたＮＭＯＳは、既知
の「スナップモード」に進み、ＥＳＤ事象がピン７４からより低電位の電源線２
へ放電できるようになる。同様に、装置２６，２８に用いられる非能動ＰＭＯＳ
素子は、破壊されてＥＳＤ事象を搬送する。図２（ａ）のラッチバックＮＰＮバ
イポーラトランジスタは、通常、ＥＳＤ素子２６，２８用の図２（ｃ）のダイオ
ードとともに、しばしばＥＳＤ素子２４，３０用に用いられる。
【００２４】
図２の素子は、ＥＳＤ保護に用いることができる回路素子のいくつかを示す。
類似の態様で動作する他の素子も利用することができる。
類似の態様で動作する他の素子も利用することができる。
【００２５】
一般的に、技術によってＩＣをより小さくできるので、導電路がより細くなり
よりダメージを受けやすくなっているため、ＥＳＤ事象からＩＣを保護すること
がより困難である。このため、ＥＳＤ保護の方策は、より頑強なものでなければ
ならず、この結果、一般的に、装置（の領域）はより大きくなり容量負荷がより
大きくなる。現在本願発明者に知られているＥＳＤ保護技術は、１〜２ＧＨｚで
動作する回路に好適であるが、１０ＧＨｚを超えて、より具体的には３０〜４０
ＧＨｚの範囲での動作が望ましい次世代のＲＦ回路では、過剰に大きな容量負荷
が課せられるものと思われる。パスゲートのような能動素子で切り離すことは効
果的ではない。この種の素子は、ゲートからグランドへ供給される静電容量を形
成し、信号との間で容認しがたいリンクを形成するからである。これとは対照的
に、ヒューズ素子でＥＳＤ装置を切り離すと、ＥＳＤ装置とヒューズ自体との静
電結合が実質的に排除される。こうして本発明のように、完成した（実装された
）ＩＣの外部接続ピンを介してプログラムされるようにヒューズを構成すると、
ＩＣがシステムに搭載されるまでは（既知の装置内でパスゲートまたは他の能動
回路素子によって提供されるように）完全なＥＳＤ保護を維持する利点が保持さ
れ、この一方、このような能動回路素子の欠点（複雑さや容量負荷）は除去され
る。
よりダメージを受けやすくなっているため、ＥＳＤ事象からＩＣを保護すること
がより困難である。このため、ＥＳＤ保護の方策は、より頑強なものでなければ
ならず、この結果、一般的に、装置（の領域）はより大きくなり容量負荷がより
大きくなる。現在本願発明者に知られているＥＳＤ保護技術は、１〜２ＧＨｚで
動作する回路に好適であるが、１０ＧＨｚを超えて、より具体的には３０〜４０
ＧＨｚの範囲での動作が望ましい次世代のＲＦ回路では、過剰に大きな容量負荷
が課せられるものと思われる。パスゲートのような能動素子で切り離すことは効
果的ではない。この種の素子は、ゲートからグランドへ供給される静電容量を形
成し、信号との間で容認しがたいリンクを形成するからである。これとは対照的
に、ヒューズ素子でＥＳＤ装置を切り離すと、ＥＳＤ装置とヒューズ自体との静
電結合が実質的に排除される。こうして本発明のように、完成した（実装された
）ＩＣの外部接続ピンを介してプログラムされるようにヒューズを構成すると、
ＩＣがシステムに搭載されるまでは（既知の装置内でパスゲートまたは他の能動
回路素子によって提供されるように）完全なＥＳＤ保護を維持する利点が保持さ
れ、この一方、このような能動回路素子の欠点（複雑さや容量負荷）は除去され
る。
【００２６】
本発明を形成するためのプロセスや技術は、重要なものではなく、標準的なバ
イポーラやＣＭＯＳ、ＢｉＣＭＯＳプロセスのいずれをも用いることができる。
イポーラやＣＭＯＳ、ＢｉＣＭＯＳプロセスのいずれをも用いることができる。
【００２７】
本発明の好適な実施形態のいくつかを図示して説明してきたが、本発明の原理
と精神から逸脱することなくこれらの実施形態を変更できることは当業者に理解
されるであろう。本発明の範囲は、特許請求の範囲で規定される。
と精神から逸脱することなくこれらの実施形態を変更できることは当業者に理解
されるであろう。本発明の範囲は、特許請求の範囲で規定される。
【００２８】
本発明の多くの特徴および利点は、上述した詳細な説明から明らかであり、本
発明の真の精神と範囲に属するこのような特徴と利点の全ては、最初の特許請求
の範囲によりカバーすることを企図するものである。当業者にとっては、膨大な
修正や変形がいつでも想到されるであろうが、図示され説明された構成および動
作通りに本発明を制限することは望ましいことでなく、従って、好適な修正や均
等物は全て本発明の技術的範囲内で講じることができる。
発明の真の精神と範囲に属するこのような特徴と利点の全ては、最初の特許請求
の範囲によりカバーすることを企図するものである。当業者にとっては、膨大な
修正や変形がいつでも想到されるであろうが、図示され説明された構成および動
作通りに本発明を制限することは望ましいことでなく、従って、好適な修正や均
等物は全て本発明の技術的範囲内で講じることができる。
【００２９】
以上詳述したとおり、本発明によれば、ＩＣの実装後はいつでも、単に適切な
電位を外部プログラムピンに印加してヒューズの溶解させて開放回路を形成する
だけで、ＥＳＤ保護回路によるＥＳＤ保護を簡単に切り離すことができる。
電位を外部プログラムピンに印加してヒューズの溶解させて開放回路を形成する
だけで、ＥＳＤ保護回路によるＥＳＤ保護を簡単に切り離すことができる。
【図１】
本発明のいくつかの側面を説明するＩＣのブロック図である。
【図２ａ】
電源クランプおよび／またはＥＳＤ保護装置として利用できるいくつかの回路
素子を示す図である。
素子を示す図である。
【図２ｂ】
電源クランプおよび／またはＥＳＤ保護装置として利用できるいくつかの回路
素子を示す図である。
素子を示す図である。
【図２ｃ】
電源クランプおよび／またはＥＳＤ保護装置として利用できるいくつかの回路
素子を示す図である。
素子を示す図である。
【図２ｄ】
電源クランプおよび／またはＥＳＤ保護装置として利用できるいくつかの回路
素子を示す図である。
素子を示す図である。
１ 第１の電源線
２ 第２の低電源線
１０ 動作回路
２０ 第１のＥＳＤ保護回路
２４，２６ 第２のＥＳＤ保護回路
２８ 第３のＥＳＤ保護回路
３０ 第４のＥＳＤ保護回路
４０ 第１のヒューズ
４５ 第２のヒューズ
５１，５２ Ｉ／Ｏ接続ピン
５３ ＥＳＤ接続パッド
６０ ＲＦ回路
７１ 第１の外部接続ピン（ＰＷＲ）
７２ 第２の外部接続ピン（ＧＮＤ）
７４，７５ 外部接続Ｉ／Ｏピン（Ｉ／Ｏ１，Ｉ／Ｏ２）
７６ 第３の外部接続ピン（ＰＲ２）
１００ ＩＣ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ニール、モーリス
オランダ国5656、アーアー、アインドーフ
ェン、プロフ．ホルストラーン、６
Ｆターム(参考） 5F038 AV15 BH04 BH06 BH07 BH13
EZ20
5F048 AB06 AC01 CC08 CC10 CC15
Claims (11)
- 【請求項１】 第１の電源線と、第２の低電源線と、 前記電源線の間に接続された動作回路と、 前記第１の電源線と前記第２の電源線との間で直列に接続されたＥＳＤ保護回
路およびヒューズと、 前記第１の線に接続された第１の外部接続ピンと、 前記第２の線に接続された第２の外部接続ピンと、 前記ヒューズと前記ＥＳＤ保護回路との間のノードに接続された第３の外部プ
ログラムピンと、を備え、 前記プログラムピンを適切な電位ポテンシャル源に接続することにより、前記
ＥＳＤ保護回路と前記電源線の一つとの間で開放回路を形成するように前記ヒュ
ーズがプログラム可能である、集積回路。 - 【請求項２】 前記ヒューズは、前記第２の電源線と前記プログラムピンとの間に接続され、
前記プログラムピンを前記第１のピンに接続して前記ＩＣに電力を供給すること
によりプログラム可能に選択される請求項１に記載の集積回路。 - 【請求項３】 前記動作回路は電源クランプである請求項１に記載の集積回路。
- 【請求項４】 第２のヒューズと第２のＥＳＤ保護回路と、 前記第１および第２のＥＳＤ保護回路の間に接続された外部Ｉ／Ｏ接続ピンと
、 前記第２のヒューズに接続された第４の外部プログラムピンと、 をさらに備え、 前記第１および前記第２のＥＳＤ保護回路は、前記第１および第２のヒューズ
の間に直列に接続され、 前記第１および第２のヒューズは、前記第１および第２の電源線のそれぞれ一
つに接続され、前記第３および第４の接続ピンのいずれかを適切な電位に接続す
ることにより、各電源線と各ＥＳＤ保護回路との間に開放回路を形成するように
プログラム可能であり、これにより、前記第１および第２のＥＳＤ保護回路によ
る前記外部Ｉ／Ｏピンの負荷を取り除く、請求項１に記載の集積回路。 - 【請求項５】 複数の追加の外部接続ピンと、 複数の追加のＥＳＤ保護回路対と、をさらに備え、 各ＥＳＤ保護回路対は、前記第１および第２のヒューズの間に直列に接続され
、前記追加のＩ／Ｏ接続ピンのそれぞれは、前記第１および第２のヒューズの開
放直後に全てのＩ／Ｏ接続ピンが前記ＥＳＤ保護回路から絶縁されるように、前
記ＥＳＤ保護回路対のそれぞれの前記ＥＳＤ保護回路間に接続される請求項３に
記載の集積回路。 - 【請求項６】 前記動作回路は、前記Ｉ／Ｏ接続ピンに接続されたＲＦ回路を含み、このＲＦ
回路の少なくとも一つは、前記Ｉ／Ｏピンを越えてＲＦ信号を受信し送信する請
求項４に記載の集積回路。 - 【請求項７】 ＥＳＤ保護回路を有する集積回路へ回路素子を搭載することを制御する方法で
あって、 基板上に集積回路を形成する手順と、 前記基板上の第１および第２の電源線の間に直列に接続されたＥＳＤ保護回路
およびヒューズを設ける手順と、 前記集積回路を封止し、前記第１の電源線に接続された第１の外部接続ピンと
、前記第２の電源線に接続された第２の外部接続ピンと、前記ヒューズと前記Ｅ
ＳＤ保護回路との間のノードに接続された第３の外部プログラムピンと、を設け
る手順と、 前記プログラムピンを適切な電位源に接続して前記ＥＳＤ保護回路と前記電源
線の一つとの間のヒューズで開放回路を形成することにより、前記集積回路内の
回路素子の負荷を除去する手順と、 を備える方法。 - 【請求項８】 前記除去する手順は、前記集積回路をシステムに組み立てた後に実行する請求
項７に記載の方法。 - 【請求項９】 前記ヒューズは、前記第２の電源線と前記プログラムピンとの間に接続され、
前記プログラムピンを前記第１のピンに接続して前記第１および第２の外部接続
ピンに電力を供給することによりプログラム可能に選択される請求項７に記載の
方法。 - 【請求項１０】 第２のヒューズと第２のＥＳＤ保護回路とを設ける手順と、 前記第１および第２のＥＳＤ保護回路の間に接続されたＩ／Ｏ接続ピンを設け
る手順と、 前記第２のヒューズに接続された第４の外部プログラムピンを設ける手順と、 前記第３および第４の接続ピンのいずれかを適切な電位に接続することにより
、各電源線と各ＥＳＤ保護回路との間に開放回路を形成し、これにより、前記第
１および第２のＥＳＤ保護回路による前記外部Ｉ／Ｏピンの負荷を取り除く手順
と、 をさらに備え、 前記第１および第２のＥＳＤ保護回路は、前記第１および第２のヒューズの間
に直列に接続され、前記第１および第２のヒューズは、前記電源線のそれぞれ一
つに接続される請求項７に記載の方法。 - 【請求項１１】 複数の追加の外部接続ピンを設ける手順と、 前記第１および第２のヒューズの間に直列に接続された複数の追加のＥＳＤ保
護回路対と設ける手順と、 前記第１および第２のヒューズの開放直後に全てのＩ／Ｏ接続ピンが前記ＥＳ
Ｄ保護回路から絶縁されるように、接続回路対のそれぞれの前記ＥＳＤ保護回路
間に前記追加のＩ／Ｏ接続ピンをそれぞれ接続する手順と、 をさらに備える請求項９に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/469,874 | 1999-12-22 | ||
| US09/469,874 US6327125B1 (en) | 1999-12-22 | 1999-12-22 | Integrated circuit with removable ESD protection |
| PCT/EP2000/012380 WO2001047017A1 (en) | 1999-12-22 | 2000-12-08 | Integrated circuit with removable esd protection |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003518745A true JP2003518745A (ja) | 2003-06-10 |
Family
ID=23865383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001547653A Withdrawn JP2003518745A (ja) | 1999-12-22 | 2000-12-08 | 除去可能なｅｓｄ保護を有する集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6327125B1 (ja) |
| EP (1) | EP1171916A1 (ja) |
| JP (1) | JP2003518745A (ja) |
| KR (1) | KR20010102293A (ja) |
| WO (1) | WO2001047017A1 (ja) |
Cited By (1)
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