CN110534511B - 半导体装置和包括半导体装置的半导体封装件 - Google Patents

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Abstract

公开了一种半导体装置和包括半导体装置的半导体封装件。所述半导体装置包括：内部电路，在核区域中；第一保护电路，在核区域周围的外围区域中，其中，第一保护电路包括：第一保护部分、第二保护部分以及第一熔断器；以及第一焊盘，接收第一信号。第一焊盘经由第一熔断器电连接到第一保护部分，并且第一焊盘电连接到第二保护部分。内部电路通过第二保护部分电连接到第一焊盘。当具有等于或大于预定电压的大小的浪涌电压输入到第一焊盘时，第一保护部分和第二保护部分中的每个防止浪涌电压施加到内部电路。

Description

半导体装置和包括半导体装置的半导体封装件
于2018年5月24日提交到韩国知识产权局的标题为“半导体装置和包括半导体装置的半导体封装件”的第10-2018-0059015号韩国专利申请通过引用整体包含于此。
技术领域
实施例涉及一种半导体装置和包括半导体装置的半导体封装件。
背景技术
具有非常高的瞬时电压(instantaneous voltage)的电压可通过静电(staticelectricity)施加到半导体装置。在这样的情况下，当发生半导体装置中的MOS(金属氧化物半导体)晶体管装置的栅极绝缘层的破坏、结尖峰(junction spiking)等时，半导体装置可能受到微小地损坏或被完全破坏，这对半导体装置的可靠性有严重的影响。因此，已经致力于在半导体装置的开发阶段中预防这样的损坏。
发明内容
实施例指向一种半导体装置，所述半导体装置包括：内部电路，在核区域中；第一保护电路，在核区域周围的外围区域中，其中，第一保护电路包括第一保护部分、第二保护部分以及第一熔断器；以及第一焊盘，接收第一信号。第一焊盘经由第一熔断器电连接到第一保护部分，并且第一焊盘电连接到第二保护部分。内部电路通过第二保护部分电连接到第一焊盘。当具有等于或大于预定电压的大小的浪涌电压输入到第一焊盘时，第一保护部分和第二保护部分中的每个防止浪涌电压施加到内部电路。
实施例还指向一种半导体封装件，所述半导体封装件包括：第一半导体装置，包括：第一焊盘、第一保护部分、第二保护部分、第二焊盘和第一内部电路；电路板，第一半导体装置被安装在其上；第一输入/输出焊盘，在电路板上并电连接到第一焊盘；以及探测焊盘，在电路板上并电连接到第二焊盘，其中，第一焊盘接收第一信号；第一保护部分通过第一熔断器电连接到第一焊盘；第二保护部分连接到第一焊盘；第二焊盘电连接到第一保护电路；第一内部电路通过第一保护部分电连接到第一焊盘。当等于或大于预定电流的熔化电流在第一输入/输出焊盘与探测焊盘之间被输入时，第一熔断器被电绝缘。
实施例还涉及一种半导体装置，所述半导体装置包括：第一熔断器，连接到第一节点和第二节点；第一焊盘，电连接到第二节点和第三节点，并且第一信号从外部输入到第一焊盘；第一二极管，具有电连接到第一节点的阳极和电连接到被施加第一电压的第一电压线的阴极；第二二极管，具有电连接到第一节点的阴极和电连接被施加与第一电压不同的第二电压的第二电压线的阳极；第三二极管，具有电连接到第三节点的阳极和电连接到第一电压线的阴极；第四二极管，具有电连接到第三节点的阴极和电连接到第二电压线的阳极；熔断二极管，具有电连接到第一节点的阳极；以及第二焊盘，通过第一连接线电连接到熔断二极管的阴极。第一连接线的宽度大于第一熔断器的宽度。
附图说明
通过参照附图详细描述示例性实施例，特征对于本领域技术人员将变得清楚：
图1示出根据一些实施例的静电放电(ESD)保护电路的示图。
图2示出根据一些实施例的基底和包括静电放电保护电路的半导体图案的示例性示图。
图3示出根据一些实施例的当正浪涌电压(positive surge voltage)被施加到基底和半导体图案时由第一保护部分和第二保护部分中的每个形成的第一电流路径和第二电流路径的示例性示图。
图4示出根据一些实施例的当负浪涌电压被施加到基底和半导体图案时由第一保护部分和第二保护部分中的每个形成的第一电流路径和第二电流路径的示例性示图。
图5示出根据一些实施例的半导体装置的示例性示图。
图6示出用于解释根据一些实施例的半导体装置的内部配置的示例性示图。
图7示出用于示出根据一些实施例的半导体封装件的示例性示图。
图8示出用于解释根据一些实施例的半导体封装件的配置的示例性示图。
图9示出根据一些实施例的切断熔断器(fuse)的处理的阶段的示例性示图。
图10示出根据一些实施例的半导体封装件的示例性示图。
图11示出用于解释当浪涌电压被施加到根据一些实施例的半导体封装件时的电流路径的示例性示图。
图12示出用于解释根据一些实施例的制造半导体封装件的方法的示例性流程图。
图13示出用于解释根据一些其他实施例的切断熔断器的过程的示例性示图。
具体实施方式
图1示出根据实施例的静电放电(ESD)保护电路的示图。
根据实施例的静电放电保护电路100可包括保护电路110、内部电路120、信号结合焊盘(signal bonding pad)(SPAD)130以及NC(未连接)结合焊盘(NPAD)140。
在一些实施例中，根据特定的外部环境，具有等于或大于预定电压的绝对值的浪涌电压可输入到半导体装置(图5的510)或半导体封装件700。例如，浪涌电压可由静电生成。在一些实施例中，浪涌电压可由人体生成，或可由带电的对象等生成。当从外部输入浪涌电压时，通常的半导体装置会受到非常敏感地影响。当由浪涌电压生成的电流流入内部电路120时，流入电流可破坏形成在内部电路120中的绝缘层、通道等，从而破坏内部电路120自身。当浪涌电压输入到半导体装置(图5的510)或半导体封装件(图7的700)时，根据一些实施例的保护电路110可帮助防止对内部电路120的损坏。为了执行该功能，根据一些实施例的保护电路110可包括第一保护部分111、第二保护部分112以及熔断器113。
第一保护部分111可包括多个二极管。在一些实施例中，第一保护部分111可包括具有电连接到第一电压线(VDD)的阴极和电连接到第一节点N1的阳极的多个第一二极管D1。第一保护部分111还可包括具有电连接到第一节点N1的阴极和电连接到第二电压线VSS的阳极的多个第二二极管D2。第一电压线(VDD)是被施加第一电压的线。第二电压线VSS可以是被施加第二电压的线。在一些实施例中，第一电压可大于第二电压。第一保护部分111还可包括经由第一连接线114电连接到NC结合焊盘140的熔断二极管(fusing diode)AD。熔断二极管AD可具有连接到第一节点N1的阳极和经由第一连接线114连接到NC结合焊盘140的阴极。当浪涌电压输入到根据一些实施例的半导体装置(图5的510)或半导体封装件(图7的700)时，第一二极管D1和第二二极管D2可形成第一电流路径，以防止对内部电路120的损坏。以下将给出其具体的解释。
第二保护部分112可包括多个二极管。在一些实施例中，第二保护部分112可包括具有电连接到第一电压线(VDD)的阴极和电连接到第三节点N3的阳极的第三二极管D3。第二保护部分112还可包括具有电连接到第三节点N3的阴极和电连接到第二电压线VSS的阳极的第四二极管D4。虽然图1示出了包括在第三二极管D3中的两个二极管和包括在第四二极管D4中的两个二极管，但是在一些实施方式中，第三二极管D3可包括更少(例如，单个)或更多个二极管，第四二极管D4可包括更少(例如，单个)或更多个二极管。在一些实施例中描述的功能可以以各种方式来实现。当浪涌电压输入到根据一些实施例的半导体装置(图5的510)或半导体封装件(图7的700)时，第三二极管D3和第四二极管D4可形成第二电流路径，以防止对内部电路120的损坏。以下将给出其具体的解释。
在一些实施例中，包括在第一保护部分111中的二极管的数量可大于包括在第二保护部分112中的二极管的数量。通常，电流流过的二极管可产生热量。例如，当浪涌电压输入到根据一些实施例的半导体装置(图5的510)或半导体封装件(图7的700)时，从第一保护部分111产生的热量可大于第二保护部分112中产生的热量。
在一些实施例中，第一保护部分111和第二保护部分112被示出为仅由二极管构成。在一些实现中，第一保护部分111和第二保护部分112可以以用于防止由于浪涌电压导致的电流流入内部电路120的各种方式来实现。例如，第一保护部分111和第二保护部分112可使用各种电子元件，诸如，CMOS晶体管、NMOS晶体管、PMOS晶体管、电容器以及电阻器。
熔断器113可用于电连接第一保护部分111和信号结合焊盘130。熔断器113可连接到电连接到第一保护部分111的第一节点N1并连接到电连接到信号结合焊盘130的第二节点N2。
熔断器113可通过具有特定大小或更大的熔化电流(melting current)来电绝缘。例如，在熔化电流流过熔断器113时产生的热量可熔化熔断器113的金属成分，从而可以使熔断器113的两端电绝缘。在下文中，通过经由熔化电流物理地切断熔断器113使熔断器113的两端电绝缘的金属熔断器将被描述为示例。
内部电路120可经由第二保护部分112连接到信号结合焊盘130。例如，内部电路120可连接到第三节点N3。
信号结合焊盘130可从外部接收输入，或将输出提供给外部。在一些实施例中，从外部生成的浪涌电压可经由信号结合焊盘130来输入。
信号结合焊盘130可经由熔断器113电连接到第一保护部分111。此外，信号结合焊盘130可电连接到第二保护部分112。例如，信号结合焊盘130可连接到第二节点N2和第三节点N3。
NC结合焊盘140可经由第一连接线114电连接到第一保护部分111。第一连接线114可连接到NC结合焊盘140和第一保护部分111。例如，第一连接线114可连接到NC结合焊盘140和熔断二极管AD的阴极。NC结合焊盘140可以是半导体装置(图5的510)的未使用的球(ball)、引脚或焊盘。在一些实施例中，NC结合焊盘140可连接到半导体封装件(图7的700)中的NC焊盘(图7的NC)。以下将进行其详细的描述。
在一些实施例中，用于电连接NC结合焊盘140和第一保护部分111的第一连接线114的线宽可大于熔断器113的线宽。例如，即使使得熔断器113电绝缘的熔化电流流过第一连接线114，第一连接线114也可不被电绝缘。例如，第一连接线114的电阻可小于熔断器113的电阻。在熔化电流流过第一连接线114时产生的热量可小于在熔化电流流过熔断器113时产生的热量。
在一些实施例中，在第一保护部分111中，熔断二极管AD可被布置得最靠近熔断器113。可防止在使熔断器113电熔断(blow)时流入的电流传输到包括在半导体装置(图5的510)或半导体封装件(图7的700)中的其他构成元件而破坏其构成元件。例如，为了形成在使熔断器113电绝缘时形成的最短熔化电流路径，第一连接线114可连接到布置得最靠近熔断器113的熔断二极管AD的阴极。第一连接线114可不连接到第一二极管D1和第二二极管D2，并且可仅连接到熔断二极管AD。
图1示出一个内部电路120连接到一个信号结合焊盘130的配置。在一些实现中，如图5中所示，一个内部电路120可连接到多个信号结合焊盘。
图2示出根据一些实施例的基底和包括静电放电保护电路的半导体图案的示例性示图。
参照图2，基底(也可被称为电路板)210可包括半导体图案220和划道(scribelane)230。半导体图案220可包括上述静电放电保护电路(图1的100)。
可使用半导体图案220的制造工艺将半导体图案220形成在基底210上。基底210可以是硅基底或可包括其它材料，例如，硅锗、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓。
形成的半导体图案220可沿着划道230被切锯(saw)。随后，可通过每个切锯的半导体图案的封装工艺等来提供每个半导体装置(图5的510)。在将形成在基底210上的半导体图案220制成各个半导体装置(图5的510)的工艺中，存在浪涌电压可能被施加到基底210或半导体图案220内的风险。例如，在传送基底210或切锯的半导体图案220的工艺中，存在浪涌电压可能被施加到基底210或半导体图案220内的风险。当半导体图案220包括上述静电放电保护电路100时，由于浪涌电压导致的内部电路120的破坏可被阻止。将参照图3和图4来描述由包括在保护电路110中的第一保护部分111和第二保护部分112分别形成的第一电流路径P1和第二电流路径P2。
图3示出根据一些实施例的当正浪涌电压被施加到基底和半导体图案时由第一保护部分和第二保护部分分别形成的第一电流路径和第二电流路径的示例性示图。图4示出根据一些实施例的当负浪涌电压被施加到基底和半导体图案时由第一保护部分和第二保护部分分别形成的第一电流路径和第二电流路径的示例性示图。
参照图3，假设等于或大于预定值的正浪涌电压(+VE)被施加到信号结合焊盘130的情况。
参照图1和图3，如上所述，第一保护部分111可包括第一二极管D1和第二二极管D2。当正浪涌电压(+VE)未被施加到信号结合焊盘130时，第一二极管D1和第二二极管D2可具有反向偏置(reverse bias)。然而，当正浪涌电压(+VE)被施加到信号结合焊盘130时，第一二极管D1可被转换为正向偏置。此时，第二二极管D2可维持反向偏置。因此，当正浪涌电压(+VE)被施加到信号结合焊盘130时，经由第一二极管D1从信号结合焊盘130指向第一电压线(VDD)的第一电流路径P1可被形成。
第二保护部分112可包括第三二极管D3和第四二极管D4。如第一二极管D1和第二二极管D2的情况那样，当正浪涌电压(+VE)未被施加到信号结合焊盘130时，第三二极管D3和第四二极管D4可以是反向偏置。然而，当正浪涌电压(+VE)被施加到信号结合焊盘130时，第三二极管D3可被转换为正向偏置。第四二极管D4可维持反向偏置。因此，当正浪涌电压(+VE)被施加到信号结合焊盘130时，经由第三二极管D3从信号结合焊盘130指向第一电压线(VDD)的第二电流路径P2可被形成。
参照图4，将假设小于预定值的负浪涌电压(-VE)被施加到信号结合焊盘130的情况。
参照图1和图4，当负浪涌电压(-VE)未被施加到信号结合焊盘130时，第一二极管D1和第二二极管D2可具有反向偏置。然而，当负浪涌电压(-VE)被施加到信号结合焊盘130时，第二二极管D2可转换为正向偏置。此时，第一二极管D1可维持反向偏置。因此，当负浪涌电压(-VE)被施加到信号结合焊盘130时，经由第二二极管D2从信号结合焊盘130指向第二电压线VSS的第一电流路径P1可被形成。
第二保护部分112可包括第三二极管D3和第四二极管D4。如第一二极管D1和第二二极管D2的情况那样，当负浪涌电压(-VE)未被施加到信号结合焊盘130时，第三二极管D3和第四二极管D4可具有反向偏置。然而，当负浪涌电压(-VE)被施加到信号结合焊盘130时，第四二极管D4可被转换为正向偏置。此时，第三二极管D3可维持反向偏置。因此，当负浪涌电压(-VE)被施加到信号结合焊盘130时，经由第四二极管D4从信号结合焊盘130指向第二电压线VSS的第二电流路径P2可被形成。
例如，第一保护部分111和第二保护部分112可允许由浪涌电压(+VE，-VE)生成的电流分别通过第一电流路径P1和第二电流路径P2流向第一电压线(VDD)和第二电压线(VSS)。因此，传输至内部电路120的电流可非常小，并且对内部电路120的损坏可被第一保护部分111和第二保护部分112阻止。
在一些实施例中，当浪涌电压(+VE，-VE)被施加到信号结合焊盘130时，电流可流过第一二极管D1至第四二极管D4。当电流流过第一二极管D1至第四二极管D4时，可在第一二极管D1至第四二极管D4中的每个中产生热量。为了方便起见，在第一保护部分111中产生的总热量被定义为第一热量，在第二保护部分112中产生的总热量被定义为第二热量。
在一些实施例中，包括在第一保护部分111中的第一二极管D1和第二二极管D2的数量可大于包括在第二保护部分112中的第三二极管D3和第四二极管D4的数量。在这种情况下，第一热量可大于第二热量。通常，当热量长时间被施加到二极管时，二极管可熔化。因此，包括在第一二极管D1至第四二极管D4中的二极管的数量可按照根据被施加浪涌电压的时间的设计规范来设置。例如，第一保护部分111可以是在相对长的时间施加浪涌电压(+VE，-VE)时针对HBM(人体模型)准备的保护电路。在一些实施方式中，第一保护部分111可形成第一电流路径P1，即使在相对短的时间施加浪涌电压(+VE，-VE)时第一保护部分111也保护内部电路120。
图5示出根据一些实施例的半导体装置的示例性示图。为了便于解释，将简明地解释或将不再重复冗余的内容或与上述内容相似的内容。
参照图5，根据一些实施例的半导体装置510可包括核区域(CR)和外围区域(PR)。为了核区域(CR)与外围区域(PR)之间的清楚区分，图5示出两个区域彼此分离的配置。根据一些实施例的半导体装置510可包括第一信号结合焊盘130_1、第二信号结合焊盘130_2以及连接到第一信号结合焊盘130_1和第二信号结合焊盘130_2的第一保护电路(P_CKT)110_1、第二保护电路(P_CKT)110_2、第一NC结合焊盘140_1和第二NC结合焊盘140_2。在一些实施方式中，半导体装置510可包括一个或三个或者更多个信号结合焊盘、一个或三个或者更多个保护电路以及一个或三个或者更多个NC结合焊盘。在一些实施方式中，与图5中示出的配置不同，第一NC结合焊盘140_1和第二NC结合焊盘140_2可以是同一个NC结合焊盘。
如上所述，可通过沿着划道(图2的230)切锯半导体图案(图2的220)并执行封装工艺等，来形成根据一些实施例的半导体装置510。
在一些实施例中，内部电路120可位于半导体装置510的核区域(CR)中。第一信号结合焊盘130_1、第二信号结合焊盘130_2、第一保护电路110_1、第二保护电路110_2、第一NC结合焊盘140_1和第二NC结合焊盘140_2可被布置在半导体装置510的外围区域(PR)。将参照图6更详细地描述根据一些实施例的半导体装置510的内部结构。
图6示出用于解释根据一些实施例的半导体装置的内部配置的示例性示图。为了便于解释，将不再重复或将简明地解释与上述内容相同或相似的内容。
参照图5和图6，在一些实施例中，第一信号结合焊盘130_1可通过第一熔断器113_1电连接到第一保护部分111_1。第一信号结合焊盘130_1可通过第二保护部分112_1电连接到内部电路120。第一NC结合焊盘140_1可通过第一连接线114_1电连接到第一保护部分111_1。第一连接线114_1可连接到包括在第一保护部分111_1中的二极管中的布置得最靠近第一熔断器113_1的第一熔断二极管AD_1的阴极。
第二信号结合焊盘130_2可经由第二熔断器113_2电连接到第三保护部分111_2。第二信号结合焊盘130_2可经由第四保护部分112_2连接到内部电路120。第二NC结合焊盘140_2可通过第二连接线114_2连接到第三保护部分111_2。第二连接线114_2可连接到包括在第三保护部分111_2中的二极管中的布置得最靠近第二熔断器113_2的第二熔断二极管AD_2的阴极。
图6示出第一NC结合焊盘140_1和第二NC结合焊盘140_2彼此分离的配置。在一些实施方式中，第一NC结合焊盘140_1和第二NC结合焊盘140_2可以是同一个构成元件。
在一些实施例中，不同的信号可从第一信号结合焊盘130_1和第二信号结合焊盘130_2输入，或输出至第一信号结合焊盘130_1和第二信号结合焊盘130_2。例如，内部电路120的第一输入/输出可被提供给第一信号结合焊盘130_1，内部电路120的第二输入/输出可被提供给第二信号结合焊盘130_2。
如图6中所示，被提供不同的输入/输出的第一信号结合焊盘130_1和第二信号结合焊盘130_2可分别连接到不同的保护电路110_1和110_2。例如，第一保护电路110_1可连接到第一信号结合焊盘130_1。与第一保护电路110_1不同的第二保护电路110_2可连接到第二信号结合焊盘130_2。第一信号结合焊盘130_1和第二信号结合焊盘130_2可分别提供不同的内部电路120的输入/输出。
在一些实施例中，当浪涌电压被施加到第一信号结合焊盘130_1时，第一保护电路110_1可防止由浪涌电压生成的电流流入内部电路120。此外，当浪涌电压被施加到第二信号结合焊盘130_2时，第二保护电路110_2可防止由浪涌电压生成的电流流入内部电路120。因此，即使浪涌电压在特定情况下被生成并被施加到第一信号结合焊盘130_1和第二信号结合焊盘130_2时，根据一些实施例的半导体装置510也可保护内部电路120。这样的浪涌电压的示例可以是在传送半导体装置510时生成的浪涌电压或者是在将半导体装置510安装在封装件基底(图7的710)上时生成的浪涌电压。
图7示出根据一些实施例的半导体封装件的示例性示图。参照图7，根据一些实施例的半导体封装件700可包括第一半导体装置510_1、第二半导体装置510_2、第一输入/输出焊盘I/O_1、第二输入/输出焊盘I/O_2以及NC焊盘(NC)。第一半导体装置510_1和第二半导体装置510_2中的每个可包括上述静电放电保护电路(图1的100)。
在一些实施例中，第一半导体装置510_1和第二半导体装置510_2可被安装在封装件基底710上。图7示出第一半导体装置510_1和第二半导体装置510_2中的每个具有两个输入/输出的配置作为示例。此外，图7示出两个半导体装置510_1和510_2被安装在封装件基底710上的配置作为示例。为了详细的解释，对图8进行参照。
图8示出用于解释根据一些实施例的半导体封装件的配置的示例性示图。为了便于解释，将不再重复或将简明地解释重复的内容或相似的内容。
在一些实施例中，第一半导体装置510_1可包括第一保护电路110_1、第二保护电路110_2、第一内部电路120_1、第一信号结合焊盘130_1、第二信号结合焊盘130_2、第一NC结合焊盘140_1以及第二NC结合焊盘140_2。
第一保护电路110_1可包括第一保护部分111_1、第二保护部分112_1、以及第一熔断器113_1。此外，第二保护电路110_2可包括第三保护部分111_2、第四保护部分112_2以及第二熔断器113_2。
第一信号结合焊盘130_1可经由第一熔断器113_1电连接到第一保护部分111_1。第一信号结合焊盘130_1可经由第二保护部分112_1电连接到第一内部电路120_1。第一NC结合焊盘140_1可通过第一连接线114_1电连接到第一保护部分111_1。第一连接线114_1可连接到包括在第一保护部分111_1中的二极管中的布置得最靠近第一熔断器113_1的第一熔断二极管AD_1的阴极。例如，第一NC结合焊盘140_1可通过第一连接线114_1连接到第一熔断二极管AD_1的阴极。
第二信号结合焊盘130_2可经由第二熔断器113_2电连接到第三保护部分111_2。第二信号结合焊盘130_2可经由第四保护部分112_2电连接到第一内部电路120_1。第二NC结合焊盘140_2可通过第二连接线114_2电连接到第三保护部分111_2。第二连接线114_2可连接到包括在第三保护部分111_2中的二极管中的布置得最靠近第二熔断器113_2的第二熔断二极管AD_2的阴极。例如，第二NC结合焊盘140_2可通过第二连接线114_2连接到第二熔断二极管AD_2的阴极。
在一些实施例中，第二半导体装置510_2可包括第三保护电路110_3、第四保护电路110_4、第二内部电路120_2、第三信号结合焊盘130_3、第四信号结合焊盘130_4、第三NC结合焊盘140_3以及第四NC结合焊盘140_4。
第三保护电路110_3可包括第五保护部分111_3、第六保护部分112_3、以及第三熔断器113_3。第四保护电路110_4可包括第七保护部分111_4、第八保护部分112_4以及第四熔断器113_4。
第三信号结合焊盘130_3可经由第三熔断器113_3电连接到第五保护部分111_3。第三信号结合焊盘130_3可通过第六保护部分112_3电连接到第二内部电路120_2。第三NC结合焊盘140_3可通过第三连接线114_3电连接到第五保护部分111_3。第三连接线114_3可连接到包括在第五保护部分111_3中的二极管中的布置得最靠近第三熔断器113_3的第三熔断二极管AD_3的阴极。第三NC结合焊盘140_3可通过第三连接线114_3连接到第三熔断二极管AD_3的阴极。
第四信号结合焊盘130_4可经由第四熔断器113_4电连接到第七保护部分111_4。第四信号结合焊盘130_4可经由第八保护部分112_4电连接到第二内部电路120_2。第四NC结合焊盘140_4可通过第四连接线114_4电连接到第七保护部分111_4。第四连接线114_4可连接到包括在第七保护部分111_4中的二极管中的布置得最靠近第四熔断器113_4的第四熔断二极管AD_4的阴极。例如，第四NC结合焊盘140_4可通过第四连接线114_4连接到第四熔断二极管AD_4的阴极。
在一些实施例中，所有的第一NC结合焊盘140_1至第四NC结合焊盘140_4可电连接到NC焊盘(NC)。例如，NC焊盘(NC)可以是在此后用于在使第一熔断器113_1至第四熔断器113_4电绝缘时探测熔化电流的探测焊盘(probing pad)。
在一些实施例中，第一信号结合焊盘130_1和第三信号结合焊盘130_3可电连接到第一输入/输出焊盘I/O_1。第二信号结合焊盘130_2和第四信号结合焊盘130_4可电连接到第二输入/输出焊盘I/O_2。因此，第一保护部分111_1、第二保护部分112_1、第五保护部分111_3和第六保护部分112_3可全部连接到第一输入/输出焊盘I/O_1。此外，第三保护部分111_2、第四保护部分112_2、第七保护部分111_4和第八保护部分112_4可全部连接到第二输入/输出焊盘I/O_2。
在一些实施例中，当第一保护部分111_1、第二保护部分112_1、第五保护部分111_3和第六保护部分112_3连接到第一输入/输出焊盘I/O_1时，第一输入/输出焊盘I/O_1可具有高输入电容。当第三保护部分111_2、第四保护部分112_2、第七保护部分111_4和第八保护部分112_4电连接到第二输入/输出焊盘I/O_2时，第二输入/输出焊盘I/O_2可具有高输入/输出电容。当输入/输出电容高时，半导体封装件700的操作速度会变慢。为了解决该问题，半导体封装件700的第一熔断器113_1至第四熔断器113_4可被切断，以减小第一输入/输出焊盘I/O_1和第二输入/输出焊盘I/O_2的输入/输出电容。这将参照图9和图10进行详细描述。
图9示出根据一些实施例的切断熔断器的处理的示例性示图。图10示出根据一些实施例的半导体封装件的示例性示图。
参照图9和图10，为了切断第一熔断器113_1和第三熔断器113_3，电流源910可连接到第一输入/输出焊盘I/O_1和NC焊盘(NC)。电流源910可将等于或大于预定电流的熔化电流从第一输入/输出焊盘I/O_1提供给NC焊盘(NC)。熔化电流可从第一输入/输出焊盘I/O_1提供给第一信号结合焊盘130_1。熔化电流还可从第一输入/输出焊盘I/O_1提供给第三信号结合焊盘130_3。
提供给第一信号结合焊盘130_1的熔化电流可经由第一熔断器113_1、第一熔断二极管AD_1以及第一NC结合焊盘140_1提供给NC焊盘(NC)。此时，第一熔断器113_1可被提供给第一信号结合焊盘130_1的熔化电流切断。当第一NC结合焊盘140_1仅连接到第一熔断二极管AD_1的阴极时，可以防止熔化电流流向包括在半导体封装件700中的其他构成元件(诸如，第一电压线(VDD))。
类似地，提供给第三信号结合焊盘130_3的熔化电流可经由第三熔断器113_3、第三熔断二极管AD_3以及第三NC结合焊盘140_3提供给NC焊盘(NC)。第三熔断器113_3可被提供给第三信号结合焊盘130_3的熔化电流切断。当第三NC结合焊盘140_3仅连接到第三熔断二极管AD_3的阴极时，可以防止熔化电流流向包括在半导体封装件700中的其他构成元件(诸如，第一电压线(VDD))。
在一些实施例中，当将熔化电流提供给第一输入/输出焊盘I/O_1和NC焊盘(NC)时，第一熔断器113_1和第三熔断器113_3可同时被熔断。此时，当第一NC结合焊盘140_1和第三NC结合焊盘140_3分别仅连接到第一熔断二极管AD_1和第三熔断二极管AD_3时，可以防止熔化电流流过包括在半导体封装件700中的其他构成元件(诸如，第一电压线(VDD))。此外，当在第一保护部分111_1和第五保护部分111_3中，第一熔断二极管AD_1和第三熔断二极管AD_3分别被布置得最靠近第一熔断器113_1和第三熔断器113_3时，可以防止熔化电流流过包括在半导体封装件700中的其他构成元件(诸如，第一电压线(VDD))。
类似地，电流源910可连接到第二输入/输出焊盘I/O_2和NC焊盘(NC)，以便切断第二熔断器113_2和第四熔断器113_4。第二熔断器113_2和第四熔断器113_4可被提供给第二输入/输出焊盘I/O_2的熔化电流切断。
当第一熔断器113_1至第四熔断器113_4被切断时，第一信号结合焊盘130_1至第四信号结合焊盘130_4可分别仅电连接到第二保护部分112_1、第四保护部分112_2、第六保护部分112_3以及第八保护部分112_4。例如，当第一熔断器113_1和第三熔断器113_3被切断时，第二保护部分112_1和第六保护部分112_3可电连接到第一输入/输出焊盘I/O_1。此外，当第二熔断器113_2和第四熔断器113_4被切断时，第四保护部分112_2和第八保护部分112_4可电连接到第二输入/输出焊盘I/O_2。例如，当第一熔断器113_1至第四熔断器113_4被切断时，第一输入/输出焊盘I/O_1和第二输入/输出焊盘I/O_2的输入/输出电容可减小。当第一熔断器113_1和第三熔断器113_3被切断时，第一输入/输出焊盘I/O_1的输入/输出电容可减小。当第二熔断器113_2和第四熔断器113_4被切断时，第二输入/输出焊盘I/O_2的输入/输出电容可减小。将参照图11描述是否在第一熔断器113_1至第四熔断器113_4被切断时保护内部电路不受从外部生成的浪涌电压的影响。
图11示出用于解释当浪涌电压被施加到根据一些实施例的半导体封装件时的电流路径的示例性示图。图11示出正浪涌电压(+VE)被施加到第一输入/输出焊盘I/O_1的情况。
参照图11，当正浪涌电压(+VE)被施加到第一输入/输出焊盘I/O_1时，电流可通过第一信号结合焊盘130_1和第二保护部分112_1流向第一电压线(VDD)。此外，当正浪涌电压(+VE)被施加到第一输入/输出焊盘I/O_1时，电流可通过第三信号结合焊盘130_3和第六保护部分112_3流向第一电压线(VDD)。
例如，如上所述，第一信号结合焊盘130_1和第三信号结合焊盘130_3可电连接到第一输入/输出焊盘I/O_1。因此，分别连接到第一信号结合焊盘130_1和第三信号结合焊盘130_3的第二保护部分112_1和第六保护部分112_3也可电连接到第一输入/输出焊盘I/O_1。当浪涌电压被施加到第一输入/输出焊盘I/O_1时，可以使用第二保护部分112_1和第六保护部分112_3防止由浪涌电压生成的电流流入第一内部电路120_1和第二内部电路120_2。
根据一些实施例的半导体封装件700可具有相对小的输入/输出电容。因此，当第一熔断器113_1至第四熔断器113_4被切断时，半导体封装件700的操作速度可以是快速的。此外，即使第一熔断器113_1至第四熔断器113_4被切断，根据一些实施例的半导体封装件700也可防止第一内部电路120_1和第二内部电路120_2被从外部生成的浪涌电压破坏。根据一些实施例，可以提供保证可靠性和操作速度二者的半导体封装件700。
图12示出用于解释根据一些实施例的制造半导体封装件的方法的示例性流程图。
参照图1、图2、图5、图7和图12，半导体图案220可形成在基底210上(S1210)。半导体图案220可包括静电放电保护电路100。
可使用半导体图案220来制造半导体装置510(S1220)。例如，可分离沿着划道230形成在基底210上的半导体图案220，并且可使用封装工艺等来制造半导体装置510。包括在半导体图案220中的静电放电保护电路100可防止诸如可在例如传送基底210、分离半导体图案220等工艺中生成的浪涌电压破坏内部电路120。
半导体封装件700可被制造为包括多个半导体装置510(S1230)。例如，可通过将第一半导体装置510_1和第二半导体装置510_2安装在封装件基底710上来制造半导体封装件700。包括在半导体装置510中的静电放电保护电路100可防止浪涌电压破坏内部电路120。例如，第一保护部分111_1至第八保护部分112_4可防止诸如可在传送半导体装置510或将半导体装置510安装在基底710上的工艺中生成的浪涌电压破坏第一内部电路120_1和第二内部电路120_2。
在制造包括多个半导体装置510的半导体封装件700之后，电流可被施加到输入/输出焊盘和NC焊盘，以熔断包括在半导体封装件700中的熔断器(S1240)。例如，可通过例如将提供电流源910的探针连接到第一输入/输出焊盘I/O_1和NC焊盘(NC)来切断第一熔断器113_1和第三熔断器113_3。此外，可通过例如将提供电流源910的探针连接到第二输入/输出焊盘I/O_2和NC焊盘(NC)来切断第二熔断器113_2和第四熔断器113_4。在其中包括的熔断器被切断的半导体封装件700可防止浪涌电压破坏内部电路。因此，半导体封装件可以是高度可靠的，具有小的输入电容，并具有相对高的操作速度。
根据一些实施例，可以防止在半导体封装件700的制造过程期间由于浪涌电压导致的内部电路120的破坏。此外，可以通过在制造半导体封装件700之后切断熔断器113来提供具有保证的可靠性和性能的半导体封装件700。
图13示出用于解释根据一些其他实施例的切断熔断器的过程的示例性示图。
可通过以各种方式移除熔断器来提供根据一些实施例的半导体封装件700。参照图13，当第一熔断器113_1和第三熔断器113_3被移除时，反熔断器(anti-fuse)1310可被使用。反熔断器1310可被设置在熔化电流流过的路径之间。例如，反熔断器1310可根据来自外部的信号(ENABLE)，电连接熔化电流流过的路径，并可切断第一熔断器113_1和第三熔断器113_3。
实施例提供了包括静电放电保护电路的半导体装置和包括半导体装置的半导体封装件。
当ESD(静电放电)保护电路用在半导体装置中以防止由于静电放电(例如，ESD)导致的损坏时，保护电路的大小可增大，以便从根本上提高ESD保护特性。然而，当半导体装置中的ESD保护电路的大小增大时，输入/输出电容也增大，并且半导体装置的操作速度减小。例如，存在半导体装置的性能与可靠性之间的权衡关系。
实施例提供具有保证的可靠性的半导体装置。
实施例提供具有保证的可靠性和更好的性能的半导体封装件。
已经在此公开了示例实施例，虽然特定的术语被采用，但是它们被使用并将仅被一般性和描述性地解释，而不为了限制的目的。在某些情况下，对本领域的普通技术人员将清楚的是，除非另有具体地指示，否则自提交本申请起，结合特定实施例描述的特征、特性和/或元件可被单独使用，或与结合其它实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离所附权利要求中阐述的精神和范围的情况下，可在形式和细节上进行各种改变。

Claims (20)

1.一种半导体装置，包括：
内部电路，在核区域中；
第一保护电路，在核区域周围的外围区域中，其中，第一保护电路包括第一保护部分、第二保护部分以及第一熔断器；
第一焊盘，接收第一信号；
第二焊盘，通过第一连接线连接到包括在第一保护部分中的熔断二极管，并且经由熔断二极管与第一熔断器串联连接，
其中：
第一焊盘经由第一熔断器电连接到第一保护部分，并且第一焊盘电连接到第二保护部分，
内部电路通过第二保护部分电连接到第一焊盘，
当具有等于或大于预定电压的绝对值的浪涌电压输入到第一焊盘时，第一保护部分和第二保护部分中的每个防止浪涌电压施加到内部电路。
2.如权利要求1所述的半导体装置，其中：
第一保护部分还包括：
第一二极管，具有电连接到第一节点的阳极和电连接到被施加第一电压的第一电压线的阴极，
第二二极管，具有电连接到第一节点的阴极和电连接到被施加与第一电压不同的第二电压的第二电压线的阳极，
第二保护部分包括：
第三二极管，具有电连接到第三节点的阳极和电连接到第一电压线的阴极，
第四二极管，具有电连接到第三节点的阴极和电连接到第二电压线的阳极。
3.如权利要求2所述的半导体装置，其中：
第一熔断器电连接到第一节点和第二节点，第一焊盘电连接到第二节点和第三节点。
4.如权利要求3所述的半导体装置，其中，内部电路电连接到第三节点。
5.如权利要求2所述的半导体装置，其中：
第一保护部分包括多个第一二极管和多个第二二极管，
第二保护部分包括一个或多个第三二极管以及一个或多个第四二极管，
包括在第一保护部分中的所述多个第一二极管和所述多个第二二极管的数量大于包括在第二保护部分中的所述一个或多个第三二极管和所述一个或多个第四二极管的数量。
6.如权利要求5所述的半导体装置，其中：
熔断二极管具有电连接到第一节点的阳极，
第一连接线电连接到第二焊盘和熔断二极管的阴极。
7.如权利要求1所述的半导体装置，其中，
核区域与核区域周围的外围区域彼此分离。
8.如权利要求1所述的半导体装置，其中，第一连接线的宽度大于第一熔断器的宽度。
9.如权利要求1所述的半导体装置，还包括：
第二保护电路，在外围区域中并包括第三保护部分、第四保护部分以及第二熔断器；
第三焊盘，接收第二信号并与第一焊盘不同，
其中，第三焊盘经由第二熔断器电连接到第三保护部分，并且第三焊盘电连接到第四保护部分，
内部电路通过第四保护部分电连接到第三焊盘，
当浪涌电压输入到第三焊盘时，第三保护部分和第四保护部分分别形成第三电流路径和第四电流路径，其中，浪涌电压通过第三电流路径和第四电流路径放电，以防止浪涌电压施加到内部电路。
10.一种半导体封装件，包括：
第一半导体装置，包括：第一焊盘，接收第一信号；第一保护部分，通过第一熔断器电连接到第一焊盘；第二保护部分，连接到第一焊盘；第二焊盘，通过第一连接线电连接到包括在第一保护部分中的熔断二极管，并且经由熔断二极管与第一熔断器串联连接；第一内部电路，通过第二保护部分电连接到第一焊盘；
电路板，第一半导体装置被安装在电路板上；
第一输入/输出焊盘，在电路板上并电连接到第一焊盘；
探测焊盘，在电路板上并电连接到第二焊盘；
其中，当等于或大于预定电流的熔化电流在第一输入/输出焊盘与探测焊盘之间被输入时，第一熔断器被电绝缘。
11.如权利要求10所述的半导体封装件，还包括：
第二半导体装置，包括：第三焊盘，接收第一信号，其中，第三焊盘与第一焊盘不同；第三保护部分，通过第二熔断器电连接到第三焊盘；第四保护部分，连接到第三焊盘；第四焊盘，电连接到第三保护部分；第二内部电路，通过第四保护部分电连接到第三焊盘；
其中，第三焊盘电连接到第一输入/输出焊盘，第四焊盘电连接到探测焊盘，
当熔化电流在第一输入/输出焊盘与探测焊盘之间被输入时，第二熔断器被电绝缘。
12.如权利要求11所述的半导体封装件，其中，第一半导体装置还包括：第五焊盘，接收第三信号，其中，第五焊盘与第一焊盘和第三焊盘不同；第五保护部分，通过第三熔断器电连接到第五焊盘；第六保护部分，连接到第五焊盘；第六焊盘，电连接到第五保护部分，
第五焊盘电连接到与第一输入/输出焊盘不同的第二输入/输出焊盘，第六焊盘连接到探测焊盘，
当熔化电流在第二输入/输出焊盘与探测焊盘之间被输入时，第三熔断器被电绝缘。
13.如权利要求10所述的半导体封装件，其中，第一连接线的宽度大于第一熔断器的宽度。
14.如权利要求10所述的半导体封装件，其中：
第一保护部分还包括：多个第一二极管和多个第二二极管，其中，每个第一二极管具有电连接到第一节点的阳极和电连接到被施加第一电压的第一电压线的阴极，每个第二二极管具有电连接到第一节点的阴极和电连接到被施加与第一电压不同的第二电压的第二电压线的阳极，
第二保护部分包括：一个或多个第三二极管以及一个或多个第四二极管，其中，每个第三二极管具有电连接到第三节点的阳极和电连接到第一电压线的阴极，每个第四二极管具有电连接到第三节点的阴极和电连接到第二电压线的阳极，
所述多个第一二极管和所述多个第二二极管的数量大于第三二极管和第四二极管的数量。
15.如权利要求10所述的半导体封装件，其中：
熔断二极管具有电连接到第一节点的阳极，
第一连接线电连接到第二焊盘和熔断二极管的阴极。
16.一种半导体装置，包括：
第一熔断器，连接到第一节点和第二节点；
第一焊盘，电连接到第二节点和第三节点，并且第一信号从外部输入到第一焊盘；
第一二极管，具有电连接到第一节点的阳极和电连接到被施加第一电压的第一电压线的阴极；
第二二极管，具有电连接到第一节点的阴极和电连接被施加与第一电压不同的第二电压的第二电压线的阳极；
第三二极管，具有电连接到第三节点的阳极和电连接到第一电压线的阴极；
第四二极管，具有电连接到第三节点的阴极和电连接到第二电压线的阳极；
熔断二极管，具有电连接到第一节点的阳极；
第二焊盘，通过第一连接线电连接到熔断二极管的阴极，
其中，第一连接线的宽度大于第一熔断器的宽度。
17.如权利要求16所述的半导体装置，其中，当等于或高于预定正电压电平的第一浪涌电压被施加到第一焊盘时，第一电流路径被形成并且第二电流路径被形成，
其中，电流通过第一电流路径经由第一二极管从第一焊盘提供给第一电压线，
其中，电流通过第二电流路径经由第三二极管从第一焊盘提供给第一电压线。
18.如权利要求17所述的半导体装置，其中，通过第一电流路径在第一二极管中产生的第一热量大于通过第二电流路径在第三二极管中产生的第二热量。
19.如权利要求16所述的半导体装置，其中，当小于预定负电压电平的第二浪涌电压被施加到第一焊盘时，第一电流路径被形成并且第二电流路径被形成，
其中，电流通过第一电流路径经由第二二极管从第一焊盘提供给第二电压线，
其中，电流通过第二电流路径经由第四二极管从第一焊盘提供给第二电压线。
20.如权利要求19所述的半导体装置，其中，通过第一电流路径在第二二极管中产生的第一热量大于通过第二电流路径在第四二极管中产生的第二热量。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101950744A (zh) * 2004-07-02 2011-01-19 罗姆股份有限公司 半导体器件

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6141245A (en) * 1999-04-30 2000-10-31 International Business Machines Corporation Impedance control using fuses
US6327125B1 (en) 1999-12-22 2001-12-04 Philips Electronics North America Corporation Integrated circuit with removable ESD protection
US6329863B1 (en) * 2000-01-04 2001-12-11 Samsung Electronics Co., Ltd. Input circuit having a fuse therein and semiconductor device having the same
JP2001244338A (ja) * 2000-02-25 2001-09-07 Toshiba Corp 半導体集積回路装置、半導体集積回路実装基板装置および半導体集積回路装置の入力保護機能解除方法
US6528836B2 (en) * 2001-07-12 2003-03-04 Taiwan Semiconductor Manufacturing Co., Ltd Photomask ESD protection and an anti-ESD pod with such protection
US7183623B2 (en) 2001-10-02 2007-02-27 Agere Systems Inc. Trimmed integrated circuits with fuse circuits
JP3908669B2 (ja) * 2003-01-20 2007-04-25 株式会社東芝 静電気放電保護回路装置
US20040190208A1 (en) * 2003-03-26 2004-09-30 Maxim Levit Electrostatic discharge protection and methods thereof
US20050088794A1 (en) * 2003-10-23 2005-04-28 International Business Machines Corporation Removeable ESD for improving I/O pin bandwidth
US20050224883A1 (en) 2004-04-06 2005-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit design for increasing charge device model immunity
US7301229B2 (en) 2004-06-25 2007-11-27 Taiwan Semiconductor Manufacturing Company Electrostatic discharge (ESD) protection for integrated circuit packages
JP4800605B2 (ja) 2004-11-15 2011-10-26 Ｏｋｉセミコンダクタ株式会社 静電破壊保護回路
KR100689860B1 (ko) * 2005-09-15 2007-03-08 삼성전자주식회사 정전기 보호기능을 갖는 반도체장치
US7563694B2 (en) 2006-12-01 2009-07-21 Atmel Corporation Scribe based bond pads for integrated circuits
KR101320516B1 (ko) * 2007-07-20 2013-10-22 삼성전자주식회사 정전압 방전 보호 회로를 포함하는 반도체 소자 및 그 제조방법
JP5232444B2 (ja) * 2007-11-12 2013-07-10 ルネサスエレクトロニクス株式会社 半導体集積回路
CN101897095A (zh) 2007-12-11 2010-11-24 加利福尼亚微型装置公司 用于保护高速接口的阻抗补偿esd电路及使用其的方法
US8698139B2 (en) 2008-11-25 2014-04-15 Qualcomm Incorporated Die-to-die power consumption optimization
JP5752657B2 (ja) * 2012-09-10 2015-07-22 株式会社東芝 半導体装置
US9960227B2 (en) 2013-09-11 2018-05-01 Xilinx, Inc. Removal of electrostatic charges from interposer for die attachment
US9355971B1 (en) * 2015-06-23 2016-05-31 Alpha And Omega Semiconductor Incorporated EOS protection for integrated circuits
US10770452B2 (en) * 2015-12-30 2020-09-08 Skyworks Solutions, Inc. Apparatus and methods for electrical overstress protection
KR20170132371A (ko) * 2016-05-23 2017-12-04 에스케이하이닉스 주식회사 정전기 방전 보호 회로를 구비한 반도체 집적 회로 장치
US10263419B2 (en) * 2016-06-15 2019-04-16 Infineon Technologies Ag Transient voltage protection circuits, devices, and methods

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101950744A (zh) * 2004-07-02 2011-01-19 罗姆股份有限公司 半导体器件

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