KR101320516B1 - 정전압 방전 보호 회로를 포함하는 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 온 칩 형태의 정전압 방전(electrostatic discharge; ESD) 보호 회로를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다. 본 발명의 일실시예에 따른 반도체 소자는, 제 1 도전형 영역 및 제 1 도전형 영역과 접하여 접합 다이오드를 형성하는 제 2 도전형 영역을 포함하는 반도체 기판; 반도체 기판의 제 1 도전형 영역 상에 형성되어 쇼트키 다이오드를 형성하는 금속계 재료층을 포함하는 정전압 방전 보호 회로를 포함한다.
쇼트키 다이오드, ESD
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 온 칩(on chip) 형태의 정전압 방전(electrostatic discharge; ESD) 보호 회로를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
외부 포트에 연결된 집적 회로(IC))는 상기 외부 포트로 유입되는 정전압 방전에 의해 접합 불량, 콘택 손상, 절연 파괴 또는 퓨즈의 단락 또는 개방과 같은 회복 불능의 손상을 입을 수 있다. 상기 정전압 방전은 다양한 원인, 예를 들면, 사용자의 부적합한 취급, IC의 비이상적 동작 환경 및 인쇄 회로 기판과 같은 주변 환경 등으로부터 생성될 수 있다.
반도체 제조 공정 기술의 발전으로 인하여 IC의 집적도가 증가되고 있으며, 그에 따라, IC의 소자의 면적, 신호의 입/출력을 위한 패드, 선폭 또는 증착된 박막의 두께 등이 점차 작아지고 있다. 그 결과, IC의 허용 전류(tolerable current)도 점차 감소되어, IC는 ESD에 더욱 취약해지고 있는 추세이다.
상기 ESD로 인한 손상을 방지하기 위하여, 일반적으로 IC의 전원 단자(VDD)와 접지 단자(VSS) 사이 또는 입력 단자와 출력 단자 사이에 ESD 보호 회로를 삽입하기도 한다. 상기 ESD 보호 회로는 IC를 통하여 ESD 전류가 흐르지 못하게 하거나, ESD 전류를 바이패스(bypass)시킴으로써 상기 IC를 보호한다.
ESD 보호 회로로서, 제너 다이오드, 금속 산화물 바리스터(metal oxide varistor; MOV) 및 실리콘 제어 정류기(silicon controlled rectifiers; SCRs) 등을 응용한 회로들이 사용되고 있다. 그러나, 상술한 ESD 보호 회로의 예들은, IC의 집적화에 따른 상기 허용 전류의 감소에 충분히 대응하지 못하는 문제점이 있다. 예를 들면, 비교적 작은 ESD 서지(surge)가 발생한 경우, ESD 보호 회로가 턴온되지 않아 IC가 손상을 입는 경우가 있다. 또한, 이들 ESD 보호 회로는 그 턴온 속도가 신속하지 않아, ESD 보호 회로 자체가 파괴되는 문제점이 발생할 수 있다.
IC의 집적화와 함께, 고속의 데이터 이동 속도와 다양한 동작 전압 범위를 가지면서, 수시로 장착되거나 분리되는 컴퓨터 관련 장치, 예를 들면, 블루투스 등의 전자 통신 장치 또는 플래시 메모리와 같은 외부 메모리 장치의 사용량이 증가됨에 따라, 다양한 범위의 ESD 서지에 대응하면서도 빠른 턴온 속도를 갖는 ESD 보호 회로가 더욱 더 요구되고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 높은 전압 영역뿐만 아니라, 낮은 전압 영역의 ESD 서지에 의해서도 내부 회로를 보호하고, 고속으로 동작할 수 있는 온 칩 형태의 정전압 방전 보호 회로를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 높은 전압 영역뿐만 아니라, 낮은 전압 영역의 ESD 서지에 의해서도 내부 회로를 보호하고, 고속으로 동작할 수 있는 제조가 용이한 온 칩 형태의 정전압 방전 보호 회로를 제조하는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 정전압 방전 보호 회로를 포함하는 반도체 소자는, 제 1 도전형 영역 및 상기 제 1 도전형 영역과 접하여 접합 다이오드를 형성하는 제 2 도전형 영역을 포함하는 반도체 기판; 및 상기 반도체 기판의 상기 제 1 도전형 영역 상에 형성되어 쇼트키 다이오드를 형성하는 금속계 재료층을 포함하는 정전압 방전 보호 회로를 포함한다.
일부 실시예에서, 상기 제 1 도전형은 N 형이고, 상기 제 2 도전형은 P 형이다. 또한, 일부 실시예에서, 상기 제 2 도전형 영역은 상기 제 1 도전형 영역의 적어도 일부를 상기 반도체 기판의 깊이 방향으로 둘러싸아, 상기 쇼트키 다이오드의 가드 링 기능을 수행할 수 있다.
또한, 일부 실시예에서, 상기 반도체 기판은 상기 제 2 도전형 영역의 상부 에 고농도의 제 2 도전형 영역을 더 포함하는 정전압 방전 보호 회로를 포함할 수 있다. 이 경우, 상기 금속계 재료층은 상기 고농도의 제 2 도전형 영역의 적어도 일부 상으로 연장될 수 있다.
또한, 일부 실시예에서, 상기 금속계 재료층은 금속 또는 상기 금속의 실리콘화물로 형성될 수 있으며, 상기 금속은 몰리브데늄, 텅스텐, 코발트 및 니켈 중 어느 하나 또는 이들의 합금일 수 있다.
일부 실시예에서, 상기 제 1 도전형 영역 및 상기 제 2 도전형 영역의 불순물 농도는 상기 정전압 방전 보호 회로의 작동 범위를 고려하여 결정될 수 있다. 이 경우, 상기 접합 다이오드는 0.6 V 내지 0.8 V 범위의 순방향 전압에서 턴온되며, 상기 쇼트키 다이오드는 0.2 V 내지 0.4 V 범위의 순방향 전압에서 턴온되도록 설계될 수 있다.
상술한 본 발명의 실시예에 따른 반도체 소자에 따르면, 병렬 연결된 쇼트키 다이오드와 접합 다이오드로 이루어진 다이오드 쌍에 의해, 높은 전압 영역뿐만 아니라, 낮은 전압 영역의 ESD 서지에 의해서도 내부 회로를 보호하고, 고속으로 동작할 수 있는 온 칩 형태의 정전압 방전 보호 회로를 제공할 수 있다. 또한, 일부 실시예에서는, 상기 접합 다이오드를 형성하기 위한 불순물 영역이 쇼트키 다이오드의 가드 링 기능을 수행하여, 순방향 특성뿐만 아니라, 다이오드 쌍의 역방향 특성도 개선된 정전압 방전 보호 회로를 제공할 수 있다.
또한, 본 발명의 다른 기술적 과제를 해결하기 위한 본 발명의 실시예에 따른 반도체 소자의 제조 방법은, 제 1 도전형 영역을 포함하는 반도체 기판을 제공 하는 단계; 접합 다이오드를 형성하기 위하여, 상기 제 1 도전형 영역과 접하는 제 2 도전형 영역을 형성하는 단계; 및 쇼트키 다이오드를 형성하기 위하여, 상기 제 1 도전형 영역 상에 금속계 재료층을 형성하는 단계를 포함한다.
일부 실시예에서, 상기 제 1 도전형은 N 형이고, 상기 제 2 도전형은 P 형일 수 있다. 또한, 상기 제 2 도전형 영역을 형성하는 단계 이후에, 상기 제 2 도전형 영역의 상부에 고농도의 제 2 도전형 영역을 형성하는 단계를 더 수행할 수도 있다. 이 경우, 상기 금속계 재료층은 상기 반도체 기판의 상기 고농도의 제 2 도전형 영역의 적어도 일부 상으로 연장되도록 형성될 수 있다.
일부 실시예에서, 상기 금속계 재료층은 금속 또는 상기 금속의 실리콘화물로 형성될 수 있으며, 상기 금속은 몰리브데늄, 텅스텐, 코발트, 니켈 및 이들의 합금 중 어느 하나일 수 있다.
상술한 본 발명의 실시예에 따른 반도체 소자의 제조 방법은, 쇼트키 다이오드와 접합 다이오드로 이루어진 다이오드 쌍으로 이루어진 정전압 방전 보호 회로를 온 칩 형태로 구현할 수 있는 정전압 방전 보호 회로의 제조 방법을 제공할 수 있다.
본 발명의 실시예에 따른 정전압 방전 보호 회로를 포함하는 반도체 소자는, 병렬 연결된 쇼트키 다이오드와 접합 다이오드로 이루어진 다이오드 쌍에 의해, 높은 전압 영역뿐만 아니라, 낮은 전압 영역의 ESD 서지에 의해서도 내부 회로를 보호하고, 고속으로 동작할 수 있는 온 칩 형태의 정전압 방전 보호 회로를 제공할 수 있다. 또한, 일부 실시예에서는, 상기 접합 다이오드를 형성하기 위한 불순물 영역이 쇼트키 다이오드의 가드 링 기능을 수행하여, 순방향 특성뿐만 아니라, 다이오드 쌍의 역방향 특성도 개선된 정전압 방전 보호 회로를 제공할 수 있다.
또한, 본 발명의 다른 실시예에 따른 정전압 방전 보호 회로를 포함하는 반도체 소자의 제조 방법은, 쇼트키 다이오드와 접합 다이오드로 이루어진 다이오드 쌍으로 이루어진 정전압 방전 보호 회로를 온 칩 형태로 구현할 수 있는 정전압 방전 보호 회로의 제조 방법을 제공할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 일 실시예에 관한 정전압 방전 보호 회로(100)를 나타내는 개념도이다.
도 1을 참조하면, 내부 회로(10)는 외부 회로(미도시)와 신호 전달을 위한 입/출력 신호 단자(25)와 연결된 신호 라인(20)과 내부 회로(10)에 전원 공급을 위한 제 1 전원 라인(30) 및 제 2 전원 라인(40)에 전기적으로 연결된다. 제 1 전원 라인(30)과 제 2 전원 라인(40)은 전원 전압과 접지에 각각 전기적으로 연결될 수 있다. 정전압 방전 보호 회로(100)는 제 1 쇼트키 다이오드(schottky barrier diode; 51)와 제 1 접합 다이오드(junction diode; 52)가 병렬로 연결된 제 1 다이오드 쌍(50) 및 제 2 쇼트키 다이오드(61)와 제 2 접합 다이오드(62)가 병렬로 연결된 제 2 다이오드 쌍(60)을 포함할 수 있다.
일부 실시예에서는, 도 1에 도시된 바와 같이, 제 1 다이오드 쌍(50)의 캐소드가 제 1 전원 라인(30)에 전기적으로 연결되며, 제 1 다이오드 쌍(50)의 애노드가 신호 라인(20)에 전기적으로 연결될 수 있다. 제 2 다이오드 쌍(60)의 캐소드는 신호 라인(20)에 전기적으로 연결되고, 제 2 다이오드 쌍(60)의 애노드는 제 2 전원 라인(40)에 전기적으로 연결될 수 있다.
입/출력 신호 단자(25)에, 예를 들면, 양의 ESD 서지(surge)가 발생한 경우, 입/출력 신호 단자(25)의 전위가 증가되며, 그에 따라 입/출력 신호 단자(25)와 제 1 전원 라인(30) 사이에 연결된 제 1 다이오드 쌍(50)이 순방향 동작되어, 상기 양의 ESD 서지는 제 1 전원 라인(30)으로 방전될 수 있다. 그 결과, 내부 회로(10)는 상기 양의 ESD 서지로부터 보호될 수 있다.
이와 반대로, 입/출력 신호 단자(25)에 음의 ESD 서지가 발생하면, 입/출력 신호 단자(25)의 전위가 감소되고, 그에 따라 입/출력 신호 단자(25)와 제 2 전원 라인(40) 사이에 연결된 제 2 다이오드 쌍(60)이 순방향 동작되어, 상기 음의 ESD 서지가 제 2 전원 라인(40)으로 방전될 수 있다. 그 결과, 내부 회로(10)는 상기 음의 ESD 서지로부터 보호될 수 있다. 이하에서는, 본 발명의 실시예에 따른 다이오드 쌍을 갖는 정전압 보호 회로를 온 칩 형태로 구현한 반도체 소자에 관하여 설명하기로 한다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 온 칩 형태의 정전압 보호 회로를 갖는 반도체 소자(1000A 및 1000B)를 도시하는 단면도이다.
도 2a 및 도 2b를 참조하면, 반도체 소자(1000A, 1000B)는 반도체 기판(200)의 제 1 도전형 영역(210), 제 1 도전형 영역(210)과 접하는 제 2 도전형 영역(220) 및 제 1 도전형 영역(210) 상에 형성된 금속계 재료층(230)을 포함한다. 제 1 도전형 영역(210)과 제 2 도전형 영역(220)은 접합 다이오드(52, 62)를 제공하고, 반도체 기판(200)의 제 1 도전형 영역(210)과 금속계 재료층(230)은 서로 접하여 쇼트키 다이오드(51, 61)를 제공한다. 이들 접합 다이오드(52, 62)와 쇼트키 다이오드(51, 61)는 서로 병렬 연결되어, 도 1에 도시된 다이오드 쌍(50, 60)을 제공할 수 있다.
일부 실시예에서, 반도체 기판(200)이 실리콘 기판인 경우, 금속계 재료층(230)은 예를 들면, 몰리브데늄, 텅스텐, 코발트, 니켈 및 이들의 합금 등의 금속 또는 예를 들면, 상술한 금속들의 실리콘화물로 형성될 수 있다. 상기 금속 실 리콘화물은 쇼트키 다이오드(51, 61)에 대하여 우수한 누설 전류 특성을 제공할 수 있다. 또한, 금속과 상기 금속의 실리콘화물은 서로 일함수가 상이하므로, 금속 또는 이의 실리콘화물 재료를 적절히 선택하여 금속계 재료층(230)을 형성함으로써, 금속계 재료층-N 형 반도체 영역 또는 금속계 재료층-P 형 반도체 영역으로 이루어진 쇼트키 다이오드를 각각 제공할 수 있다.
제 1 도전형 영역(210)과 제 2 도전형 영역(220)의 각 불순물 농도는 정전압 방전 보호 회로의 작동 범위를 고려하여 결정될 수 있다. 예를 들면, 쇼트키 다이오드(51, 61)는 0.2 V 내지 0.4 V 범위의 순방향 전압에서 턴온되고, 접합 다이오드(52, 62)는 0.6 V 내지 0.8 V 범위의 순방향 전압에서 턴온될 수 있도록 제 1 도전형 영역(210) 및 제 2 도전형 영역(220)의 불순물 농도가 결정된다.
본 발명의 일부 실시예에서는, 도 2a 및 도 2b에 도시된 바와 같이, 제 2 도전형 영역(220)이, 제 1 도전형 영역(210)의 적어도 일부를 반도체 기판(200)의 깊이 방향으로 둘러싸아, 쇼트키 다이오드(51, 61)의 역방향 전류 특성을 향상시키는 가드 링 기능을 수행할 수 있다. 예를 들면, 제 2 도전형 영역(220)은 쇼트키 다이오드(51, 61)의 애노드 또는 캐소드와 소자분리막(300) 사이에 배치되어, 제 1 도전형 영역(210)의 일부를 둘러쌀 수 있다. 그 결과, 본 발명의 실시예에 따르면, 제 2 도전형 영역(220)이 쇼트키 다이오드(51, 61)의 가드 링 기능을 수행하면서 동시에 접합 다이오드(52, 62)를 제공할 수 있다. 이 경우, 제 2 도전형(220)의 폭과 형상은 쇼트키 다이오드(51, 61) 및 접합 다이오드(52, 62)의 특성을 모두 고려하여 설계된다.
본 발명의 일부 실시예에서는, 제 2 도전형 영역(220)의 상부에 고농도의 제 2 도전형 영역(240)을 형성하여 오믹 콘택을 위한 불순물 층을 제공할 수 있다. 또한, 금속계 재료층(230)을 고농도의 제 2 도전형 영역(240)의 적어도 일부 상으로 연장되도록 형성하여, 금속계 재료층(230)이 쇼트키 다이오드(51, 61)에 대해서는 쇼트키 장벽 접합을, 접합 다이오드(52, 62)에 대해서는 오믹 접합을 동시에 제공할 수 있다.
또한, 일부 실시예에서는, 제 1 도전형 영역(210)에 바이어스를 인가하기 위하여, 고농도의 제 1 도전형 영역(250)을, 예를 들면, 제 1 도전형 영역(210)의 상부 표면에 형성할 수 있다. 이 경우, 다이오드 쌍(50, 60)의 애노드와 캐소드는 소자분리막(300)에 의해 공간적으로 분리되도록 형성될 수 있다.
상술한 실시예들에서, 각 도전형 영역(210, 220, 240, 250)의 도전형을 적절히 선택함으로써, 다이오드 쌍의 애노드와 캐소드 배치를 다르게 설정할 수 있다. 예를 들면, 도 2a에 도시된 바와 같이, 제 1 도전형이 N 형이고, 제 2 도전형이 P 형이면, 반도체 기판(200)의 저면 쪽으로 캐소드를 갖고, 반도체 기판(200)의 상면 쪽으로는 애노드를 갖는 다이오드 쌍(50)을 제공할 수 있다. 이와 반대로, 도 2b에 도시된 바와 같이, 제 1 도전형이 P 형이고, 제 2 도전형이 N 형이면, 반도체 기판(200)의 저면 쪽으로 애노드를 갖고, 반도체 기판(200)의 상면 쪽으로 캐소드를 갖는 다이오드 쌍(60)이 제공될 수도 있다.
도 2a 및 도 2b를 계속 참조하여, 본 발명의 실시예에 따른 다이오드 쌍의 제조 방법을 설명한다. 먼저, 제 1 도전형 영역(210)을 포함하는 반도체 기 판(200)에 소자분리막(300), 예를 들면 얕은 트렌치 절연막(shallow trench insulator; STI)을 형성하여 활성 영역을 한정한다. 제 1 도전형 영역(210)은 웰 형태를 갖거나, 제 1 도전형을 갖는 반도체 기판(200)을 사용함으로써 제공될 수 있다.
이후, 당해 기술 분야에서 잘 알려진 바와 같이, 이온 주입 또는 불순물 확산 공정 등에 의해, 제 1 도전형 영역(210) 내에 제 2 도전형 영역(220)을 형성하여 접합 다이오드(52, 62)를 형성한다. 이후, 당해 기술 분야에서 잘 알려진 바와 같이, 유기 금속 화합물과 SiH4 가스 등을 이용한 화학기상증착법 또는 스퍼터링과 같은 물리기상증착법 등에 의해 반도체 기판(200)의 제 1 도전형 영역(210) 상에 금속계 재료층(230)을 증착하여, 쇼트키 다이오드(51, 61)를 형성할 수 있다.
본 발명의 일부 실시예에서는, 금속계 재료층(30)을 형성하기 이전에, 제 2 도전형 영역(220)의 상부에 고농도의 제 2 도전형 영역(240)을 형성하여 오믹 콘택을 위한 불순물 층을 제공할 수 있다. 제 2 도전형 영역(240)을 형성한 후에, 금속층 또는 금속 실리콘화물층을 증착하고, 이를 패터닝하여, 금속계 재료층(230)이 고농도의 제 2 도전형 영역(240)의 적어도 일부 상으로 연장되도록 형성할 수 있다. 이 경우, 금속계 재료층(230)은 쇼트키 다이오드(51, 61)에 대해서는 쇼트키 장벽 접합을, 접합 다이오드(52, 62)에 대해서는 오믹 접합을 동시에 제공한다.
제 1 도전형 영역(210)에 바이어스를 인가하기 위하여, 고농도의 제 1 도전형 영역(250)을, 예를 들면, 제 1 도전형 영역(210)의 상부 표면에 형성하기 위하여 이온주입 공정 또는 확산 공정을 수행할 수 있다. 본 발명은 상술한 공정 순서 에 한정되지 아니하며, 필요에 따라 고농도의 제 2 도전형 영역(240)을 형성하는 단계를 고농도의 제 1 도전형 영역(250)을 형성하는 단계 이후에 수행할 수도 있다.
이하에서는, 도 3을 참조하여 상술한 제조 방법에 의해 제조된 다이오드 쌍의 순방향 특성에 대하여 설명하기로 한다. 도 3은 도 2a 및 도 2b에 도시된 다이오드 쌍(50, 60)의 순방향 특성을 나타내는 그래프이다. 곡선(JD)은 접합 다이오드의 I-V 특성을 도시하고, 곡선(SD)은 쇼트키 다이오드의 I-V 특성을 도시하며, 곡선(PD)은 본 발명의 실시예에 따른 다이오드 쌍의 I-V 특성을 도시한다.
도 3에 도시된 바와 같이, 쇼트키 다이오드는 약 0.3 V 에서 턴온되고, 접합 다이오드는 이보다 높은 약 0.7 V 에서 턴온되는 것을 관찰할 수 있다. 쇼트키 다이오드는 접합 다이오드에 비하여 평형 상태의 내부 전압(build potential)이 작기 때문에 접합 다이오드보다 작은 턴온 전압을 가질 수 있다. 그러나, 턴온 이후 높은 전압 영역에서, 쇼트키 다이오드는 접합 다이오드에 비하여 낮은 전류 구동 능력을 가짐을 알 수 있다.
그러나, 곡선(PD)으로 도시된 바와 같이, 본 발명의 실시예에 따른 다이오드 쌍은 쇼트키 다이오드의 기여에 의해 낮은 전압 영역, 즉, 0.3 V 부근에서 턴온되면서도, 접합 다이오드의 기여에 의해 높은 전압 영역에서도 높은 전류 구동 능력을 가질 수 있다. 그에 따라, 본 발명의 실시예에 따른 정전압 보호 회로는 낮은 전압에서부터 ESD 서지를 효과적으로 제거할 수 있으면서도 높은 전압 범위에서는 큰 전류 구동 능력을 갖기 때문에, 비교적 넓은 범위의 ESD 보호 성능을 갖는다.
또한, 본 발명의 실시예에 따르면, 고속 턴온 동작이 가능한 쇼트키 다이오드의 적용으로 인하여, 정전압 보호 회로가 신속하게 동작할 수 있다. 따라서, 본 발명의 실시예에 따르면, 빠른 속도를 갖는 ESD 펄스로부터 IC를 보호할 수 있는 고속의 ESD 보호 회로가 제공될 수 있다. 또한, ESD 서지가 크더라도, 접합 다이오드와 쇼트키 다이오드를 통하여 과전류가 분할되어 흐르게 되므로, 과전류에 의한 보호 회로의 파괴 내성을 향상시킬 수 있다.
도 4a는 도 1의 정전압 보호 회로를 온 칩 형태로 구현한 본 발명의 일 실시예에 따른 반도체 소자(2000A)의 레이아웃을 나타낸다. 도 4b는 도 4a의 선 ⅣB-ⅣB를 따라 절취된 반도체 소자의 단면도를 나타낸다.
도 4a 및 도 4b를 참조하면, 반도체 기판(200)에 소자분리막(300)을 형성하여, 도 1에 도시된 제 1 다이오드 쌍(50)이 형성될 활성 영역(이하, 제 1 소자 영역이라 함)과 제 2 다이오드 쌍(60)이 형성될 영역(이하, 제 2 소자 영역이라 함)들을 형성할 수 있다. 제 1 소자 영역은 상부에 제 1 다이오드 쌍(50)의 애노드가 배치될 중앙 활성 영역과 상부에 캐소드가 배치될 주변 활성 영역으로 이루어지며, 이들 영역은 소자분리막(300)에 의해 한정된다. 마찬가지로, 제 2 소자 영역은 상부에 제 2 다이오드 쌍(60)의 캐소드가 배치될 중앙 활성 영역과 상부에 애노드가 배치될 주변 활성 영역으로 이루어지며, 이들 영역은 소자분리막(300)에 의해 한정된다.
제 1 소자 영역의 중앙 활성 영역에는 제 1 도전형 영역(210a), 예를 들면, N 형 불순물 영역과 금속계 재료층(230a)으로 이루어진 쇼트키 다이오드(51)가 배 치된다. 제 1 도전형 영역(210a)과 접하는 2 도전형 영역(220a), 예를 들면 P 형 웰에 의해 접합 다이오드(52)가 배치된다. 이 경우, 제 2 도전형 영역(220a)이 제 1 도전형 영역(210a)을 반도체 기판(200)의 깊이 방향으로 둘러싸도록 형성되면, 쇼트키 다이오드(51)의 가드 링이 구현할 수 있다.
제 2 도전형 영역(220a)의 상부에 고농도의 제 2 도전형 영역(240a), 예를 들면, P+ 불순물 영역을 형성하여 오믹 콘택을 제공할 수 있다. 금속계 재료층(230a)은 고농도의 제 2 도전형 영역(240a)의 적어도 일부 상으로 연장되어, 쇼트키 다이오드(51)에 대해서는 쇼트키 장벽 접합을, 접합 다이오드(52)에 대해서는 오믹 접합을 동시에 제공할 수 있다.
제 1 다이오드 쌍(50)의 애노드는 신호 라인(20)에 전기적으로 연결되고, 캐소드는 제 1 전원 라인(30)에 연결되어, 예를 들면 VDD 에 전기적으로 연결된다. 제 1 다이오드 쌍(50)의 상기 애노드 및/또는 상기 캐소드는 콘택 플러그(C1a, C1b)에 의해 신호 라인(20)과 제 1 전원 라인(30)에 각각 전기적으로 연결될 수 있다.
일부 실시예에서, 쇼트키 다이오드(51)의 콘택 플러그(C1a)는 제 1 도전형 영역(210a)과 제 1 금속계 재료층(230a) 사이에 형성되는 쇼트키 장벽 접합 영역에 중첩하도록 배치될 수도 있다. 이와 달리, 다른 실시예에서는, 제 2 소자 영역의 콘택 플러그(C2a)와 같이, 콘택 플러그(C1a)가 쇼트키 장벽 접합 영역을 회피하여 배치될 수도 있다. 실제 실험으로부터 관찰된 바에 따르면, 쇼트키 장벽 접합 영 역에 중첩되도록 배치된 콘택 플러그(C1a)보다 쇼트키 장벽 접합 영역을 회피하여 배치된 콘택 플러그(C2a)가 누설 전류 특성 관점에서 더 우수하다.
제 1 다이오드 쌍(50)의 캐소드를 구현하기 위하여, 반도체 기판(200)의 제 1 도전형 영역(210a)의 상부 표면에 고농도의 제 1 도전형 영역(250a), 예를 들면, N+ 불순물 영역을 형성하고, 콘택 플러그(C1b)를 통해 제 1 도전형 영역(250a)과 제 1 전원 라인(30)을 전기적으로 연결할 수 있다.
상기 제 1 소자 영역에 대하여 상술한 것과 마찬가지로, 제 2 소자 영역에는 제 1 도전형 영역(210b), 예를 들면, P 형 불순물 영역과 금속계 재료층(230b)으로 이루어진 쇼트키 다이오드(61)가 제공된다. 또한, 제 1 도전형 영역(210b)과 접하는 제 2 도전형 영역(220b), 예를 들면 N 형 웰에 의해, 접합 다이오드(62)가 제공된다. 제 2 도전형 영역(220a)의 형상 및 불순물 농도를 적절히 선택하여, 쇼트키 다이오드(61)의 가드 링을 구현할 수 있다.
또한, 제 2 도전형 영역(220b)의 상부에 고농도의 제 2 도전형 영역(240b), 예를 들면, N+ 불순물 영역을 형성하여 오믹 콘택을 제공할 수 있다. 금속계 재료층(230b)은 고농도의 제 2 도전형 영역(240b)의 적어도 일부 상으로 연장될 수 있다.
제 2 다이오드 쌍(60)의 캐소드는 신호 라인(20)에 전기적으로 연결되고, 애노드는 제 2 전원 라인(40), 예를 들면 VSS 라인에 전기적으로 연결된다. 제 2 다이오드 쌍(60)의 상기 캐소드 및/또는 상기 애노드는 콘택 플러그(C2a, C2b)에 의 해 신호 라인(20)과 제 2 전원 라인(40)에 각각 전기적으로 연결될 수 있다.
일부 실시예에서, 콘택 플러그(C2a)는 제 1 도전형 영역(210b)과 제 1 금속계 재료층(230b) 사이에 형성되는 쇼트키 장벽 접합 영역을 회피하여 배치될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 콘택 플러그(C2a)는 제 1 소자 영역(C1a)와 같이, 상기 쇼트키 장벽 접합 영역과 중첩하여 배치될 수도 있다.
제 2 다이오드 쌍(60)의 애노드를 구현하기 위하여, 반도체 기판(200)의 제 1 도전형 영역(210b)의 상부 표면에 고농도의 제 1 도전형 영역(250b), 예를 들면, P+ 불순물 영역을 형성하고, 콘택 플러그(C2b)를 통해 제 1 도전형 영역(250b)과 제 2 전원 라인(40)을 전기적으로 연결할 수 있다.
도 5a는 본 발명의 다른 실시예에 따른 다이오드 쌍을 이용하여 온 칩 형태의 정전압 보호 회로를 구현한 반도체 소자(2000B)의 레이아웃을 나타내며, 도 5b는 도 5a의 선 ⅤB-ⅤB를 따라 절취된 반도체 소자의 단면도를 나타낸다. 본 발명자들은 실험으로부터 금속-P 형 반도체 사이의 접합에 의해 형성되는 쇼트키 다이오드보다, 금속-N 형 반도체 사이의 접합에 의해 형성되는 쇼트키 다이오드가 더 우수한 신뢰성을 제공함을 확인하였다. 따라서, 도 5a 및 도 5b를 참조하여 개시된 실시예에서는, 도 4a 및 도 4b를 참조하여 개시된 실시예와 달리, 금속-N 형 반도체 사이의 접합에 의해 형성되는 쇼트키 다이오드(51a, 51b)만으로 이루어진 정전압 보호 회로를 구현하였다.
계속하여, 도 5a 및 도 5b를 참조하면, 반도체 기판(200)에 소자분리막(300)을 형성하여, 제 1 다이오드 쌍(50)이 형성될 제 1 소자 영역과 제 2 다이오드 T싸 쌍(60')이 형성될 제 2 소자 영역을 형성할 수 있다. 제 1 소자 영역은 도 4a 및 도 4b를 참조하여 상술한 제 1 다이오드 쌍(50)의 구성과 동일한 구성을 갖는 제 1 다이오드 쌍(50)을 갖는다.
그러나, 제 2 소자 영역은, 도 4a 및 도 4b를 참조하여 상술한 제 2 다이오드 쌍(60)의 극성과 다른 극성을 갖는 제 2 다이오드 쌍(60')을 갖는다. 오히려, 제 2 다이오드 쌍(60')은 제 1 소자 영역의 제 1 다이오드 쌍(50)과 동일한 극성을 갖는다. 그에 따라, 제 1 소자 영역과 제 2 소자 영역의 각 쇼트키 다이오드(51, 61')는 모두 금속계 재료층(230c, 230d)과 예를 들면 N 형을 갖는 제 1 도전형 영역(210c, 210d)의 접합에 의해 형성될 수 있다. 또한, 제 1 소자 영역과 제 2 소자 영역의 각 접합 다이오드(52, 62')는 모두 제 1 도전형 영역(210c, 210d)과 예를 들면 P 형을 갖는 제 2 도전형 영역(220c, 220d)의 접합에 의해 형성될 수 있다.
제 1 다이오드 쌍(50)의 애노드는 신호 라인(20)에 전기적으로 연결되고, 제 1 다이오드 쌍(50)의 캐소드는 제 1 전원 라인(30)에 연결된다. 제 2 다이오드 쌍(60')의 애노드는 제 2 전원 라인(40)에 연결되고, 제 2 다이오드 쌍(60')의 캐소드는 신호 라인(20)에 연결된다. 일부 실시예에서는, 제 1 및 제 2 다이오드 쌍(50, 60')의 각 애노드와 캐소드는 콘택 플러그(C1a, C1b, C2a, C2b)를 통하여 신호 라인(20), 제 1 전원 라인(30) 및 제 2 전원 라인(40)과 각각 전기적으로 연결될 수 있다.
본 발명의 실시예에 따르면, 제 1 소자 영역과 제 2 소자 영역에 동일한 도 전형을 갖는 다이오드 쌍(50, 60')을 배치하여, 우수한 쇼트키 장벽 접합을 갖는 금속-N 형의 쇼트키 다이오드만으로 이루어진 정전압 방전 보호 회로를 구현할 수 있다. 또한, 본 발명의 실시예에 따르면, 각 도전형 영역(210c, 210d, 220c, 220d, 240c, 240d)을 형성하기 위한 이온 주입 공정 또는 불순물 확산 공정을 제 1 소자 영역과 제 2 소자 영역에 걸쳐 동시에 수행할 수 있으므로, 더욱 용이하게 정전압 방전 보호 회로를 제조할 수 있다. 한편, 상기 실시예와 같이, 금속-N 형의 쇼트키 다이오드만으로 이루어진 정전압 방전 보호 회로뿐만 아니라, 금속-P 형의 쇼트키 다이오드만으로 이루어진 정전압 방전 보호 회로도 본 발명에 속함은 자명하다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 일 실시예에 관한 정전압 방전 보호 회로를 나타내는 개념도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 온 칩 형태의 정전압 보호 회로를 갖는 반도체 소자를 도시하는 단면도이다.
도 3은 도 2a에 도시된 다이오드 쌍의 순방향 특성을 나타내는 그래프이다.
도 4a는 도 1의 정전압 보호 회로를 온 칩 형태로 구현한 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃을 나타낸다.
도 4b는 도 4a의 선 ⅣB-ⅣB를 따라 절취된 반도체 소자의 단면도를 나타낸다.
도 5a는 본 발명의 다른 실시예에 따른 다이오드 쌍을 이용하여 도 1의 정전압 보호 회로를 온 칩 형태로 구현한 반도체 소자의 레이아웃을 나타낸다.
도 5b는 도 5a의 선 ⅤB-ⅤB를 따라 절취된 반도체 소자의 단면도를 나타낸다.
* 도면의 주요부분에 대한 부호의 설명 *
200: 반도체 기판 210: 제 1 도전형 영역
220: 제 2 도전형 영역 230: 금속계 재료층
240: 고농도의 제 2 도전형 영역
250: 고농도의 제 1 도전형 영역
Claims (32)
- 반도체 기판 상에 형성된 제1 도전형 영역, 및 상기 제1 도전형 영역과 접하는 제2 도전형 영역으로 구성되는 접합 다이오드; 및상기 제1 도전형 영역, 및 상기 제1 도전형 영역 위에서 상기 제1 도전형 영역과 접하도록 형성된 금속계 재료층으로 구성되는 쇼트키 다이오드;를 포함하되,상기 접합 다이오드 및 상기 쇼트키 다이오드는 서로 병렬 연결되고,상기 접합 다이오드의 턴온 전압은 상기 쇼트키 다이오드의 턴온 전압보다 크며,상기 접합 다이오드의 턴온 전압보다 크거나 같은 서지(surge)가 발생하는 경우, 상기 접합 다이오드 및 상기 쇼트키 다이오드가 턴온되는 것을 특징으로 하는 정전압 방전 보호 회로를 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 제 1 도전형은 N 형이고, 상기 제 2 도전형은 P 형인 정전압 방전 보호 회로를 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 제 2 도전형 영역은 상기 제 1 도전형 영역의 적어도 일부를 상기 반도체 기판의 깊이 방향으로 둘러싸아, 상기 쇼트키 다이오드의 가드 링 기능을 수행하는 정전압 방전 보호 회로를 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 반도체 기판은 상기 제 2 도전형 영역의 상부에 고농도의 제 2 도전형 영역을 더 포함하는 정전압 방전 보호 회로를 포함하는 반도체 소자.
- 제 4 항에 있어서,상기 금속계 재료층은 상기 고농도의 제 2 도전형 영역의 적어도 일부 상으로 연장되는 정전압 방전 보호 회로를 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 반도체 기판은 상기 제 1 도전형 영역의 상부 표면에 고농도의 제 1 도전형 영역을 더 포함하는 정전압 방전 보호 회로를 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 금속계 재료층은 금속 또는 상기 금속의 실리콘화물로 형성된 정전압 방전 보호 회로를 포함하는 반도체 소자.
- 제 7 항에 있어서,상기 금속은 몰리브데늄, 텅스텐, 코발트 및 니켈 중 어느 하나 또는 이들의 합금인 정전압 방전 보호 회로를 포함하는 반도체 소자.
- 제 7 항에 있어서,상기 쇼트키 다이오드는 상기 금속계 재료층과 상기 제 1 불순물 영역의 접합 영역을 회피하여 형성된 콘택 플러그에 의해 전원 라인 또는 입/출력 신호 단자 와 전기적으로 연결되는 정전압 방전 보호 회로를 포함하는 반도체 소자.
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| US11264373B2 (en) * | 2019-12-21 | 2022-03-01 | Intel Corporation | Die backend diodes for electrostatic discharge (ESD) protection |
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| US11196249B2 (en) | 2020-04-21 | 2021-12-07 | Vanguard International Semiconductor Corporation | Electrostatic discharge (ESD) blocking circuit |
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| JP2022135584A (ja) * | 2021-03-05 | 2022-09-15 | キオクシア株式会社 | 半導体装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4110775A (en) * | 1976-08-23 | 1978-08-29 | Festa Thomas A | Schottky diode with voltage limiting guard band |
| JPH0888326A (ja) * | 1994-09-16 | 1996-04-02 | Nippon Steel Corp | 半導体装置の静電気保護構造 |
| KR20010045565A (ko) * | 1999-11-05 | 2001-06-05 | 윤종용 | 정전압 방지 회로를 갖는 반도체장치 |
| KR100340877B1 (ko) | 2000-11-13 | 2002-06-20 | 곽정소 | 쇼트키 다이오드를 갖는 고이득·저포화전압 트랜지스터 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58145155A (ja) * | 1982-02-24 | 1983-08-29 | Nec Corp | 半導体装置 |
| US4513309A (en) * | 1982-11-03 | 1985-04-23 | Westinghouse Electric Corp. | Prevention of latch-up in CMOS integrated circuits using Schottky diodes |
| US4864378A (en) * | 1987-10-21 | 1989-09-05 | Massachusetts Institute Of Technology | Schottky barrier infrared detector |
| FR2689317B1 (fr) * | 1992-03-26 | 1994-06-17 | Sgs Thomson Microelectronics | Circuit integre constituant un reseau de diodes de protection. |
| JP2958202B2 (ja) * | 1992-12-01 | 1999-10-06 | シャープ株式会社 | 半導体装置 |
| US5355014A (en) * | 1993-03-03 | 1994-10-11 | Bhasker Rao | Semiconductor device with integrated RC network and Schottky diode |
| US5514612A (en) * | 1993-03-03 | 1996-05-07 | California Micro Devices, Inc. | Method of making a semiconductor device with integrated RC network and schottky diode |
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| EP1267415A3 (en) * | 2001-06-11 | 2009-04-15 | Kabushiki Kaisha Toshiba | Power semiconductor device having resurf layer |
| ATE548757T1 (de) * | 2002-06-11 | 2012-03-15 | Nxp Bv | Datenträger, der eine integrierte schaltung mit einer esd-schutzschaltung enthält |
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Patent Citations (4)
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|---|---|---|---|---|
| US4110775A (en) * | 1976-08-23 | 1978-08-29 | Festa Thomas A | Schottky diode with voltage limiting guard band |
| JPH0888326A (ja) * | 1994-09-16 | 1996-04-02 | Nippon Steel Corp | 半導体装置の静電気保護構造 |
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