CN104851880B - 基于iii族氮化物的esd保护器件 - Google Patents
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Abstract
本发明的各个实施例涉及基于III族氮化物的ESD(静电放电)保护器件。ESD保护器件按包括第一III族氮化物p‑i‑n二极管和按反并联布置连接至第一III族氮化物p‑i‑n二极管的第二III族氮化物p‑i‑n二极管，该反并联布置配置为，针对在正向和反向两个方向上的瞬态电流都在第一或第二III族氮化物p‑i‑n二极管的正向偏置下提供在5V或者更小的电压箝位。还提供了一种制造ESD保护器件的相应方法。
Description
技术领域
本申请涉及静电放电(ESD)保护，具体涉及对具有低使用电压的电子电路的ESD保护。
背景技术
现代电子部件的使用电压倾向于减小。例如，新的数据传送系统，诸如与USB(通用串行总线)版本3.0兼容的数据传送系统，要求2V的最大使用电压。同时，现代电子部件正在使用更高的工作频率。用于这样低的电压等级的更高工作频率电子部件的合适ESD(静电放电)保护器件必须具有较低的触发电压，例如，大约3.5V的触发电压。即，ESD保护器件必须将电子部件的使用电压箝位在较低的电平，诸如大约3.5V，以保护电子部件免受过压条件。
在常规上，通过将TVS(瞬态电压抑制)二极管与低电容p-i-n二极管串联，来为低电压等级的电子部件，诸如与USB版本3.0兼容的器件，提供ESD保护。p-i-n二极管是在p型半导体区域与n型半导体区域之间具有宽本征半导体区域的二极管。p型和n型区域通常被重掺杂，供用作欧姆接触。与p-i-n二极管串联的大TVS二极管吸收ESD事件的能量。TVS二极管是设计为保护敏感半导体免受瞬态电压的破坏性影响的固态pn结器件。TVS二极管的浪涌功率和浪涌电流能力与二极管的结面积成正比。在正常工作条件下，TVS二极管对被保护电路呈现出高阻抗。理想地，TVS二极管表现为开路(open circuit)，虽然存在泄漏电流。当例如由于ESD事件的影响而超出被保护电路的正常工作电压时，TVS二极管结在击穿条件下雪崩并且为瞬态电流提供低阻抗路径。结果，将瞬态电流从被保护部件转移走并且通过TVS二极管使其分流。
通常使用廉价的硅来制备TVS二极管。硅TVS二极管是单向的，并且具有大约5V的最低的合理击穿电压。使击穿电压低于5V所需的掺杂等级非常高，导致发生带带(band-to-band)遂穿，带带遂穿甚至是在2V下也会产生数μA范围内的高泄漏电流。TVS二极管的这类击穿响应对于许多应用，诸如由电池供电的移动系统，是不可接受的。晶闸管也可以用于ESD保护。然而，从基于晶闸管的保护系统受到ESD事件攻击到可以重新发挥作用之前，晶闸管需要1μs以上的长反向恢复时间。
发明内容
根据ESD(静电放电)保护器件的一个实施例，ESD保护器件包括第一III族氮化物p-i-n二极管和按反并联布置连接至第一III族氮化物p-i-n二极管的第二III族氮化物p-i-n二极管，该反并联布置配置为对于在正向和反向两个方向上的瞬态电流都在第一或者第二III族氮化物p-i-n二极管的正向偏置下提供5V或者更小的电压箝位。
根据用于制造ESD保护器件的方法的一个实施例，该方法包括：在半导体衬底上形成第一III族氮化物p-i-n二极管；在半导体衬底上形成第二III族氮化物p-i-n二极管；以及按反并联布置将第二III族氮化物p-i-n二极管连接至第一III族氮化物p-i-n二极管，以便对于在正向和反向两个方向上的瞬态电流都在第一或者第二III族氮化物p-i-n二极管的正向偏置下提供5V或者更小的电压箝位。
根据ESD保护器件的另一实施例，ESD保护器件包括第一III族氮化物p-i-n二极管和按反并联布置连接至第一III族氮化物p-i-n二极管的第二III族氮化物p-i-n二极管。第一和第二III族氮化物p-i-n二极管之间的每个连接点都形成ESD保护器件的端子，当第一或者第二III族氮化物p-i-n二极管在正向偏置下时，流过端子的电压被限制在5V或者更小。
通过阅读以下详细说明，并且通过查阅附图，本领域的技术人员将认识到附加的特征和优点。
附图说明
图中的元件不一定相对于彼此按比例绘制。相同的附图标记表示相应的相似部分。可以将各个说明性实施例的特征进行组合，除非这些说明性实施例彼此排斥。在图中描绘了实施例，并且在随后的说明书中对实施例进行了详细描述。
图1图示了与电子部件并联耦合的基于III族氮化物的ESD保护器件的一个实施例的电路图。
图2图示了基于III族氮化物的ESD保护器件的实施例的截面图。
图3图示了图1的基于III族氮化物的ESD保护器件的自顶向下的平面图。
图4包括图4A至图4F，图示了根据一个实施例的基于III族氮化物的ESD保护器件在不同制造阶段中的截面图。
图5图示了基于III族氮化物的ESD保护器件的另一实施例的截面图。
图6图示了图5的基于III族氮化物的ESD保护器件的自顶向下的平面图。
具体实施方式
根据在本文中描述的实施例，ESD保护设置在低于2.5V下有足够的泄漏电流抑制，并且设置有5V或者更小的触发电压。在本文中描述的基于III族氮化物的ESD保护器件的特征在于低欧姆行为和低电容。基于III族氮化物的ESD保护器件包括按反并联布置连接在一起的一对III族氮化物p-i-n二极管，该反并联布置对于在正向和反向两个方向上的瞬态电流都在p-i-n二极管中的任一的正向偏置下提供5V或者更小的电压箝位。
图1图示了与电子部件110并联耦合的基于III族氮化物的ESD保护器件100的一个实施例的示意图，该电子部件110可以包括低电压等级器件，诸如与USB版本3.0兼容的器件。当例如响应于ESD事件而超出III族氮化物的ESD保护器件100的正向偏置(触发)电压时，基于III族氮化物的ESD保护器件100为瞬态电流提供低阻抗路径，从而将瞬态电流从被保护电路110转移至接地。
更加详细地说，基于III族氮化物的ESD保护器件100包括第一III族氮化物p-i-n二极管102和按反并联布置连接至第一III族氮化物p-i-n二极管102的第二III族氮化物p-i-n二极管104。在电子学中，两个反并联或者反向并联的器件是并联连接的，但是它们的极性相反。基于III族氮化物的ESD保护器件100的III族氮化物p-i-n二极管102、104的反并联布置，对于在正向和反向两个方向上的瞬态电流都允许在p-i-n二极管102、104中的任一的正向偏置下电压箝位在5V或者更小。即，p-i-n二极管102/104中的一个正向偏置并且对于在一个方向上的瞬态电流提供在5V或者更小的电压箝位，而p-i-n二极管104/102中的另一个正向偏置并且对于在相反方向上的瞬态电流提供在5V或者更小的电压箝位。在III族氮化物p-i-n二极管102、104之间的每个连接点形成ESD保护器件100的端子106、108，当III族氮化物p-i-n二极管102、104中的任一在正向偏置下时，流过端子106、108的电压被限制在5V或者更小。这种配置保护电子部件110免受过压条件。
III族氮化物p-i-n二极管102、104针对由ESD事件引起的高瞬态电流的鲁棒性可以被假设为在正向方向上特别高，但是在反向方向上则不是特别高。如此，按反并联布置将III族氮化物p-i-n二极管102、104连接在一起，使得ESD保护器件100能够经受住在两个方向(即，正向(正)和反向(负))上的高瞬态电流。同样，在III族氮化物半导体诸如GaN中的载流子的高迁移性，使得器件能够响应于ESD事件而具有低的串联电阻和低的箝位电压。III族氮化物p-i-n二极管102、104的本征区域在低电流区域中产生较低的电容。这就允许在高频信号应用中使用。
在一个实施例中，III族氮化物p-i-n二极管102、104的反并联布置配置为，对于在正向和反向两个方向上的瞬态电流都在二极管102、104中的任一的正向偏置下提供在5V与3.5V之间的电压箝位。例如，第一和第二III族氮化物p-i-n二极管102、104可以各自配置为在2.5V与3.5V之间正向偏置。这样低的触发(正向偏置)电压可以通过使用与硅(在室温下为1.11eV)相比具有宽带隙的III族氮化物半导体，诸如GaN、AIN、InN及其合金来实现，例如，在室温下，InN为1.9eV，GaN为3.4eV，而AIN为6.2eV。与硅相比，这种宽带隙半导体材料导致，对于III族氮化物p-i-n二极管102、104的的较高正向偏置电压、以及在低于正向偏置电压下的较低泄漏电流。例如，III族氮化物p-i-n二极管102、104在正向偏置电压下可以各自具有小于100nA的泄漏电流。
图2图示了基于III族氮化物的ESD保护器件100的一个实施例的截面图。在基于GaN的III族氮化物材料系统的情况下，保护器件100的反并联连接的III族氮化物p-i-n二极管102、104设置在半导体衬底200(诸如，硅衬底)上。可以设置下本征III族氮化物层201用于将反并联连接的二极管102、104电隔离。ESD保护器件100的第一III族氮化物p-i-n二极管102包括介入在n型III族氮化物区域204和p型III族氮化物区域206之间的本征III族氮化物区域202。ESD保护器件100的第二III族氮化物p-i-n二极管104相似地包括介入在n型III族氮化物区域210和p型III族氮化物区域212之间的本征III族氮化物区域208。第一p-i-n二极管102的n型III族氮化物区域204电连接至第二p-i-n二极管104的p型III族氮化物区域212，而第一p-i-n二极管102的p型III族氮化物区域206电连接至第二p-i-n二极管104的n型III族氮化物区域210，以按反并联布置连接p-i-n二极管102、104，如图1和图2示意性所示。
在一个实施例中，第一III族氮化物p-i-n二极管102是GaN p-i-n二极管，并且第一p-i-n二极管102的本征III族氮化物区域202包括本征GaN区域，第一p-i-n二极管102的n型III族氮化物区域204包括n型GaN区域，而第一p-i-n二极管102的p型III族氮化物区域206包括p型GaN区域。根据本实施例，第二III族氮化物p-i-n二极管104也是GaN p-i-n二极管，并且第二p-i-n二极管104的本征III族氮化物区域208包括本征GaN区域，第二p-i-n二极管104的n型III族氮化物区域210包括n型GaN区域，而第二p-i-n二极管104的p型III族氮化物区域212包括第二p型GaN区域。其他III族氮化物半导体，诸如AlN、InN及其合金，可以用于形成p-i-n二极管102、104的不同区域202-212。可以提供单个金属化层(metallization layer)214，用于将第一p-i-n二极管102的n型III族氮化物区域204连接至第二p-i-n二极管104的p型III族氮化物区域212，并且用于将第一p-i-n二极管102的p型III族氮化物区域206连接至第二p-i-n二极管104的n型III族氮化物区域210，按反并联布置连接。
图3图示了在图2中示出的具有单个金属化层214的基于III族氮化物的ESD保护器件100的自顶向下的平面图。单个金属化层214包括：第一局部(section)216，将第一p-i-n二极管102的n型III族氮化物区域204连接至第二p-i-n二极管104的p型III族氮化物区域212；以及第二局部218，与第一局部216分隔开，将第一p-i-n二极管102的p型III族氮化物区域206连接至第二p-i-n二极管104的n型III族氮化物区域210。单个金属化层214的第一局部216可以包括：第一触点220，围绕第一p-i-n二极管102的n型III族氮化物区域204的外围；第二触点222，在第二p-i-n二极管104的p型III族氮化物区域212上；以及桥接部分224，连接第一局部216的第一和第二触点220、222。单个金属化层214的第二局部218相似地可以包括：第一触点226，在第一p-i-n二极管102的p型III族氮化物区域206上；第二触点228，围绕第二p-i-n二极管104的n型III族氮化物区域210的外围；以及桥接部分230，连接第二局部218的第一和第二触点226、228。结构化的钝化层232，诸如SiN、SiO2、Sc2O3、MgO等，提供了实现反并联二极管连接的必要隔离，如图1和图2所示。
图4包括图4A至图4F，图示了图2的基于III族氮化物的ESD保护器件100在制造ESD保护器件100的不同阶段中的相应截面图。该方法包括：在半导体衬底200上形成第一III族氮化物p-i-n二极管102，在相同半导体衬底200上形成第二III族氮化物p-i-n二极管104，以及按反并联布置连接III族氮化物p-i-n二极管102、104。III族氮化物p-i-n二极管102、104的反并联布置，针对在正向和反向两个方向上的瞬态电流都在p-i-n二极管中的任一的正向偏置下提供在5V或者更小的电压箝位。
图4A示出了在进行了如下各项之后的结构：在半导体衬底200上形成第一(下)本征III族氮化物层300，在第一本征III族氮化物层300上形成n型III族氮化物层302，在n型III族氮化物层302上形成第二(上)本征III族氮化物层304，以及在第二本征III族氮化物层304上形成p型III族氮化物层306。在形成p-i-n二极管102、104之后，下本征III族氮化物层300在反并联连接的二极管之间提供电隔离。n型III族氮化物层302提供横向电流分布。上本征III族氮化物层304减小ESD保护器件100的电容。p型III族氮化物层306向ESD保护器件100中提供电流注入。p型和n型III族氮化物层302、306可以被重掺杂，例如，掺杂高达1018cm-3，以确保良好(低)欧姆接触。
在一个实施例中，第一本征III族氮化物层300为本征GaN层，n型III族氮化物层302为n型GaN层，第二本征III族氮化物层304为本征GaN层，以及p型III族氮化物层306包括p型GaN层。在一个实施例中，下本征GaN层300至少2μm厚，n型GaN层302至少3μm厚，上本征GaN层304至少2μm厚，以及p型GaN层306至少1μm厚。可以使上本征III族氮化物层304相对厚(例如，对于GaN，至少2μm厚)，以便能够实现器件的低电容。如在本文中在III族氮化物p-i-n二极管的背景下使用的术语“本征”指的是，在每个p-i-n二极管的p型和n型半导体区域之间的中间半导体区域可以是不存在任何明显掺杂剂物种的纯半导体，或者甚至可以被略微掺杂的半导体只要下本征III族氮化物层300在反并联连接的二极管之间提供充分的电隔离。
在图4A中示出的层300-306可以由其他III族氮化物半导体形成，诸如AIN、InN及其合金，如在本文中先前描述的。一般而言，可以使用任何标准的III族氮化物处理，诸如外延层沉积、外延层的横向过度生长等，来形成在图4A中示出的不同III族氮化物层。
图4B示出了在进行了如下项之后的结构：去除p型III族氮化物层306的未掩膜部分以形成p-i-n二极管102、104的p型III族氮化物区域206、212。可以分别使用任何标准的掩膜和去除工艺，诸如光刻和蚀刻。
图4C示出了在进行了如下项之后的结构：去除上本征III族氮化物层304的未掩膜部分以形成p-i-n二极管102、104的本征III族氮化物区域202、208。可以分别使用任何标准的掩膜和去除工艺，诸如光刻和蚀刻。
图4D示出了在进行了如下项之后的结构：去除n型III族氮化物层302的未掩膜部分以形成p-i-n二极管102、104的n型III族氮化物区域204、210。可以分别使用任何标准的掩膜和去除工艺，诸如光刻和蚀刻。
在对p型III族氮化物层306、上本征III族氮化物层304和n型III族氮化物层302进行蚀刻之后，形成III族氮化物p-i-n二极管102、104。第一III族氮化物p-i-n二极管包括介入在第一n型III族氮化物区域与第一p型III族氮化物区域之间的第一本征III族氮化物区域。第二III族氮化物p-i-n二极管包括介入在第二n型III族氮化物区域与第二p型III族氮化物区域之间的第二本征III族氮化物区域。
图4E示出了在进行了如下项之后的结构：在p-i-n二极管102、104的部分上形成在图2和图3中示出的结构化的钝化层232，用于确保仅仅p-i-n二极管102、104的待与随后形成的金属化接触的局部保持未被覆盖。可以使用任何标准的钝化工艺，诸如等离子体增强化学汽相沉积或者等离子体增强分子束外延。
图4F示出了在进行了如下项之后的结构：形成在图2和图3中示出的单个金属化层214，以例如通过任何标准的金属沉积工艺(诸如，电子束蒸发、溅射、热蒸发等)，来如在本文中先前所描述的按反并联布置连接III族氮化物p-i-n二极管102、104。
图5图示了基于III族氮化物的ESD保护器件400的另一实施例的截面图。在图5中示出的实施例与在图2和图3中示出的实施例相似，然而，至少两个不同的金属化层402、404被用于，将第一p-i-n二极管102的n型III族氮化物区域204连接至第二p-i-n二极管104的p型III族氮化物区域212，并且将第一p-i-n二极管102的p型III族氮化物区域206连接至第二p-i-n二极管104的n型III族氮化物区域210。
图6图示了在图5中示出的基于III族氮化物的ESD保护器件400的自顶向下的平面图，所述ESD保护器件400具有用于在图1中示出的按反并联布置连接III族氮化物p-i-n二极管102、104的两个不同的金属化层402、404。金属化层402、404例如通过一个或者多个钝化层406(诸如，SiN、SiO2、Sc2O3、MgO等)彼此间隔开并且彼此绝缘。
第一(下)金属化层402包括：第一局部408，围绕第一p-i-n二极管102的n型III族氮化物区域204的外围；第二局部410，接触第一p-i-n二极管102的p型III族氮化物区域206；第三局部412，围绕第二p-i-n二极管104的n型III族氮化物区域210的外围；以及第四局部414，接触第二p-i-n二极管104的p型III族氮化物区域212。第一金属化层402的局部408-414通过一个或多个钝化层406彼此分隔开以确保充分的电隔离。
第二(上)金属化层404包括：第一局部416，将第一金属化层402的第一局部408连接至第一金属化层402的第四局部414；以及第二局部420，将第一金属化层402的第二局部410连接至第一金属化层402的第三局部412。导电过孔418、422通过一个或多个中间钝化层406在第一和第二金属化层402、404之间延伸，从而如在图6中的虚线框所示。除了被导电过孔418、422连接之处之外，第二金属化层404的第一和第二局部416、420彼此分隔开，并且通过一个或者多个钝化层406与第一金属化层402分隔开，以确保充分电隔离。可以使用任何标准的金属沉积工艺(诸如，电子束蒸发、溅射、热蒸发等)来形成该不同的金属化层402、404。
“在…下面”、“在…之下”、“下”、“在…之上”、“上”等与空间相关的术语的使用是出于方便说明之目的，用于阐释一个元件相对于第二个元件的定位。这些术语旨在涵盖除了在图中所绘的定向之外的、器件的不同定向。进一步地，诸如“第一”、“第二”等术语还可以用于描述各种元件、区域和局部等，而非旨在构成限制。贯穿本说明，类似的术语表示类似的元件。
如在本文中使用的，“具有”、“包含”、“包括”等术语为开放性术语，表示规定元件或者特征的存在，但不排出其他元件或者特征的存在。除非本文另有明确说明，否则冠词“一”、“一个”和“该”旨在包括单数形式和复数形式。
要理解，除非另有说明，否则本文所描述的各个示例性实施例的特征可以彼此组合。
虽然在本文中已经对具体实施例进行了图示和描述，但是本领域的技术人员要了解，在不脱离本发明的范围的情况下，多种替代和/或等同实施方式可以取代本文所示出和描述的具体实施例。本申请旨在涵盖在本文中论述的具体实施例的任何改变或者变型。因此，本发明旨在仅由权利要求书及其等同所限制。
Claims (20)
1.一种ESD(静电放电)保护器件，包括：
第一III族氮化物p-i-n二极管；以及
第二III族氮化物p-i-n二极管，按反并联布置连接至所述第一III族氮化物p-i-n二极管，所述反并联布置配置为，针对在正向和反向两个方向上的瞬态电流，都在所述第一III族氮化物p-i-n二极管或者所述第二III族氮化物p-i-n二极管的正向偏置下提供在小于或等于5V的电压箝位。
2.根据权利要求1所述的ESD保护器件，其中由所述第一III族氮化物p-i-n二极管和所述第二III族氮化物p-i-n二极管组成的所述反并联布置配置为，针对在正向和反向两个方向上的瞬态电流，都在所述第一III族氮化物p-i-n二极管或者所述第二III族氮化物p-i-n二极管的正向偏置下提供在5V与3.5V之间的电压箝位。
3.根据权利要求1所述的ESD保护器件，其中所述第一III族氮化物p-i-n二极管和所述第二III族氮化物p-i-n二极管中的每一个配置为在2.5V与3.5V之间正向偏置。
4.根据权利要求1所述的ESD保护器件，其中在小于正向偏置的电压下，所述第一III族氮化物p-i-n二极管和所述第二III族氮化物p-i-n二极管中的每一个都具有小于100nA的泄漏电流。
5.根据权利要求1所述的ESD保护器件，其中：
所述第一III族氮化物p-i-n二极管包括介入在第一n型III族氮化物区域与第一p型III族氮化物区域之间的第一本征III族氮化物区域；
所述第二III族氮化物p-i-n二极管包括介入在第二n型III族氮化物区域与第二p型III族氮化物区域之间的第二本征III族氮化物区域；
所述第一n型III族氮化物区域电连接至所述第二p型III族氮化物区域；以及
所述第一p型III族氮化物区域电连接至所述第二n型III族氮化物区域。
6.根据权利要求5所述的ESD保护器件，其中：
所述第一本征III族氮化物区域包括第一本征GaN区域；
所述第一n型III族氮化物区域包括第一n型GaN区域；
所述第一p型III族氮化物区域包括第一p型GaN区域；
所述第二本征III族氮化物区域包括第二本征GaN区域；
所述第二n型III族氮化物区域包括第二n型GaN区域；以及
所述第二p型III族氮化物区域包括第二p型GaN区域。
7.根据权利要求5所述的ESD保护器件，其中通过单个金属化层，将所述第一n型III族氮化物区域电连接至所述第二p型III族氮化物区域，并且将所述第一p型III族氮化物区域电连接至所述第二n型III族氮化物区域。
8.根据权利要求7所述的ESD保护器件，其中所述单个金属化层包括：第一局部，将所述第一n型III族氮化物区域连接至所述第二p型III族氮化物区域；以及第二局部，与所述第一局部分隔开，将所述第一p型III族氮化物区域连接至所述第二n型III族氮化物区域。
9.根据权利要求5所述的ESD保护器件，其中通过至少两个不同的金属化层，将所述第一n型III族氮化物区域电连接至所述第二p型III族氮化物区域，并且将所述第一p型III族氮化物区域电连接至所述第二n型III族氮化物区域。
10.根据权利要求9所述的ESD保护器件，其中：
所述至少两个不同的金属化层中的第一金属化层包括：第一局部，接触所述第一n型III族氮化物区域；第二局部，接触所述第一p型III族氮化物区域；第三局部，接触所述第二n型III族氮化物区域；以及第四局部，接触所述第二p型III族氮化物区域；所述第一金属化层的所述局部彼此分隔开；以及
所述至少两个不同的金属化层中的第二金属化层包括：第一局部，将所述第一金属化层的所述第一局部连接至所述第一金属化层的所述第四局部；以及第二局部，将所述第一金属化层的所述第二局部连接至所述第一金属化层的所述第三局部；所述第二金属化层的所述第一局部和所述第二局部彼此分隔开，并且与所述第一金属化层分隔开。
11.根据权利要求1所述的ESD保护器件，其中所述第一III族氮化物p-i-n二极管和所述第二III族氮化物p-i-n二极管是设置在硅衬底上的GaN p-i-n二极管。
12.一种制造ESD(静电放电)保护器件的方法，所述方法包括：
在半导体衬底上形成第一III族氮化物p-i-n二极管；
在所述半导体衬底上形成第二III族氮化物p-i-n二极管；以及
按反并联布置，将所述第二III族氮化物p-i-n二极管连接至所述第一III族氮化物p-i-n二极管，使得针对在正向和反向两个方向上的瞬态电流，都在所述第一III族氮化物p-i-n二极管或者所述第二III族氮化物p-i-n二极管的正向偏置下提供在小于或等于5V的电压箝位。
13.根据权利要求12所述的方法，其中所述第一III族氮化物p-i-n二极管包括第一GaNp-i-n二极管，所述第二III族氮化物p-i-n二极管包括第二GaN p-i-n二极管，并且所述半导体衬底包括硅衬底。
14.根据权利要求12所述的方法，其中在所述半导体衬底上形成所述第一III族氮化物p-i-n二极管和所述第二III族氮化物p-i-n二极管包括：
在所述半导体衬底上形成第一本征III族氮化物层；
在所述第一本征III族氮化物层上形成n型III族氮化物层；
在所述n型III族氮化物层上形成第二本征III族氮化物层；
在所述第二本征III族氮化物层上形成p型III族氮化物层；以及
蚀刻所述p型III族氮化物层、所述第二本征III族氮化物层和所述n型III族氮化物层，以形成所述第一III族氮化物p-i-n二极管和所述第二III族氮化物p-i-n二极管，所述第一III族氮化物p-i-n二极管包括介入在第一n型III族氮化物区域与第一p型III族氮化物区域之间的第一本征III族氮化物区域，并且所述第二III族氮化物p-i-n二极管包括介入在第二n型III族氮化物区域与第二p型III族氮化物区域之间的第二本征III族氮化物区域。
15.根据权利要求14所述的方法，其中所述第一本征III族氮化物层包括第一本征GaN层，所述n型III族氮化物层包括n型GaN层，所述第二本征III族氮化物层包括第二本征GaN层，并且所述p型III族氮化物层包括p型GaN层。
16.根据权利要求14所述的方法，其中按反并联布置将所述第二III族氮化物p-i-n二极管连接至所述第一III族氮化物p-i-n二极管，包括：
将所述第一n型III族氮化物区域电连接至所述第二p型III族氮化物区域；以及
将所述第一p型III族氮化物区域电连接至所述第二n型III族氮化物区域。
17.根据权利要求16所述的方法，其中将所述第一n型III族氮化物区域电连接至所述第二p型III族氮化物区域以及将所述第一p型III族氮化物区域电连接至所述第二n型III族氮化物区域包括：
形成单个金属化层，所述单个金属化层包括：第一局部，将所述第一n型III族氮化物区域连接至所述第二p型III族氮化物区域；以及第二局部，与所述第一局部分隔开，将所述第一p型III族氮化物区域连接至所述第二n型III族氮化物区域。
18.根据权利要求16所述的方法，其中将所述第一n型III族氮化物区域电连接至所述第二p型III族氮化物区域以及将所述第一p型III族氮化物区域电连接至所述第二n型III族氮化物区域包括：
形成第一金属化层，所述第一金属化层包括：第一局部，接触所述第一n型III族氮化物区域；第二局部，接触所述第一p型III族氮化物区域；第三局部，接触所述第二n型III族氮化物区域；以及第四局部，接触所述第二p型III族氮化物区域；所述第一金属化层的所述局部彼此分隔开；以及
形成第二金属化层，所述第二金属化层包括：第一局部，将所述第一金属化层的所述第一局部连接至所述第一金属化层的所述第四局部；以及第二局部，将所述第一金属化层的所述第二局部连接至所述第一金属化层的所述第三局部；所述第二金属化层的所述第一局部和所述第二局部彼此分隔开，并且与所述第一金属化层分隔开。
19.根据权利要求15所述的方法，其中所述第一本征GaN层至少2μm厚，所述n型GaN层至少3μm厚，所述第二本征GaN层至少2μm厚，以及所述p型GaN层至少1μm厚。
20.一种ESD(静电放电)保护器件，包括：
第一III族氮化物p-i-n二极管；以及
第二III族氮化物p-i-n二极管，按反并联布置连接至所述第一III族氮化物p-i-n二极管，在所述第一III族氮化物p-i-n二极管和所述第二III族氮化物p-i-n二极管之间的每个连接点形成所述ESD保护器件的端子，当所述第一III族氮化物p-i-n二极管或者所述第二III族氮化物p-i-n二极管中的一个在正向偏置下时，跨所述ESD保护器件的电压被限制在5V或者更小。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| EXSB | Decision made by sipo to initiate substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |