TWI382525B - Electrostatic discharge protection device and its semiconductor integrated circuit - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 211
- 239000012535 impurity Substances 0.000 claims description 252
- 239000000758 substrate Substances 0.000 claims description 97
- 229910052732 germanium Inorganic materials 0.000 claims description 12
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 12
- 239000012530 fluid Substances 0.000 claims description 11
- 239000013078 crystal Substances 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 description 27
- 239000002184 metal Substances 0.000 description 27
- 238000010586 diagram Methods 0.000 description 15
- 238000000034 method Methods 0.000 description 13
- 239000012212 insulator Substances 0.000 description 12
- 239000010410 layer Substances 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 8
- 230000002829 reductive effect Effects 0.000 description 7
- 238000002955 isolation Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000000149 penetrating effect Effects 0.000 description 4
- 230000002441 reversible effect Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/7436—Lateral thyristors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
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Description
本發明係關於可從靜電放電導致在半導體積體電路發生之過電流或過電壓當中保護半導體積體電路內之電路元件用之閘流體構造之靜電放電保護裝置、及具備靜電放電保護裝置之半導體積體電路。
半導體積體電路與帶電的人體或機械裝置接觸之際，過電流流入半導體積體電路，或因摩擦等而帶電之半導體積體電路接觸於外部之導體之際，過電流向半導體積體電路之外部放出等靜電放電現象有常發生之情形。發生此靜電放電現象之際，過電流會在瞬間流過半導體積體電路之內部，或過電壓被施加至半導體積體電路內部，故有可能破壞半導體積體電路內之電路元件及布線。
作為由靜電放電現象保護半導體積體電路之方策，一般，採行在半導體積體電路之與外部連接用之信號端子與內部電路之間連接靜電放電保護裝置。形成通過靜電放電保護裝置而使靜電放電現象時之過電流流通之低電阻之迂迴路，以減低施加至半導體積體電路之內部電路之過電壓。
作為靜電放電保護裝置，一般使用由限制對半導體積體電路之內部之過電流之擴散電阻、多晶矽電阻等之電流限制元件、及抑制施加至內部電路之過電壓之二極體、MOS電晶體、雙極性二極體、閘流體等電壓箝位元件所構成之靜電保護裝置。
閘流體由於每單位元件寬之電流放電能力優異，在電流-電壓特性中，顯示可利用低於閘流體呈通電狀態之通電電壓之電壓使大的電流流通之快回特性，故在過電流流通之際，閘流體呈現低電阻狀態，可減低對半導體積體電路之內部電路之施加過電壓。
作為形成於半導體積體電路中之閘流體構造，下列專利文獻1曾揭示：P型雜質區域/N型井/P型半導體基板/N型雜質區域所構成之最單純之構造之閘流體構造。在此構造中，以N型井與P型半導體基板間之開啟作為觸發信號而使閘流體處於可使大電流流通之通電狀態。在CMOS半導體形成過程中，井區域與半導體基板間之開啟需要高電壓，有達到40V以上之情形。在以井區域與半導體基板間之開啟作為觸發信號之閘流體構造中，處在朝向微細化邁進之今日，有一個問題，就是在閘流體呈現通電狀態以前，半導體積體電路之內部電路可能因對半導體內部電路施加過電壓而發生破壞。作為減低閘流體呈現通電狀態之觸發電壓之方策之一例，有圖13所示之閘流體構造(參照下列專利文獻2之圖4)。
在圖13所示之閘流體構造中，在P型半導體基板1中，形成有以N型雜質擴散層所形成之井2。在井2中，形成有P型高濃度雜質區域33與N型高濃度雜質區域5。在井2與半導體基板1之境界，形成N型高濃度雜質區域8，N型高濃度雜質區域8之一部分被井2所包圍，一部分被半導體基板1所包圍。在離開井2之半導體基板1之區域，形成有N型高濃度雜質區域6與P型高濃度雜質區域7。P型高濃度雜質區域33與N型高濃度雜質區域5介著接觸部10e與金屬布線15連接於陽極端子35。N型高濃度雜質區域6與P型高濃度雜質區域7介著接觸部10f與金屬布線16連接於陰極端子36。圖13所示之閘流體呈現通電狀態之觸發信號係N型高濃度雜質區域8與半導體基板1所形成之二極體之開啟，其開啟電壓低於井2與半導體基板1間之開啟電壓。
隨著半導體積體電路之微細化之前進，以積體電路之高速動作為目標時，為了減低MOS電晶體之源極/汲極擴散電阻及閘極布線電阻，逐漸使用自我對準金屬矽化製程(Self-Aligned Silicidation or SALICIDE)。在自我對準金屬矽化製程中，在露出低電阻化之矽基板表面及多晶矽表面之狀態下，沈積鈦及鈷等高熔點金屬後，施加熱處理，藉以在矽表面與多晶矽表面形成矽與高熔點金屬之合金(金屬矽化層)。閘流體之陽極之P型高濃度雜質區域33與N型高濃度雜質區域8形成於基板表面，使用自我對準金屬矽化製程之情形，為了電性絕緣P型高濃度雜質區域33與N型高濃度雜質區域，有必要在兩者之間形成表面未形成金屬矽化層之元件分離絕緣體3。
圖14係將圖13所說明之閘流體構成之靜電放電保護裝置34配置於半導體積體電路之電源供應線28與基準電壓線29之間，以形成從靜電放電時之電源供應端子21與基準電壓端子22間之過電流中保護半導體積體電路之內部電路32用之保護電路之一例。靜電放電保護裝置34內之閘流體達到觸發電壓時，閘流體呈現通電狀態，在電源供應線28與基準電壓線29之間形成低電阻路徑，使由電源供應端子21流入之靜電放電產生之過電流向基準電壓端子22消散，以防止連接於電源供應線28與基準電壓線29之半導體積體電路之內部電路32之破壞。
[專利文獻1]日本特開昭62-295448號公報
[專利文獻1]日本特許第2505652號
在納入於半導體積體電路中之靜電放電保護裝置之一種之閘流體中，使用形成於P型半導體基板之N型井之情形，存在有作為N型井內之陽極之P型高濃度雜質區域、形成與N型井之接觸部用之N型高濃度雜質區域、作為P型半導體基板表面之陰極之N型高濃度雜質區域、及形成與P型半導體基板之接觸部用之P型高濃度雜質區域之4個雜質注入區域。另外，在N型井與P型半導體基板之境界部分存在有減低觸發電壓用之N型高濃度雜質區域，至少必須將5個以上之雜質注入區域排列配置於與閘流體之電流方向之基板面之方向，故會使閘流體之電流方向之佈局尺寸變大。為了防止建入閘極體作為靜電放電保護裝置之半導體晶片之製造成本之增大，有必要減低閘流體之佈局尺寸。
為了進一步減低靜電放電之際對半導體積體電路之內部電路之過電壓施加，需要能以低於觸發電壓減低用之N型高濃度雜質區域與P型半導體基板間之開啟電壓之電壓呈現通電狀態之靜電放電保護裝置。圖15係就具有圖13之構造之閘流體，使用2維元件模擬器計算電流-電壓特性之際之陽極端子之電流-電壓特性之一例。可使閘流體流通大的電流而呈現通電狀態之通電電壓為31V程度。利用於低電源電壓之半導體積體電路之際，由於有必要進一步抑制靜電放電導致對半導體積體電路之內部電路之過電壓施加，希望能進一步減低使閘流體呈現通電狀態之通電電壓。
本發明係鑑於上述問題而完成者，其第1目的在於提供可減低利用於半導體積體電路內之靜電放電保護裝置之佈局尺寸之閘流體構造之靜電放電保護裝置、及使用其之半導體積體電路之點上，另外，其第2目的在於提供在靜電放電導致過電流流入時，可以低的通電電壓抑制對半導體積體電路之過電壓施加之閘流體構造之靜電放電保護裝置、及使用其之半導體積體電路之點上。
達成上述目的用之本發明之靜電放電保護裝置之第1特徵在於：其係用於保護半導體積體電路內之電路元件以防止靜電放電而產生於前述半導體積體電路之過電流或過電壓之閘流體構造之靜電放電保護裝置，且包含：第1導電型之半導體基板，其係形成前述半導體積體電路；與前述第1導電型相反導電型之第2導電型之井，其係形成於前述半導體基板表面；第1雜質區域，其係形成於前述半導體基板表面之前述第2導電型且雜質濃度高於前述井之成為前述閘流體構造之陰極及陽極之一方；第1接觸雜質區域，其係形成於前述半導體基板表面之前述第1導電型且雜質濃度高於前述半導體基板；第2雜質區域，其係在前述井表面上，下面接觸於前述井表面而形成之第1導電型且成為前述閘流體構造之陰極及陽極之另一方；第2接觸雜質區域，其係形成於前述井表面之前述第2導電型且雜質濃度高於前述井；及境界雜質區域，其係跨過前述半導體基板與前述井之境界區域之前述半導體基板表面與前述井表面之雙方而形成之前述第2導電型且雜質濃度高於前述井。
在此，最好：前述第2雜質區域係以多晶矽、或單晶矽所形成。
依據上述第1特徵之靜電放電保護裝置，第2雜質區域與境界雜質區域以相異之層形成，也就是說，第2雜質區域與境界雜質區域之各上面位置相異，縱使各區域之表面被自行對齊矽化物化，也可於其間不設置元件分離區域，並可電性絕緣分離，故可縮短第2雜質區域與境界雜質區域之配置間隔，與如以往在井表面形成第2雜質區域之情形相比，可縮小作為靜電放電保護裝置全體之佈局尺寸。更由於可使第2雜質區域與境界雜質區域接近，故可減低境界雜質區域與半導體基板間之開啟電壓所規定之通電電壓，可提供高性能之閘流體構造之靜電保護裝置。
又，第1導電型為P型，第2導電型為N型之情形，第1雜質區域為閘流體構造之陰極，第2雜質區域為閘流體構造之陽極。反之，第1導電型為N型，第2導電型為P型之情形，第1雜質區域為閘流體構造之陽極，第2雜質區域為閘流體構造之陰極。
本發明之靜電放電保護裝置之第2特徵在於除了上述第1特徵以外，前述第2雜質區域係跨過前述井表面與前述境界雜質區域表面之兩表面而與該兩表面相接。
依據上述第2特徵之靜電放電保護裝置，第2雜質區域重疊於境界雜質區域上，故可進一步減低境界雜質區域與半導體基板間之開啟電壓所規定之通電電壓。
本發明之半導體積體電路之第1特徵在於：其係形成於P型半導體基板上，且包含上述特徵之靜電放電保護裝置，其係前述第1導電型為P型，前述第2導電型為N型。
本發明之半導體積體電路之第2特徵在於除了上述第1特徵以外，另外前述靜電放電保護裝置之前述第2雜質區域與前述第2接觸雜質區域係與前述半導體積體電路之電源供應線電性連接；前述靜電放電保護裝置之前述第1雜質區域與前述第1接觸雜質區域係與前述半導體積體電路之基準電壓線電性連接。
本發明之半導體積體電路之第3特徵在於除了上述第1特徵以外，另外前述靜電放電保護裝置之前述第2雜質區域與前述第2接觸雜質區域係與前述半導體積體電路之電源供應線電性連接；前述靜電放電保護裝置之前述第1雜質區域係與前述半導體積體電路之外部連接用之信號端子電性連接；前述靜電放電保護裝置之前述第1接觸雜質區域係與前述半導體積體電路之基準電壓線電性連接。
本發明之半導體積體電路之第4特徵在於除了上述第1特徵以外，另外前述靜電放電保護裝置之前述第2雜質區域與前述第2接觸雜質區域係與前述半導體積體電路之外部連接用之信號端子電性連接；前述靜電放電保護裝置之前述第1雜質區域與前述第1接觸雜質區域係與前述半導體積體電路之基準電壓線電性連接。
本發明之半導體積體電路之第5特徵在於：其係形成於N型半導體基板上，且包含上述特徵之靜電放電保護裝置，其係前述第1導電型為N型，前述第2導電型為P型。
本發明之半導體積體電路之第6特徵在於除了上述第5特徵以外，另外前述靜電放電保護裝置之前述第1雜質區域與前述第1接觸雜質區域係與前述半導體積體電路之電源供應線電性連接；前述靜電放電保護裝置之前述第2雜質區域與前述第2接觸雜質區域係與前述半導體積體電路之基準電壓線電性連接。
本發明之半導體積體電路之第7特徵在於除了上述第5特徵以外，另外，前述靜電放電保護裝置之前述第1雜質區域與前述第1接觸雜質區域係與前述半導體積體電路之電源供應線電性連接；前述靜電放電保護裝置之前述第2雜質區域係與前述半導體積體電路之外部連接用之信號端子電性連接；前述靜電放電保護裝置之前述第2接觸雜質區域係與前述半導體積體電路之基準電壓線電性連接。
本發明之半導體積體電路之第8特徵在於除了上述第5特徵以外，另外前述靜電放電保護裝置之前述第1雜質區域與前述第1接觸雜質區域係與前述半導體積體電路之外部連接用之信號端子電性連接；前述靜電放電保護裝置之前述第2雜質區域與前述第2接觸雜質區域係與前述半導體積體電路之基準電壓線電性連接。
依據上述第1至第4特徵之半導體積體電路，對形成於P型半導體基板上之半導體積體電路，作為靜電放電保護裝置全體，可縮小佈局尺寸，且由於裝載有以低通電電壓動作之高性能閘流體構造之靜電保護裝置，故可抑制積集靜電放電保護裝置引起之晶片尺寸增大，可減低半導體積體電路之晶片成本，並可保護半導體積體電路之內部電路以防止因靜電放電而施加過電流或過電壓。
依據上述第5至第8特徵之半導體積體電路，對形成於N型半導體基板上之半導體積體電路，作為靜電放電保護裝置全體，可縮小佈局尺寸，且由於裝載有以低通電電壓動作之高性能閘流體構造之靜電保護裝置，故可抑制積集靜電放電保護裝置引起之晶片尺寸增大，可減低半導體積體電路之晶片成本，並可保護半導體積體電路之內部電路以防止因靜電放電而施加過電流或過電壓。
尤其是依據第2或第6特徵之半導體積體電路，對基準電壓線，正之電荷流入電源供應線，或對電源供應線，負之電荷流入基準電壓線之情形，介裝於電源供應線與基準電壓線間之靜電放電保護裝置吸收過電流作為低電阻迂迴電路，故可避免對介裝於電源供應線與基準電壓線間之半導體積體電路之內部電路施加過電流或過電壓。
又，依據第3或第7特徵之半導體積體電路，對外部連接用之信號端子，正之電荷流入電源供應線，或對電源供應線，負之電荷流入外部連接用之信號端子之情形，介裝於電源供應線與外部連接用之信號端子間之靜電放電保護裝置吸收過電流作為低電阻迂迴電路，故可避免對連接於電源供應線與外部連接用之信號端子之半導體積體電路之內部電路施加過電流或過電壓。
又，依據第4或第8特徵之半導體積體電路，對基準電壓線，正之電荷流入外部連接用之信號端子，或對外部連接用之信號端子，負之電荷流入基準電壓線之情形，介裝於外部連接用之信號端子與基準電壓線間之靜電放電保護裝置吸收過電流作為低電阻迂迴電路，故可避免對連接於基準電壓線與外部連接用之信號端子之半導體積體電路之內部電路施加過電流或過電壓。
其次，參照圖式，說明關於本發明之靜電放電保護裝置與半導體積體電路(以下，適宜地稱為「本發明裝置」與「本發明電路」)。
(第1實施型態)
圖1係模式地表示本發明裝置之第1實施型態之閘流體構造之剖面構造。如圖1所示，本發明裝置係具備P型半導體基板1、形成於P型半導體基板1之表面之N型井2、濃度高於形成於P型半導體基板1之表面之N型井2之N型陰極雜質區域6(相當於第1雜質區域)、濃度高於形成於P型半導體基板1之表面之P型半導體基板1之P型接觸雜質區域7(相當於第1接觸雜質區域)、在N型井2之表面上，下面接觸於N型井2之表面而形成之P型陽極雜質區域4(相當於第2雜質區域)、濃度高於形成於N型井2之表面之N型井2之N型接觸雜質區域5(相當於第2接觸雜質區域)、及濃度高於跨過P型半導體基板1與N型井2之境界區域之P型半導體基板1與N型井2之兩表面而形成之N型井2之N型境界雜質區域8所構成。為了使形成於P型半導體基板1與N型井2之表面之各雜質區域5~8之鄰接之相互間分離，設置有元件分離絕緣體3。
藉由P型陽極雜質區域4、N型井2、P型半導體基板1、N型陰極雜質區域6之4區域形成PNPN構造之閘流體，P型陽極雜質區域4為該閘流體之陽極，N型陰極雜質區域6為陰極。又，N型境界雜質區域8係設置用來使該閘流體呈現通電狀態之觸發電壓(通電電壓)低電壓化。N型境界雜質區域8與P型半導體基板1形成PN接合，以反向偏壓施加至該PN接合之際之開啟所產生之電流作為觸發信號，使閘流體呈現通電狀態。
P型陽極雜質區域4係設於比N型井2表面更上層之半導體層，以多晶矽或單晶矽而藉由既知之成膜方法所形成。
在各雜質區域4~8及元件分離絕緣體3之上方，形成層間絕緣膜9。在層間絕緣膜9上，形成金屬布線11~14。P型陽極雜質區域4係介著填充於貫通P型陽極雜質區域4上之層間絕緣膜9之接觸孔之接觸金屬10a與金屬布線11而連接至陽極端子23。N型接觸雜質區域5係介著填充於貫通N型接觸雜質區域5上之層間絕緣膜9之接觸孔之接觸金屬10b與金屬布線12而連接至N型井端子24。N型陰極雜質區域6係介著填充於貫通N型陰極雜質區域6上之層間絕緣膜9之接觸孔之接觸金屬10c與金屬布線13而連接至陰極端子25。P型接觸雜質區域7係介著填充於貫通P型接觸雜質區域7上之層間絕緣膜9之接觸孔之接觸金屬10d與金屬布線14而連接至P型半導體基板端子26。
在圖13所示之以往之閘流體構造中，在閘流體之陽極區域之P型高濃度雜質區域33與N型高濃度雜質區域8之間設有將兩者分離之元件分離絕緣體3，而將P型高濃度雜質區域33與N型高濃度雜質區域8電性絕緣。在本實施型態中，將閘流體之陽極之P型陽極雜質區域4形成於比N型井2之表面更上層，而將P型陽極雜質區域4與N型境界雜質區域8電性絕緣。在半導體積體電路之製造過程中，使用自我對準金屬矽化製程之情形，例如，在P型陽極雜質區域4之側壁，藉由沈積或氧化形成未形成金屬矽化層之絕緣膜，可使閘流體之P型陽極雜質區域4與N型境界雜質區域8電性絕緣。元件分離絕緣體3之最小加工尺寸一般大於絕緣膜厚度，故如本實施型態所示，由於將閘流體之陽極區域之P型陽極雜質區域4形成於比N型井2之表面更上層，故無必要在兩區域4a、8間設置元件分離絕緣體3，可縮短P型陽極雜質區域4與N型境界雜質區域8之距離，且可縮小閘流體之電流方向(圖1上之左右方向)之佈局尺寸。
圖2係以2維過程模擬器作成圖1所示之本發明裝置之閘流體構造，以2維元件模擬器計算其電流-電壓特性，而表示陽極電流-陽極電壓特性之圖。由此陽極電流-陽極電壓特性可知：由於將本實施型態之P型陽極雜質區域4以接觸於N型井2之表面形成於比N型井2之表面更上層，故可形成具備可利用比N型境界雜質區域8與P型半導體基板1之PN接合之反向偏壓施加時之開啟電壓所規定之通電電壓更低之電壓使大電流流通之快回特性之閘流體構造之靜電放電保護裝置。
(第2實施型態)
圖3係模式地表示使用本發明裝置之第2實施型態之閘流體構造之剖面構造。如圖3所示，本發明裝置係具備P型半導體基板1、形成於P型半導體基板1之表面之N型井2、濃度高於形成於P型半導體基板1之表面之N型井2之N型陰極雜質區域6、濃度高於形成於P型半導體基板1之表面之P型半導體基板1之P型接觸雜質區域7、在N型井2與後述之N型境界雜質區域8之表面上，下面接觸於N型井2與N型境界雜質區域8之兩表面而形成之P型陽極雜質區域4a、濃度高於形成於N型井2之表面之N型井2之N型接觸雜質區域5、及濃度高於跨過P型半導體基板1與N型井2之境界區域之P型半導體基板1與N型井2之兩表面而形成之N型井2之N型境界雜質區域8所構成。又，為了使形成於P型半導體基板1與N型井2之表面之各雜質區域5~8之鄰接之相互間分離，設置有元件分離絕緣體3。
藉由P型陽極雜質區域4a、N型井2、P型半導體基板1、N型陰極雜質區域6之4區域形成PNPN構造之閘流體，P型陽極雜質區域4a為該閘流體之陽極，N型陰極雜質區域6為陰極。又，N型境界雜質區域8係設置用來使該閘流體呈現通電狀態之觸發電壓(通電電壓)低電壓化。N型境界雜質區域8與P型半導體基板1形成PN接合，以反向偏壓施加至該PN接合之際之開啟所產生之電流作為觸發信號，使閘流體呈現通電狀態。
P型陽極雜質區域4a係設於比N型井2表面更上層之半導體層，以多晶矽或單晶矽而藉由既知之成膜方法所形成。
第2實施型態之P型陽極雜質區域4a係與第1實施型態之P型陽極雜質區域4同樣地形成於比N型井2之表面更上層，但異於第1實施型態之P型陽極雜質區域4，係接觸於N型井2與N型境界雜質區域8之兩表面而形成。P型陽極雜質區域4a以外之構成與第1實施型態相同，各雜質區域4a、5~7、與陽極端子23、N型井端子24、陰極端子25、P型半導體基板端子26之連接也與第1實施型態相同，故不作重複說明。
在圖13所示之以往之閘流體構造中，在閘流體之陽極區域之P型高濃度雜質區域33與N型高濃度雜質區域8之間設有將兩者分離之元件分離絕緣體3，而將P型高濃度雜質區域33與N型高濃度雜質區域8電性絕緣。在第2實施型態中，將閘流體之陽極之P型陽極雜質區域4a形成於比N型井2與N型境界雜質區域8之表面更上層，而將P型陽極雜質區域4a與N型境界雜質區域8電性絕緣。但在P型陽極雜質區域4a與N型境界雜質區域8之界面形成有PN接合。在半導體積體電路之製造過程中，使用自我對準金屬矽化製程之情形，在第2實施型態中，N型境界雜質區域8之上面被P型陽極雜質區域4a所覆蓋，故P型陽極雜質區域4a與N型境界雜質區域8之表面不會被自我對準金屬矽化膜所短路，可使兩區域4a、8電性絕緣。元件分離絕緣體3之最小加工尺寸一般大於絕緣膜厚度，故如第2實施型態所示，由於將閘流體之陽極區域之P型陽極雜質區域4a形成於比N型井2與N型境界雜質區域8之兩表面更上層，故無必要在兩區域4a、8間設置元件分離絕緣體3，且與第1實施型態相比，可進一步縮短P型陽極雜質區域4a與N型境界雜質區域8之距離，且可縮小閘流體之電流方向(圖3上之左右方向)之佈局尺寸。
又，在本第2實施型態中，雖例示N型境界雜質區域8之上面被P型陽極雜質區域4a完全覆蓋，但N型境界雜質區域8之上面被P型陽極雜質區域4a局部地覆蓋也無妨。此情形，與第1實施型態同樣地，在半導體積體電路之製造過程中，使用自我對準金屬矽化製程之情形，例如，在P型陽極雜質區域4之側壁，藉由沈積或氧化形成未形成金屬矽化層之絕緣膜，可使閘流體之P型陽極雜質區域4與N型境界雜質區域8電性絕緣。
圖4係以2維過程模擬器作成圖3所示之本發明裝置之閘流體構造，以2維元件模擬器計算其電流-電壓特性，而表示陽極電流-陽極電壓特性之圖。由此陽極電流-陽極電壓特性可知：由於將第2實施型態之P型陽極雜質區域4a在N型井2與N型境界雜質區域8之兩表面之上層，以接觸於該兩表面之方式形成，故可形成具備可利用比N型境界雜質區域8與P型半導體基板1之PN接合之反向偏壓施加時之開啟電壓所規定之通電電壓更低之電壓使大電流流通之快回特性之閘流體構造之靜電放電保護裝置。又，在第2實施型態中，由於採用在P型陽極雜質區域4a之下部存在有PN接合深度淺於N型井2之N型境界雜質區域8之構造，故本發明裝置之通電電壓如圖4所示，可獲得比圖13所示之以往之閘流體構造之通電電壓(31V：參照圖15)、及P型陽極雜質區域4a與N型境界雜質區域8未接觸之第1實施型態之通電電壓(27V：參照圖2)更低之電壓(15V)之通電電壓，可獲得可減低對半導體積體電路之過電壓施加之靜電放電保護裝置。
(第3實施型態)
其次，參照圖5~圖7說明有關具備第1實施型態或第2實施型態之本發明裝置之之半導體積體電路(本發明電路)。在此，本發明電路30係將本發明裝置31及除了本發明裝置31以外之本發明電路30之內部電路32形成於共通之P型半導體基板(未圖示)上。
圖5係模式地表示本發明電路30內具備有本發明裝置31作為電源供應線28與基準電壓線29間之靜電放電保護電路之情形之實施例之電路區塊圖，表示本發明裝置31之陽極端子23、N型井端子24、陰極端子25、P型半導體基板端子26之各端子、與本發明電路30之電源供應線28及基準電壓線29之連接關係。如圖5所示，在本實施例中，陽極端子23與N型井端子24連接於電源供應線28，陰極端子25與P型半導體基板端子26連接於基準電壓線29。又，在電源供應線28與基準電壓線29間，連接由靜電放電中被保護之對象之內部電路32。又，電源供應線28係連接於由外部受到電源電壓之供應之電源供應端子21，基準電壓線29係連接於由外部受到基準電壓之供應之基準電壓端子22。
在圖5所示之本發明電路30中，在以基準電壓端子22為基準，靜電放電所產生之正電荷流入電源供應端子21之情形，或以電源供應端子21為基準，靜電放電所產生之負電荷流入基準電壓端子22之情形，本發明裝置31之閘流體呈現通電狀態，而在電源供應線28與基準電壓線29間形成低電阻之迂迴路，可介由本發明裝置31之閘流體而使上述電荷產生之過電流由電源供應端子21流向基準電壓端子22。又，在以基準電壓端子22為基準，靜電放電所產生之負電荷流入電源供應端子21之情形，或以電源供應端子21為基準，靜電放電所產生之正電荷流入基準電壓端子22之情形，可利用存在於本發明裝置31之P型半導體基板端子26與N型井端子24間之P型半導體基板1與N型井2之PN接合構成之二極體，使電流流向順方向，故可介著本發明裝置31之二極體，使上述電荷產生之過電流迂迴由基準電壓端子22流向電源供應端子21。
圖6係模式地表示本發明電路30內具備有本發明裝置31作為電源供應線28與外部連接用之信號線27間之靜電放電保護電路之情形之實施例之電路區塊圖，表示本發明裝置31之陽極端子23、N型井端子24、陰極端子25、P型半導體基板端子26之各端子、與本發明電路30之外部連接用之信號線27、電源供應線28及基準電壓線29之連接關係。如圖6所示，在本實施例中，陽極端子23與N型井端子24連接於電源供應線28，陰極端子25連接於外部連接用之信號線27，P型半導體基板端子26連接於基準電壓線29。又，在電源供應線28與基準電壓線29間，連接由靜電放電中被保護之對象之內部電路32，外部連接用之信號線27係連接於之內部電路32內之電路元件(未圖示)。又，外部連接用之信號線27係連接於外部連接用之信號端子20，電源供應線28係連接於由外部受到電源電壓之供應之電源供應端子21，基準電壓線29係連接於由外部受到基準電壓之供應之基準電壓端子22。
在圖6所示之本發明電路30中，在以外部連接用之信號端子20為基準，靜電放電所產生之正電荷流入電源供應端子21之情形，或以電源供應端子21為基準，靜電放電所產生之負電荷流入外部連接用之信號端子20之情形，本發明裝置31之閘流體呈現通電狀態，而在電源供應線28與外部連接用之信號線27間形成低電阻之迂迴路，可介由本發明裝置31之閘流體而使上述電荷產生之過電流由電源供應端子21流向外部連接用之信號端子20。
圖7係模式地表示本發明電路30內具備有本發明裝置31作為基準電壓線29與外部連接用之信號線27間之靜電放電保護電路之情形之實施例之電路區塊圖，表示本發明裝置31之陽極端子23、N型井端子24、陰極端子25、P型半導體基板端子26之各端子、與本發明電路30之外部連接用之信號線27、電源供應線28及基準電壓線29之連接關係。如圖7所示，在本實施例中，陽極端子23與N型井端子24連接於外部連接用之信號線27，陰極端子25與P型半導體基板端子26連接於基準電壓線29。又，在電源供應線28與基準電壓線29間，連接由靜電放電中被保護之對象之內部電路32，外部連接用之信號線27係連接於之內部電路32內之電路元件(未圖示)。又，外部連接用之信號線27係連接於外部連接用之信號端子20，電源供應線28係連接於由外部受到電源電壓之供應之電源供應端子21，基準電壓線29係連接於由外部受到基準電壓之供應之基準電壓端子22。
在圖7所示之本發明電路30中，在以基準電壓端子22為基準，靜電放電所產生之正電荷流入外部連接用之信號端子20之情形，或以外部連接用之信號端子20為基準，靜電放電所產生之負電荷流入基準電壓端子22之情形，本發明裝置31之閘流體呈現通電狀態，而在外部連接用之信號線27與基準電壓端子22間形成低電阻之迂迴路，可介由本發明裝置31之閘流體而使上述電荷產生之過電流由外部連接用之信號端子20流向基準電壓端子22。又，在以基準電壓端子22為基準，靜電放電所產生之負電荷流入外部連接用之信號端子20之情形，或以外部連接用之信號端子20為基準，靜電放電所產生之正電荷流入基準電壓端子22之情形，可利用存在於本發明裝置31之P型半導體基板端子26與N型井端子24間之P型半導體基板1與N型井2之PN接合構成之二極體，使電流流向順方向，故可介著本發明裝置31之二極體，使上述電荷產生之過電流迂迴由基準電壓端子22流向外部連接用之信號端子20。
以上，參照圖5~圖7說明本發明電路之實施例，但組合圖5~圖7所例示之本發明裝置31之配置方法而將本發明裝置31複數個配置於1個半導體積體電路內也相當理想。又，對1個外部連接用之信號線27，組合圖6所示之本發明裝置31與圖7所示之本發明裝置31而設置雙方也無妨。
(別的實施型態)
在上述第1及第2實施型態之本發明裝置中，假想半導體基板1之導電型(第1導電型)為P型，N型井2之導電型(第2導電型)為N型之情形加以說明，但半導體基板1為N型，井2為P型也無妨。此情形，各雜質區域之導電型分別將P型替換為N型，N型替換為P型，並替換陽極雜質區域與陰極雜質區域之位置，替換陽極端子與陰極端子之位置，替換井端子與半導體基板端子之導電型之記載。
更具體而言，圖1及圖3所示之P型半導體基板1、N型井2、P型陽極雜質區域4、4a、N型接觸雜質區域5、N型陰極雜質區域6、P型接觸雜質區域7、N型境界雜質區域8係在對應於圖1之圖8及對應於圖3之圖9中，依記載順序，成為N型半導體基板41、P型井42、N型陰極雜質區域44、44a、P型接觸雜質區域45、P型陽極雜質區域46、P型接觸雜質區域47、P型境界雜質區域48。又，圖1及圖3所示之陽極端子23、N型井端子24、陰極端子25、P型半導體基板端子26係在，圖8及圖9中，依記載順序，成為陰極端子55、P型井端子54、陽極端子53、N型半導體基板端子56。
又，在對應於第3實施型態之圖5~圖7所例示之本發明電路30之具備有圖8及圖9所示之本發明裝置61之半導體積體電路(本發明電路)60中，本發明裝置61之陽極端子53、P型井端子54、陰極端子55、N型半導體基板端子56之各端子、與本發明電路30之外部連接用之信號線27、電源供應線28及基準電壓線29之間之連接關係分別會變成模式地例示於圖10~圖12之連接關係。
本發明可利用於從靜電放電導致在半導體積體電路發生之過電流或過電壓當中保護半導體積體電路內之電路元件用之閘流體構造之靜電放電保護裝置、及具備靜電放電保護裝置之半導體積體電路。
1．．．P型半導體基板
2．．．N型井
3．．．元件分離絕緣體
4、4a．．．P型陽極雜質區域(第2雜質區域)
5．．．N型接觸雜質區域(第2接觸雜質區域)
6．．．N型陰極雜質區域(第1雜質區域)
7．．．P型接觸雜質區域(第1接觸雜質區域)
8．．．N型境界雜質區域
9．．．層間絕緣膜
10a~10f．．．接觸金屬
11~16．．．金屬布線
20．．．外部連接用之信號端子
21．．．電源供應端子
22．．．基準電壓端子
23．．．陽極端子
24．．．N型井端子
25．．．陰極端子
26．．．P型半導體基板端子
27．．．外部連接用之信號線
28．．．電源供應線
29．．．基準電壓線
30、60．．．本發明之半導體積體電路
31、61．．．本發明之靜電放電保護裝置
32．．．半導體積體電路之內部電路
33．．．以往之靜電放電保護裝置之P型高濃度雜質區域(陽極區域)
34．．．以往之靜電放電保護裝置
35．．．以往之靜電放電保護裝置之陽極端子
36．．．以往之靜電放電保護裝置之陰極端子
41．．．N型半導體基板
42．．．P型井
44、44a．．．N型陰極雜質區域(第2雜質區域)
45．．．P型接觸雜質區域(第2接觸雜質區域)
46．．．P型陽極雜質區域(第1雜質區域)
47．．．P型接觸雜質區域(第1接觸雜質區域)
48．．．P型境界雜質區域
53．．．陽極端子
54．．．P型井端子
55．．．陰極端子
56．．．N型半導體基板端子
圖1係模式地表示使用本發明之靜電放電保護裝置之P型半導體基板之第1實施型態之剖面構造之概略剖面圖。
圖2係表示圖1所示之本發明之靜電放電保護裝置之第1實施型態之剖面構造之電流-電壓特性之特性圖。
圖3係模式地表示使用本發明之靜電放電保護裝置之P型半導體基板之第2實施型態之剖面構造之概略剖面圖。
圖4係表示圖3所示之本發明之靜電放電保護裝置之第2實施型態之剖面構造之電流-電壓特性之特性圖。
圖5係模式地表示使用本發明之P型半導體基板之半導體積體電路之圖1或圖3所示之靜電放電保護裝置之一構成例之電路區塊圖。
圖6係模式地表示使用本發明之P型半導體基板之半導體積體電路之圖1或圖3所示之靜電放電保護裝置之另一構成例之電路區塊圖。
圖7係模式地表示使用本發明之P型半導體基板之半導體積體電路之圖1或圖3所示之靜電放電保護裝置之另一構成例之電路區塊圖。
圖8係模式地表示使用本發明之靜電放電保護裝置之N型半導體基板之別的實施型態之剖面構造之概略剖面圖。
圖9係模式地表示使用本發明之靜電放電保護裝置之N型半導體基板之另一別的實施型態之剖面構造之概略剖面圖。
圖10係模式地表示使用本發明之N型半導體基板之半導體積體電路之圖8或圖9所示之靜電放電保護裝置之一構成例之電路區塊圖。
圖11係模式地表示使用本發明之N型半導體基板之半導體積體電路之圖8或圖9所示之靜電放電保護裝置之另一構成例之電路區塊圖。
圖12係模式地表示使用本發明之N型半導體基板之半導體積體電路之圖8或圖9所示之靜電放電保護裝置之另一構成例之電路區塊圖。
圖13係模式地表示以往之靜電放電保護裝置之剖面構造之一例之概略剖面圖。
圖14係表示具備圖13所示之以往之靜電放電保護裝置之半導體積體電路之一構成例之電路區塊圖。
圖15係表示圖13所示之以往之靜電放電保護裝置之剖面構造之電流-電壓特性之特性圖。
1．．．P型半導體基板
2．．．N型井
3．．．元件分離絕緣體
4．．．P型陽極雜質區域(第2雜質區域)
5．．．N型接觸雜質區域(第2接觸雜質區域)
6．．．N型陰極雜質區域(第1雜質區域)
7．．．P型接觸雜質區域(第1接觸雜質區域)
8．．．N型境界雜質區域
9．．．層間絕緣膜
10a~10d．．．接觸金屬
11~14．．．金屬布線
23．．．陽極端子
24．．．N型井端子
25．．．陰極端子
26．．．P型半導體基板端子
Claims (12)
- 一種靜電放電保護裝置，其特徵在於：其係用於保護半導體積體電路內之電路元件以防止靜電放電而產生於前述半導體積體電路之過電流或過電壓之閘流體構造之靜電放電保護裝置，且包含：第1導電型之半導體基板，其係形成前述半導體積體電路；與前述第1導電型相反導電型之第2導電型之井，其係形成於前述半導體基板表面；第1雜質區域，其係形成於前述半導體基板表面之前述第2導電型且雜質濃度高於前述井之成為前述閘流體構造之陰極及陽極之一方；第1接觸雜質區域，其係形成於前述半導體基板表面之前述第1導電型且雜質濃度高於前述半導體基板；第2雜質區域，其係在前述井表面上，下面接觸於前述井表面而形成之第1導電型且成為前述閘流體構造之陰極及陽極之另一方；第2接觸雜質區域，其係形成於前述井表面之前述第2導電型且雜質濃度高於前述井；及境界雜質區域，其係跨過前述半導體基板與前述井之境界區域之前述半導體基板表面與前述井表面之雙方而形成之前述第2導電型且雜質濃度高於前述井。
- 如請求項1之靜電放電保護裝置，其中前述第2雜質區域係以多晶矽、或單晶矽所形成。
- 如請求項1之靜電放電保護裝置，其中前述第2雜質區域係跨過前述井表面與前述境界雜質區域表面之兩表面而與該兩表面相接。
- 如請求項1之靜電放電保護裝置，其中前述第2雜質區域係以多晶矽、或單晶矽所形成，跨過前述井表面與前述境界雜質區域表面之兩表面而與該兩表面相接。
- 一種半導體積體電路，其特徵在於：其係形成於P型半導體基板上，且包含：如請求項1至4中任一項之靜電放電保護裝置，其係前述第1導電型為P型，前述第2導電型為N型。
- 如請求項5之半導體積體電路，其中前述靜電放電保護裝置之前述第2雜質區域與前述第2接觸雜質區域係與前述半導體積體電路之電源供應線電性連接；前述靜電放電保護裝置之前述第1雜質區域與前述第1接觸雜質區域係與前述半導體積體電路之基準電壓線電性連接。
- 如請求項5之半導體積體電路，其中前述靜電放電保護裝置之前述第2雜質區域與前述第2接觸雜質區域係與前述半導體積體電路之電源供應線電性連接；前述靜電放電保護裝置之前述第1雜質區域係與前述半導體積體電路之外部連接用之信號端子電性連接；前述靜電放電保護裝置之前述第1接觸雜質區域係與前述半導體積體電路之基準電壓線電性連接。
- 如請求項5之半導體積體電路，其中前述靜電放電保護裝置之前述第2雜質區域與前述第2接觸雜質區域係與前述半導體積體電路之外部連接用之信號端子電性連接；前述靜電放電保護裝置之前述第1雜質區域與前述第1接觸雜質區域係與前述半導體積體電路之基準電壓線電性連接。
- 一種半導體積體電路，其特徵在於：其係形成於N型半導體基板上，且包含：如請求項1至4中任一項之靜電放電保護裝置，其係前述第1導電型為N型，前述第2導電型為P型。
- 如請求項9之半導體積體電路，其中前述靜電放電保護裝置之前述第1雜質區域與前述第1接觸雜質區域係與前述半導體積體電路之電源供應線電性連接；前述靜電放電保護裝置之前述第2雜質區域與前述第2接觸雜質區域係與前述半導體積體電路之基準電壓線電性連接。
- 如請求項9之半導體積體電路，其中前述靜電放電保護裝置之前述第1雜質區域與前述第1接觸雜質區域係與前述半導體積體電路之電源供應線電性連接；前述靜電放電保護裝置之前述第2雜質區域係與前述半導體積體電路之外部連接用之信號端子電性連接；前述靜電放電保護裝置之前述第2接觸雜質區域係與前述半導體積體電路之基準電壓線電性連接。
- 如請求項9之半導體積體電路，其中前述靜電放電保護裝置之前述第1雜質區域與前述第1接觸雜質區域係與前述半導體積體電路之外部連接用之信號端子電性連接；前述靜電放電保護裝置之前述第2雜質區域與前述第2接觸雜質區域係與前述半導體積體電路之基準電壓線電性連接。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007301534A JP4245644B1 (ja) | 2007-11-21 | 2007-11-21 | 静電気放電保護装置及びこれを備えた半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200937615A TW200937615A (en) | 2009-09-01 |
| TWI382525B true TWI382525B (zh) | 2013-01-11 |
Family
ID=40559952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW97140474A TWI382525B (zh) | 2007-11-21 | 2008-10-22 | Electrostatic discharge protection device and its semiconductor integrated circuit |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP4245644B1 (zh) |
| TW (1) | TWI382525B (zh) |
| WO (1) | WO2009066524A1 (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112014006895B4 (de) * | 2014-08-26 | 2024-05-29 | Mitsubishi Electric Corporation | Halbleiteranordnung |
| US10366974B2 (en) * | 2017-05-15 | 2019-07-30 | Nxp B.V. | Electrostatic discharge (ESD) protection device and method for operating an ESD protection device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007012864A (ja) * | 2005-06-30 | 2007-01-18 | Nippon Telegr & Teleph Corp <Ntt> | 静電放電保護回路 |
| JP2007042711A (ja) * | 2005-08-01 | 2007-02-15 | Seiko Epson Corp | 静電気保護部を備えるオペアンプ回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62295448A (ja) * | 1986-04-11 | 1987-12-22 | テキサス インスツルメンツ インコ−ポレイテツド | 静電気に対する保護装置を備えた集積回路 |
| JP2755570B2 (ja) * | 1996-04-23 | 1998-05-20 | 華邦電子股▲ふん▼有限公司 | 静電気放電保護回路の製造方法 |
| JP4256544B2 (ja) * | 1998-08-25 | 2009-04-22 | シャープ株式会社 | 半導体集積回路の静電気保護装置、その製造方法および静電気保護装置を用いた静電気保護回路 |
| JP2001291836A (ja) * | 2000-04-11 | 2001-10-19 | Seiko Epson Corp | 静電気保護用半導体装置 |
| JP3810375B2 (ja) * | 2003-03-14 | 2006-08-16 | ローム株式会社 | 半導体装置 |
| EP1656721A4 (en) * | 2003-08-21 | 2008-05-07 | Fultec Pty Ltd | INTEGRATED ELECTRONIC DISCONNECT CIRCUITS, ASSOCIATED METHODS AND SYSTEMS |
| JP2005079287A (ja) * | 2003-08-29 | 2005-03-24 | Nec Electronics Corp | 集積回路 |
-
2007
- 2007-11-21 JP JP2007301534A patent/JP4245644B1/ja not_active Expired - Fee Related
-
2008
- 2008-10-20 WO PCT/JP2008/068931 patent/WO2009066524A1/ja active Application Filing
- 2008-10-22 TW TW97140474A patent/TWI382525B/zh not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2009130025A (ja) | 2009-06-11 |
| JP4245644B1 (ja) | 2009-03-25 |
| WO2009066524A1 (ja) | 2009-05-28 |
| TW200937615A (en) | 2009-09-01 |
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