JP6894715B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置、特に半導体集積回路に内蔵され、半導体集積回路の内部回路をＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ：静電気放電）等のサージから保護する静電保護素子としての半導体装置に関する。

ＥＳＤとは一般に人体等によって引き起こされる静電気の放電を意味し、半導体集積回路の分野では、特に半導体集積回路の外部端子等を介して半導体集積回路の内部に侵入するサージ等を意味する。このＥＳＤによって半導体集積回路が損傷する場合がある。すなわち、外部から印加されるサージ等による放電電流が半導体集積回路内部の半導体素子内に流れ、局部的な発熱、電界集中等により半導体素子が損傷する場合である。ＥＳＤによる損傷では、サージ等が半導体集積回路の入出力端子、あるいは電源端子等の外部端子を経由して半導体集積回路の内部回路に至ることにより該内部回路を損傷させ、半導体集積回路の機能の劣化や故障等を発生させる。

特に、大規模集積回路（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＬＳＩ）に代表される近年の半導体集積回路においてはますますトランジスタ等の内部素子が微細になる傾向にあるので、ＥＳＤに対する耐性が以前にも増して重要な課題となってきている。そのため、半導体集積回路に内蔵され、ＥＳＤから半導体集積回路を保護する素子、すなわちＥＳＤ保護素子についての検討がさまざまな観点から精力的に行われている。

従来、半導体集積回路のＥＳＤ保護素子としてはＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：電界効果トランジスタ）を用いるのが一般的であったが、近年ではダイオードが主流となっている。ＬＳＩに代表される半導体集積回路では、例えばシリコンによる半導体ウェハにＰ型の不純物を打ち込んでＰ型トランジスタ、Ｎ型の不純物を打ち込んでＮ型トランジスタを構成しているので、必然的にＰ型領域とＮ型領域との接点、すなわちＰＮ接合が存在する。このＰＮ接合によって、Ｐ型領域からＮ型領域へは電流が流れやすいが、Ｎ型領域からＰ型領域へは電流が流れにくいという、いわゆるダイオード特性（整流作用）が発現される。ダイオードによるＥＳＤ保護素子はこの整流作用を利用したものである。つまり、ダイオードによるＥＳＤ保護素子は、電源端子や入出力端子から半導体集積回路に侵入したＥＳＤに起因するサージ電流を、流れる電流に対して方向性をもつダイオードを介して電源配線や基板に流すことによって、半導体集積回路の内部回路を保護している。

ダイオードを用いたＥＳＤ保護素子の従来技術として、例えば特許文献１に開示された静電放電保護回路が知られている。特許文献１に係る静電放電保護回路は、半導体基板内で第２導電型領域と接触する第１導電型領域を持つ第１接合ダイオードと、第１導電型領域上に接触する位置に配置された金属系材料層を備える第１ショットキーダイオードとを有している。特許文献１では、このような構成の静電放電保護回路によれば、並列接続されたショットキーダイオードと接合ダイオードとで形成されたダイオード対により、高い電圧領域のＥＳＤサージに対してだけでなく、低い電圧領域のＥＳＤサージに対しても内部回路を保護することが可能であるとしている。

特開２００９−０２７１７０号公報

ところで、スマートフォン等に代表される小型の携帯機器等の普及により、ＬＳＩに代表される半導体集積回路に対してより小型化し、しかもＥＳＤに対する耐性を高めるという、相反する要求が強くなってきている。他方では、高機能化する機器の性能を実現するために、ＬＳＩ等の製造工程では微細化が進み、ＥＳＤに対しては耐性が低くなる方向に進んでいる。たとえば、機器の画面に高精細な映像を表示するためのＬＳＩは、機器自体の実装面積が小さいためＬＳＩ自体の面積（レイアウト面積）も小さく抑えなければならない。しかも、高精細な映像を表示するための回路はいきおい複雑化するため、最先端の製造工程で製造された微細なトランジスタを搭載している。近年のＬＳＩは、このような制約の中でＥＳＤに対する耐性を確保しなければならない。その結果、より小さく、しかも十分な保護機能が確保されたＥＳＤ保護素子の実現は喫緊の課題となっている。

この点、特許文献１に係る静電放電保護回路でもダイオードを用いているが、高い電圧領域に加えて低い電圧領域でもＥＳＤに対する保護機能を実現することを目的として２種類のダイオードを用いるものである。従って、特許文献１に係る静電放電保護回路はレイアウト面積的には増加するという課題を有する。

本発明は、上述した課題を解決するためになされたものであり、レイアウト面積を拡大することなく静電保護機能を向上させることの可能な半導体装置を提供することを目的とする。

本発明に係る半導体装置は、半導体基板と、前記半導体基板の主面内に設けられた第１の不純物濃度を有する第１の導電型の第１の不純物領域と、前記第１の不純物領域を取り囲んで設けられた前記第１の不純物濃度より低い第２の不純物濃度を有する第１の導電型の第２の不純物領域と、前記主面内に設けられるとともに、前記第２の不純物領域と第１の絶縁部を介して配置された第２の導電型の第３の不純物領域と、を含み、前記第１の不純物領域の端部と前記第１の絶縁部の端部とが、前記半導体基板の前記主面と平行な方向において前記第２の不純物領域を介して離間して配置されているものである。

本発明によれば、レイアウト面積を拡大することなく静電保護機能を向上させることの可能な半導体装置を提供することができるという効果を奏する。

第１の実施の形態に係る半導体装置の構成の一例を示す、（ａ）は平面図、（ｂ）は断面図である。 第１の実施の形態に係る半導体装置の作用を説明する、（ａ）は平面図、（ｂ）は断面図である。 第１の実施の形態に係る半導体装置の効果を説明するグラフである。 第２の実施の形態に係る半導体装置の構成の一例を示す、（ａ）は平面図、（ｂ）は断面図である。 比較例に係る半導体装置の構成を示す、（ａ）は平面図、（ｂ）は断面図である。

以下、図面を参照し、本発明を実施するための形態について詳細に説明する。

［第１の実施の形態］
図１ないし図３を参照して、本実施の形態に係るＥＳＤ保護素子としての半導体装置１０について説明する。図１は本実施の形態に係る半導体装置１０の構成の一例を示す図であり、図２は半導体装置１０の作用を説明する図であり、図３は半導体装置１０の効果を説明する図である。

図１（ａ）は半導体装置１０の平面図を、図１（ｂ）は図１（ａ）におけるＡ−Ａ線で切断した断面図を、各々示している。図１（ａ）および図１（ｂ）に示すように、半導体装置１０は、基板１２、ＮＮ層１４、Ｎ＋層１６、ＰＰ層２２、Ｐ＋層２０、絶縁部２４−１、２４−２（以下、総称する場合は「絶縁部２４」）、電極１８、および電極２６を含むダイオードとして構成されている。

本実施の形態に係る基板１２は、一例としてシリコンによる基板を用いている。本実施の形態では、基板１２が、一例としてＰ型不純物が低濃度で拡散された（図１（ｂ）では「Ｐ−」と表記している）Ｐ型基板とされている。しかしながら、基板の種類を限定するものではない。

Ｎ＋層１６は、半導体装置１０の主面Ｓ内にＮ型の不純物が高濃度で島状に拡散された領域である。ＮＮ層１４は、主面Ｓ内にＮ型の不純物がＮ＋層１６よりも低濃度で島状に拡散された領域である。本実施の形態では、Ｎ＋層１６の不純物濃度を、一例として、１×１０^２１ｃｍ^−３、ＮＮ層１４の不純物濃度を、一例として、１×１０^１８ｃｍ^−３とすることができる。また、Ｎ型不純物は特に限定しない。本実施の形態に係る半導体装置１０では、ＮＮ層１４がＮ＋層１６を取り囲むように配置されている。つまり、図１（ａ）に示す平面視においても、図１（ｂ）に示す断面視においても、ＮＮ層１４はＮ＋層１６を含むように配置されている。Ｎ＋層１６およびＮＮ層１４によって、静電保護素子としてのダイオードのＮ型領域が構成されている。

図１（ｂ）に示す電極１８は、例えばタングステン（Ｗ）によって形成され、該ダイオードのＮ側の電極として機能する。

一方、Ｐ＋層２０は、半導体装置１０の主面Ｓ内にＰ型の不純物が高濃度に拡散された領域である。ＰＰ層２２は、Ｐ＋層２０の直下に形成された、Ｐ型の不純物がＰ＋層２０よりも低濃度に拡散された領域である。本実施の形態では、Ｐ＋層２０の不純物濃度を、一例として、１×１０^２１ｃｍ^−３、ＰＰ層２２の不純物濃度を、一例として、１×１０^１８ｃｍ^−３とすることができる。また、Ｐ型不純物としては特に限定されることはなく、例えばＢ（ボロン）を用いることができる。図１（ａ）に示すように、Ｐ＋層２０およびＰＰ層２２は、島状のＮ＋層１６およびＮＮ層１４を取り囲むようにしてリング状に形成されている。Ｐ＋層２０およびＰＰ層２２によって、静電保護素子としてのダイオードのＰ型領域が構成されている。

図１（ａ）に示す電極２６は、例えばタングステン（Ｗ）によって形成され、該ダイオードのＰ側の電極として機能する。

図１（ａ）および図１（ｂ）に示すように、絶縁部２４−１はＮＮ層１４と、Ｐ＋層２０およびＰＰ層２２とを分離するようにＮＮ層１４を取り囲んで形成されている。また、絶縁部２４−２は、Ｐ＋層２０およびＰＰ層２２を周囲から分離するように、Ｐ＋層２０およびＰＰ層２２を取り囲んで形成されている。本実施の形態では、絶縁部２４を、一例としてＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法によって形成されたシリコン酸化膜（ＳｉＯ_２膜）としている。しかしながら、これに限られず、他の方法、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄｉｚａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法によって形成されたシリコン酸化膜としてもよい。

以上の構成を備えた半導体装置１０では、基板１２のＰ−領域とＮＮ層１４との界面にＰＮ接合（ジャンクション）ＰＮ１が形成され、ダイオードとして整流作用を発揮する。
半導体装置１０は、図示しない半導体集積回路の一部として半導体集積回路に形成され、例えば電極２６が該半導体集積回路の基板１２の電位に接続され、電極１８が該半導体集積回路の入出力端子等に接続される。この場合、入出力端子等に進入した負極性のパルス状のＥＳＤは、電極２６→ＰＮ接合ＰＮ１→電極１８の経路を流れ、つまりダイオードを順方向に流れ、入出力端子等に接続された内部回路が保護される。

以下、図２、図３を参照し、半導体装置１０の作用、効果についてより詳細に説明するが、事前に、図５を参照して、比較例に係る半導体装置１００について説明する。

図５（ａ）は半導体装置１００の平面図を、図５（ｂ）は図５（ａ）におけるＣ−Ｃ線で切断した断面図を、各々示している。図５（ａ）および図５（ｂ）に示すように、半導体装置１００は、基板１０２、ＮＮ層１０４、Ｎ＋層１０６、ＰＰ層１１２、Ｐ＋層１１０、絶縁部１１４−１、１１４−２、電極１０８、および電極１１６を含むダイオードとして構成されている。

基板１０２はＰ−基板である。Ｎ＋層１０６は、Ｎ型の不純物が高濃度で拡散された領域である。ＮＮ層１０４は、Ｎ＋層１０６の直下に形成された、Ｎ型の不純物がＮ＋層１０６よりも低濃度で拡散された領域である。半導体装置１００では、ＮＮ層１４がほぼＮ＋層１６の下部のみに配置されている。つまり、図５（ｂ）に示すように、半導体装置１００では、絶縁部１１４−１とＮ＋層１０６とが接して、またはほぼ接して配置されている。また、半導体装置１００では、絶縁部１１４−１の平面視での幅ｄ１３が約２μｍとなっている。

上記の構造を有する半導体装置１００では、基板１０２のｐ−領域とＮＮ層１０４との界面においてＰＮ接合ＰＮ３が形成されている。そして、電極１１６からＥＳＤによるサージ電流Ｉｓ３が進入すると、該サージ電流Ｉｓ３は、図５（ｂ）に示すように、Ｐ＋層１１０→ＰＰ層１１２→基板１０２のＰ−領域→ＮＮ層１０４→Ｎ＋層１０６の経路を通して電極１０８に流れる。つまり、サージ電流Ｉｓ３は幅が約２μｍの絶縁部１１４−１を迂回するようにして流れ、サージ電流Ｉｓ３の主要な経路は絶縁部１１４−１に沿った経路となる。そのため、ＰＮ接合ＰＮ３の平面視での全体の面積Ｓ３に加え、断面視でＮ＋層１０６の端部から、絶縁部１１４−１とＰＮ接合ＰＮ３との接点Ｐ３までの距離ｄ１４、平面視でＮ＋層１０６の端部から接点Ｐ３までの距離ｄ１５、絶縁部１１４−１の基板側の幅ｄ１６が、主として半導体装置１００のＥＳＤに対する保護機能に影響を及ぼす。

図２を参照し、上記の半導体装置１００と比較しつつ、半導体装置１０の作用について説明する。半導体装置１０の素子形状（サイズ）は、半導体装置１００と比較して、Ｎ＋層１６の平面視外形をＮ＋層１０６の平面視外形と略等しくし、絶縁部２４−１の外周を絶縁部１１４−１の外周と略等しくし、絶縁部２４−２の外周および厚さを絶縁部１１４−２の外周および厚さと略等しくしている。その上で、絶縁部２４−１の平面視での幅ｄ３を、半導体装置１００の絶縁部１１４−１の平面視での幅ｄ１３の半分である約１μｍとしている。従って、絶縁部２４−１の外側とＮ＋層１６の外周との間の距離ｄ１は、半導体装置１００の絶縁部１１４−１の外側とＮ＋層１０６の外周との間の距離ｄ１３と略等しくなっている。そのため、半導体装置１００では、絶縁部１１４−１の内側とＮ＋層１０６の外周との間の距離がほぼ０であったものが、半導体装置１０では、絶縁部２４−１の内側とＮ＋層１６の外周との間の距離ｄ２は約１μｍとなっている。

以上の結果、半導体装置１００の形態と比較した半導体装置１０の形態は以下の特徴を有している。
（特徴１）ＰＮ接合ＰＮ１全体の平面視での面積Ｓ１は、半導体装置１００におけるＰＮ接合ＰＮ３全体の平面視での面積Ｓ３より大きい（Ｓ１＞Ｓ３）。換言すれば、ＮＮ層１４の平面視での面積は、半導体装置１００のＮＮ層１０４の面積よりも大きい。
（特徴２）断面視でＮ＋層１６の端部から、絶縁部２４−１とＰＮ接合ＰＮ１との接点Ｐ１までの距離ｄ４は、半導体装置１００において距離ｄ４に相当する距離ｄ１４よりも大きい（ｄ４＞ｄ１４）。
（特徴３）平面視でＮ＋層１６の端部から接点Ｐ１までの距離ｄ５は、半導体装置１００において距離ｄ５に相当する距離ｄ１５よりも大きい（ｄ５＞ｄ１５）。
（特徴４）絶縁部２４−１の基板側の幅ｄ６が、半導体装置１００の絶縁部１１４−１の基板側の幅ｄ１６よりも小さい（ｄ６＜ｄ１６、約１／２倍）。

ここで、半導体装置１０の入出力端子等に進入したＥＳＤによるサージ電流Ｉｓ１は、半導体装置１００と同様、電極２６→ＰＮ接合ＰＮ１→電極１８の経路を流れる。すなわち、図２に示すように、ＥＳＤによるサージ電流Ｉｓ１は、電極２６→Ｐ＋層２０→ＰＰ層２２→基板１２のＰ−領域→ＮＮ層１４→Ｎ＋層１６→電極１８の経路を通って流れる。この際、半導体装置１０は、上記特徴を有していることにより、半導体装置１００と比較したサージ電流Ｉｓ１に対する静電保護機能が向上している。

すなわち、（特徴１）を有していることにより、ＰＮ接合ＰＮ１を介して静電保護素子としての半導体装置１０に流せる電流の量が増加しているので、半導体装置１００と比較した静電保護機能が向上している。（特徴２）を有していることによりＮＮ層１４にかかる電界の大きさが緩和されるので逆方向の耐圧が向上し、特に接点Ｐ１近傍が破壊されにくくなっている。また、半導体装置１０に流せる電流の量も増加している。このことにより、半導体装置１００と比較した静電保護機能が向上している。

また、（特徴３）を有していることにより、半導体装置１０に流せる電流が増加している。また、特に接点Ｐ１近傍にサージ電流Ｉｓ１が集中することが抑制される。そのため、特に接点Ｐ１の近傍が破壊されにくくなっている。このことにより、半導体装置１００と比較した静電保護機能が向上している。（特徴４）を有していることにより、サージ電流Ｉｓ１が絶縁部２４−１を迂回して流れる場合において、基板１２のＰ−領域を流れる経路長が、半導体装置１００において該経路長に相当する長さよりも短くなっている。そのため、半導体装置１０に直列に接続される抵抗（ダイオードとしての半導体装置１０のオン抵抗（順方向抵抗）Ｒｏｎ）の抵抗値が小さくなっている。このことにより、半導体装置１０では半導体装置１００と比較して流せる電流の量が増加し、また半導体装置１０内で発生する熱も低減されるので、半導体装置１００と比較した静電保護機能が向上している。

次に図３を参照して、半導体装置１０の効果について説明する。図３は、本実施の形態に係る半導体装置１０および比較例に係る半導体装置１００の各々のサンプルを実際に製造し、各々のサンプルの電流−電圧特性をプロットして比較したグラフである。ここで、横軸の電圧は半導体装置１０または半導体装置１００に印加する電圧、縦軸は印加した電圧において、半導体装置１０または半導体装置１００に流れる電流を測定した測定値である。図３において、曲線Ｃ１が半導体装置１０の電流−電圧特性を、曲線Ｃ２が半導体装置１００の電流−電圧特性を、各々示している。

図３に示す曲線Ｃ１とＣ２とを比較して明らかなように、半導体装置１０は半導体装置１００と比較して、同じ印加電圧に対して流せる電流の量が増加している。例えば、６Ｖの印加電圧に対して、半導体装置１００が流せる電流は約５．６Ａであるのに対し、半導体装置１０が流せる電流は約７．１Ａとなっている。ここで、図３に示す直線Ｌ１は曲線Ｃ１の近似線を、直線Ｌ２は曲線Ｃ２の近似線を各々示しており、直線Ｌ１あるいは直線Ｌ２の電圧／電流でみた傾きは、半導体装置１０あるいは半導体装置１００のダイオード特性におけるオン抵抗Ｒｏｎに相当する。図３から明らかなように、直線Ｌ１の傾きから求めたオン抵抗Ｒｏｎ１は、直線Ｌ２の傾きから求めたオン抵抗Ｒｏｎ２よりも小さくなっている。これは、主として、半導体装置１０の上記（特徴４）によるものである。以上のように、半導体装置１０では、上記（特徴１）ないし（特徴４）を備えたことにより、半導体装置１００と比較して、流せる電流の量が増加し、さらにオン抵抗Ｒｏｎも減少することにより、静電保護機能が向上している。

以上詳述したように、本実施の形態に係る半導体装置１０によれば、レイアウト面積を拡大することなく静電保護機能を向上させることの可能な半導体装置を提供することができるという効果を奏する。

［第２の実施の形態］
図４を参照して、本実施の形態に係るＥＳＤ保護素子としての半導体装置５０について説明する。図４（ａ）は半導体装置５０の構成の一例を示す平面図であり、図４（ｂ）は、図４（ａ）におけるＢ−Ｂ線で切断した断面図を各々示している。半導体装置５０は、半導体装置１０においてＰ型とＮ型を入れ替えた形態である。すなわち、図４（ａ）および図４（ｂ）に示すように、半導体装置５０は、基板５２、ＰＰ層５４、Ｐ＋層５６、ＮＮ層６２、Ｎ＋層６０、絶縁部６４−１、６４−２（以下、総称する場合は「絶縁部６４」）、電極５８、および電極６６を含むダイオードとして構成されている。

基板５２は、半導体装置１０と同様にシリコンによるＰ−基板を用いている。ただし、半導体装置５０では半導体装置１０に対してＰ型とＮ型が入れ替わっているので、Ｎウエル６８を有し、Ｐ型領域（Ｐ＋層５６、ＰＰ層５４）およびＮ型領域（Ｎ＋層６０、ＮＮ層６２）はＮウエル６８の内部に形成されている。なお、Ｎウエル６８は、基板５２の主面Ｓ内にＮ型の不純物を拡散させて形成したＮ型井戸層である。

Ｐ＋層５６は、半導体装置１０の主面Ｓ内にＰ型の不純物が高濃度で島状に拡散された領域である。ＰＰ層５４は、主面Ｓ内にＰ型の不純物がＰ＋層５６よりも低濃度で拡散された領域である。本実施の形態では、Ｐ＋層５６の不純物濃度を、一例として、１×１０^２１ｃｍ^−３、ＰＰ層５４の不純物濃度を、一例として、１×１０^１８ｃｍ^−３とすることができる。また、Ｐ型不純物としては特に限定されることはなく、例えばＢ（ボロン）を用いることができる。半導体装置５０も半導体装置１０と同様に、ＰＰ層５４がＰ＋層５６を取り囲むように配置されている。つまり、図４（ａ）に示す平面視においても、図４（ｂ）に示す断面視においても、ＰＰ層５４はＰ＋層５６を含むように配置されている。Ｐ＋層５６およびＰＰ層５４によって、静電保護素子としてのダイオードのＰ型領域が構成されている。

図４（ｂ）に示す電極５８は、例えばタングステン（Ｗ）によって形成され、該ダイオードのＰ側の電極として機能する。

一方、Ｎ＋層６０は、半導体装置５０の主面Ｓ内にＮ型の不純物が高濃度に拡散された領域である。ＮＮ層６２は、Ｎ＋層６０の直下に形成されたＮ型の不純物がＮ＋層６０よりも低濃度に拡散された領域である。本実施の形態では、Ｎ＋層６０の不純物濃度を、一例として、１×１０^２１ｃｍ^−３、ＮＮ層６２の不純物濃度を、一例として、１×１０^１８ｃｍ^−３とすることができる。また、Ｎ型不純物としては特に限定されることはなく、例えばＰ（リン）を用いることができる。図４（ａ）に示すように、Ｎ＋層６０およびＮＮ層６２は、島状のＰ＋層５６およびＰＰ層５４を取り囲むようにしてリング状に形成されている。Ｎ＋層６０およびＮＮ層６２によって、静電保護素子としてのダイオードのＮ型領域が構成されている。

図４（ａ）に示す電極６６は、例えばタングステン（Ｗ）によって形成され、該ダイオードのＮ側の電極として機能する。

図４（ａ）および図４（ｂ）に示すように、絶縁部６４−１はＰＰ層５４と、Ｎ＋層６０およびＰＰ層６２とを分離するようにＰＰ層５４を取り囲んで形成されている。また、絶縁部６４−２は、Ｎ＋層６０およびＮＮ層６２を周囲から分離するように、Ｎ＋層６０およびＮＮ層６２を取り囲んで形成されている。本実施の形態に係る絶縁部６４は、一例としてＳＴＩ法、あるいはＬＯＣＯＳ法によって形成されたシリコン酸化膜である。

以上の構成を備えた半導体装置５０では、Ｎウエル６８のＮ領域とＰＰ層５４との界面にＰＮ接合（ジャンクション）ＰＮ２が形成され、ダイオードとして整流作用を発揮する。半導体装置５０は、図示しない半導体集積回路の一部として半導体集積回路に形成され、例えば電極６６が該半導体集積回路のＮウエル６８の電位に接続され、電極５８が該半導体集積回路の入出力端子等に接続される。この場合、入出力端子等に進入した正極性のパルス状のＥＳＤは、電極５８→ＰＮ接合ＰＮ２→電極６６の経路を流れ、つまりダイオードの順方向に流れ、入出力端子等に接続された内部回路が保護される。すなわち、図４（ｂ）に示すように、ＥＳＤによるサージ電流Ｉｓ２は、電極５８→Ｐ＋層５６→ＰＰ層５４→Ｎウエル６８→ＮＮ層６２→Ｎ＋層６０→電極６６の経路を通して流れる。

図４（ａ）および（ｂ）に示す距離ｄ７、距離ｄ８、幅ｄ９、距離ｄ１０、距離ｄ１１、幅ｄ１２、接点Ｐ２は、各々図１（ａ）および（ｂ）に示す距離ｄ１、距離ｄ２、幅ｄ３、距離ｄ４、距離ｄ５、幅ｄ６、接点Ｐ１に相当している。また、半導体装置５０のＰＮ接合ＰＮ２の全体の面積Ｓ２は、半導体装置１０のＰＮ接合ＰＮ１の全体の面積Ｓ１とほぼ等しい。従って、半導体装置５０も半導体装置１０と同様に上記（特徴１）ないし（特徴４）を備えるので、半導体装置１００と比較して、流せる電流の量が増加し、さらにオン抵抗Ｒｏｎも減少することにより、静電保護機能が向上する。その結果、本実施の形態に係る半導体装置５０によっても、レイアウト面積を拡大することなく静電保護機能を向上させることの可能な半導体装置を提供することができるという効果を奏する。

１０ 半導体装置
１２ 基板
１４ ＮＮ層
１６ Ｎ＋層
１８ 電極
２０ Ｐ＋層
２２ ＰＰ層
２４、２４−１、２４−２ 絶縁部
２６ 電極
５０ 半導体装置
５２ 基板
５４ ＰＰ層
５６ Ｐ＋層
５８ 電極
６０ Ｎ＋層
６２ ＮＮ層
６４、６４−１、６４−２ 絶縁部
６６ 電極
６８ Ｎウエル
１００ 半導体装置
１０２ 基板
１０４ ＮＮ層
１０６ Ｎ＋層
１０８ 電極
１１０ Ｐ＋層
１１２ ＰＰ層
１１４−１、１１４−２ 絶縁部
１１６ 電極
Ｉｓ１、Ｉｓ２、Ｉｓ３ サージ電流
ＰＮ１、ＰＮ２、ＰＮ３ ＰＮ接合
Ｓ 主面

Claims (6)

1. 半導体基板と、
   前記半導体基板の主面内に設けられた第１の不純物濃度を有する第１の導電型の第１の不純物領域と、
   前記第１の不純物領域を取り囲んで設けられた前記第１の不純物濃度より低い第２の不純物濃度を有する第１の導電型の第２の不純物領域と、
   前記主面内に設けられるとともに、前記第２の不純物領域と第１の絶縁部を介して配置された第２の導電型の第３の不純物領域と、を含み、
   前記第１の不純物領域の端部と前記第１の絶縁部の端部とが、前記半導体基板の前記主面と平行な方向において前記第２の不純物領域を介して離間して配置されている
   半導体装置。
2. 前記第１の絶縁部は前記主面内に設けられるとともに、前記第２の不純物領域を取り囲んで配置された
   請求項１に記載の半導体装置。
3. 前記第３の不純物領域を取り囲んで配置されるとともに、前記主面内に設けられた第２の絶縁部をさらに含む
   請求項１または請求項２に記載の半導体装置。
4. 前記第３の不純物領域は、第３の不純物濃度を有する第４の不純物領域、および前記第４の不純物領域の下部に配置された前記第３の不純物濃度より低い第４の不純物濃度を有する第５の不純物領域を備える
   請求項１〜請求項３のいずれか１項に記載の半導体装置。
5. 前記半導体基板がＰ型であり、前記第１の導電型がＮ型であり、前記第２の導電型がＰ型である
   請求項１〜請求項４のいずれか１項に記載の半導体装置。
6. 前記半導体基板はＰ型でありかつ前記主面内に設けられたＮ型領域を備え、
   前記第１の導電型がＰ型であり、前記第２の導電型がＮ型であり、
   前記第１の不純物領域、前記第２の不純物領域、および前記第３の不純物領域は、前記Ｎ型領域の内部に配置された
   請求項１〜請求項４のいずれか１項に記載の半導体装置。

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