JP2017212432A - 半導体装置 - Google Patents
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Abstract
Description
一方、トランジスタは、ダイオードに比べて小型でも低消費電力を達成できるため、ダイオードの代替素子としての可能性を秘めている。しかしながら、トランジスタ単体では、ICを保護するために要求される逆電圧防止および過電圧保護の特性を発現することが困難である。
たとえば、ゲート電極をグランド電位に接地した状態でp型ドレイン領域が正(+)、p型ソース領域が負(−)となる電圧を印加すると、トランジスタ構造に内蔵される寄生ダイオード(p型ドレイン領域とn型ボディ領域とのpn接合部からなるpnダイオード)に順方向バイアスが印加されることになる。これにより、当該寄生ダイオードを介してドレイン側からソース側に電流が流れる。ドレイン側からソース側に電流が流れることで、ソースがゲートに対して正の電位となり(つまり、ゲートがソースに対して負となる)、これによりゲート電極の直下のn型ボディ領域に正孔が誘起されてトランジスタがオン状態になる。したがって、IC等の外部デバイスに接続して使用する際、ダイオードに比べて損失が少なく低消費電力であるトランジスタ構造に順方向電流を流すことができるので、小型なチップを採用することができる。その結果、電子機器等において省スペース化を図ることができる。
この構成によれば、定電圧ダイオードのp型部とn型部との接合面積を増やすことができるので、定電圧ダイオードの抵抗値を低減でき、消費電力を低減することができる。その結果、定電圧ダイオードでの損失を低減でき、熱破壊を防止することができる。
この構成によれば、定電圧ダイオードのp型部とn型部とのpn接合部がアクティブ領域を取り囲む一体構造となるので、定電圧ダイオードでの損失をより低減することができる。
本発明の一実施形態に係る半導体装置では、前記外周ダイオードでは、前記n型部が前記p型部よりも内側に配置されていてもよい。
本発明の一実施形態に係る半導体装置では、前記定電圧ダイオードは、前記半導体層上に積層されたポリシリコンからなっていてもよい。
本発明の一実施形態に係る半導体装置では、前記トランジスタ構造は、前記ゲート電極が前記半導体層に形成されたゲートトレンチに埋め込まれたポリシリコンからなるトレンチゲート構造を含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記定電圧ダイオードの降伏電圧が、8V以下であってもよい。
本発明の一実施形態に係る半導体装置では、0.6mm×0.4mm以下の縦横のチップサイズを有していてもよい。
図1は、本発明の一実施形態に係る半導体装置1の模式的な平面図である。図2は、本発明の一実施形態に係る半導体装置1の模式的な底面図である。なお、図1では、半導体装置1の構造を理解し易いように、パッケージ内部を透視して示している。
半導体装置1は、いわゆる面実装が可能な比較的小型の半導体装置として構成されている。半導体装置1の大きさの一例を挙げると、縦方向の寸法Lが0.6mm程度、幅方向の寸法Wが0.4mm程度、厚さ方向の寸法が0.36mm程度である。
半導体素子2は、いわゆるトランジスタとして構成されている。半導体素子2の表面には、ゲートメタル9およびソースメタル10が形成されている。なお、図1および図2では図示しないが、半導体素子2の裏面には、ドレイン電極11(後述)が形成されている。
主リード3は、半導体素子2を裏面側から支持しており、ドレイン電極11(後述)と電気的に接続されている。主リード3は、平面視において、略四角形のメイン部12と、当該メイン部12の端面から選択的に突出した複数の突出部13とを含む。
樹脂パッケージ8は、半導体素子2と、主リード3、第1副リード4および第2副リード5の一部ずつと、第1ワイヤ6と、第2ワイヤ7とを覆っており、たとえば黒色のエポキシ樹脂からなる。
半導体素子2は、トレンチゲート構造のp型チャネルMISFETを備える素子であって、半導体層22、p−型ドレイン領域23、n型ボディ領域24、p+型ソース領域25、n+型ボディコンタクト領域26、ゲート絶縁膜27、ゲート電極28、定電圧ダイオード29、層間絶縁膜30、ゲートメタル9、ソースメタル10およびドレイン電極11を含む。
n+型ボディコンタクト領域26は、p−型エピタキシャル層32の表面からp+型ソース領域25を通過してn型ボディ領域24に達する不純物領域である。これにより、n型ボディ領域24は、n+型ボディコンタクト領域26を介して、p−型エピタキシャル層32の表面側から電気的に接続可能となっている。また、n+型ボディコンタクト領域26は、1×1021cm−3〜5×1021cm−3のn型不純物濃度を有していてもよい。
定電圧ダイオード29は、この実施形態ではポリシリコンからなり、ゲート絶縁膜27上に形成されている。定電圧ダイオード29は、ゲート電極28と同じ工程で形成することができる。定電圧ダイオード29は、図5に示すように、外周領域41に沿って半導体素子2の周縁部に形成された外周ダイオードとして構成されている。外周ダイオードとしての定電圧ダイオード29は、その全体が外周領域41内に配置されていてもよいし、図4および図5に示すように、その一部が外周領域41内に配置され、残りがアクティブ領域40に配置されていてもよい。つまり、定電圧ダイオード29は、アクティブ領域40と外周領域41との間に跨って形成されていてもよい。
ゲートフィンガー42は、図3に示すように、平面視において、半導体素子2の周縁部に沿って略四角環状に形成されており、ゲートフィンガー42に取り囲まれた領域に、アクティブ領域40が設定されている。ゲートフィンガー42は、コンタクトホール38を介して定電圧ダイオード29のp型部34に接続されている。また、ゲートフィンガー42は、層間絶縁膜30に形成されたコンタクトホール(図示せず)を介して、ゲート電極28にも接続されている。
ソースメタル10は、ゲートフィンガー42およびゲートパッド43に取り囲まれた領域内に配置されている。このソースメタル10と、ゲートフィンガー42およびゲートパッド43とは、電極膜のエッチングによって形成された除去領域44によって隔てられている。ソースメタル10は、コンタクトホール37を介してp+型ソース領域25およびn+型ボディコンタクト領域26に接続されると共に、コンタクトホール39を介して定電圧ダイオード29のn型部35に接続されている。
以上説明した半導体装置1は、たとえば携帯電話、スマートフォン、デジタルカメラ、ビデオカメラ等の電子機器全般に搭載されるIC(Integrated Circuit)の保護素子として好適に使用することができ、特に、比較的小型の半導体装置であることから、小型化が促進される携帯電話、スマートフォンに最適である。
半導体装置1の一使用例に過ぎず、半導体装置1の接続形態は図6の構成に限らない。
図6に示す保護回路45は、IC46および半導体装置1を含む。
IC46は、たとえば、スマートフォンの電源管理IC、送受信制御IC等、各種汎用ICであってよい。IC46は、たとえば、電源端子47(Vcc)、出力端子48(OUT)およびグランド端子49(GND)を有している。電源端子47は電源50に接続され、グランド端子49はグランド電位に接地されている。
図6によれば、保護回路45において、ドレイン端子Dが正(+)、ソース端子Sが負(−)となる電圧が印加されることになる。つまり、p−型ドレイン領域23が正(+)、p+型ソース領域25が負(−)となる電圧を印加されることになるから、半導体素子2に内蔵される寄生ダイオード51に順方向バイアスが印加されることになる。これにより、当該寄生ダイオード51を介してドレイン端子D側からソース端子S側に電流が流れる。ドレイン端子D側からソース端子S側に電流が流れることで、ソースがゲートに対して正の電位となり(つまり、ゲートがソースに対して負となる)、これによりゲート電極28の直下のn型のチャネル領域33(図4参照)に正孔が誘起されてトランジスタがオン状態になる。
一方、IC46によって制御される負荷が誘導性であるときには、負荷に流れる電流を遮断すると、負荷に逆起電力が発生する。この逆起電力に起因して、p+型ソース領域25側が正(+)となる電圧が、p+型ソース領域25−p−型ドレイン領域23間にかかる場合がある。このような場合には、寄生ダイオード51に逆方向バイアスが印加されることになるので、IC46の内部回路に電流が流れず、IC46を保護することができる。この際、定電圧ダイオード29のpn接合部36にも逆方向バイアスが印加されることになる。したがって、当該負荷の逆起電力が大きい場合や、静電気、サージ電圧等の大電圧が印加されたときには、定電圧ダイオード29がツェナー降伏し、逆電流が定電圧ダイオード29を介してゲート側(グランド電位側)に流れるので、大電流がIC46へ流れることを防止することができる。
ここで、図8および図9を参照して、この実施形態に係る半導体装置1における定電圧ダイオード29の損失低減について説明する。図8は、外周ダイオードとパッドダイオードの有効面積の違いを説明するための図である。図9は、外周ダイオードとパッドダイオードの消費電力を比較するための図である。なお、図8では、このセクションで説明するために必要な半導体素子2の平面構成を強調して示しているため、図1と大きさや形状等が一致していない。
しかしながら、図8におけるアクティブ領域40の面積減少量の見込み値は、図10Aの参考構造として示されたESD保護ダイオードのように、トランジスタ構造を保護するために双方向ツェナーダイオード52を搭載する半導体素子の構造を前提にするものである。この構造では、双方向ツェナーダイオード52が複数のp型部53およびn型部54の繰り返し構造を有するため、比較的幅広なダイオード配置スペースが必要になる。
また、半導体素子2のトランジスタの構造は、トレンチゲート構造に限らず、トレンチプレーナゲート構造であってもよい。
たとえば、半導体装置71の長さLが0.50mmであり幅Wが0.40mmである場合、半導体装置71の平面面積は0.20mm2である。また、半導体装置71の長さLが0.40mmであり幅Wが0.30mmである場合、半導体装置71の平面面積は0.12mm2である。つまり、半導体装置71は、0403サイズの非常に小型なパッケージ構造を有している。
半導体装置71がWL−CSPのパッケージ構造を有することから、以下において、半導体装置71および半導体基板72の形状、サイズ、他の構成要素の配置位置等を説明したときに、当該説明の主体は、他方に置き換えてもよい。たとえば、平面視四角形状の半導体基板72は、平面視四角形状の半導体装置71と置き換えてもよいし、半導体基板72の周縁部にパッドが配置されているという説明は、半導体装置71の周縁部にパッドが配置されているという説明に置き換えてもよい。
次に、ドレインパッド77、ソースパッド78およびゲートパッド79のレイアウトおよび形状について説明する。
ソース配線膜84は、図18に示すように、半導体基板72の第2周縁部76側の略半分の領域を覆うように形成されている。具体的には、ゲート配線膜85を避けるように、ゲート配線膜85に対して長手方向における側面72F側に形成されるとともに、幅方向における側面72C側に形成されている。したがって、平面視扇形状のゲート配線膜85は、その円弧部分がソース配線膜84と隣り合っている。
次に、前述のドレインパッド77、ソースパッド78およびゲートパッド79のレイアウトおよび形状によって、半導体装置71の実装面積をどの程度減らすことができるかを、図23を参照して説明する。
まず、参考形態の半導体装置100のように、ソースパッド78およびゲートパッド79が、半導体基板72の短辺122において隣り合って配置される場合、半導体装置100のパッケージサイズは、たとえば、長さL=0.6mm、幅W=0.4mmとなる。これは、短辺方向のソース−ゲート間の短絡を避けるため、ソースパッド78とゲートパッド79との間の距離として、少なくともピッチP=0.2mmを確保するためである。また、ドレインパッド77が、短辺122の一端角部から他端角部に至る形状で形成されている。そのため、パッドレイアウトを変更しないでパッケージサイズを小さくすると、ソース−ゲート間のピッチPが0.2mmを下回り、実装時に、ソース−ゲート間の短絡という問題が生じる。一方、ソースパッド78およびゲートパッド79を長辺121において隣り合うように配置しても、パッド間の短絡の問題を解消することが難しい。なぜなら、このパッドレイアウトでは、参照符号「77´」および破線で示すように、ドレインパッド77が長辺121の一端角部から他端角部に至る形状となる。そのため、パッケージサイズの減少に伴い、ソース−ドレイン間、またはゲート−ドレイン間の短絡の問題が生じる。
たとえば、図15〜図22に示したパッケージ形態の場合には、半導体基板72には、表面72Aに沿う横方向にソース領域およびドレイン領域が間隔を空けて配置された横型のMISFETが形成されていてもよい。
2 半導体素子
22 半導体層
23 p−型ドレイン領域
24 n型ボディ領域
25 p+型ソース領域
28 ゲート電極
29 定電圧ダイオード
31 p+型基板
32 p−型エピタキシャル層
34 p型部
35 n型部
36 pn接合部
40 アクティブ領域
41 外周領域
51 寄生ダイオード
55 p+型不純物領域
56 n型不純物領域
57 n+型不純物領域
58 定電圧ダイオード
59 ゲートトレンチ
62 半導体素子
71 半導体装置
72 半導体基板
Claims (10)
- p型ソース領域、p型ドレイン領域、前記p型ソース領域と前記p型ドレイン領域との間のn型ボディ領域、および前記n型ボディ領域に対向するゲート電極を含むトランジスタ構造を有する半導体層と、
前記半導体層に設けられた定電圧ダイオードであって、前記p型ソース領域に接続されたn型部および前記ゲート電極に接続されたp型部を有する定電圧ダイオードとを含み、
前記トランジスタ構造および前記定電圧ダイオードが1チップ化されている、半導体装置。 - 前記半導体層は、前記トランジスタ構造を含むアクティブ領域と、前記アクティブ領域を取り囲む外周領域とを含み、
前記定電圧ダイオードは、前記外周領域に沿って配置された外周ダイオードを含む、請求項1に記載の半導体装置。 - 前記外周ダイオードでは、前記p型部および前記n型部が、それぞれ、前記アクティブ領域を取り囲む形状で形成されている、請求項2に記載の半導体装置。
- 前記p型部および前記n型部が、互いに同じ幅を有している、請求項3に記載の半導体装置。
- 前記外周ダイオードでは、前記n型部が前記p型部よりも内側に配置されている、請求項3または4に記載の半導体装置。
- 前記定電圧ダイオードは、前記半導体層上に積層されたポリシリコンからなる、請求項1〜5のいずれか一項に記載の半導体装置。
- 前記トランジスタ構造は、前記ゲート電極が前記半導体層に形成されたゲートトレンチに埋め込まれたポリシリコンからなるトレンチゲート構造を含む、請求項6に記載の半導体装置。
- 前記定電圧ダイオードは、前記半導体層内に配置された不純物領域からなる、請求項1〜5のいずれか一項に記載の半導体装置。
- 前記定電圧ダイオードの降伏電圧が、8V以下である、請求項1〜8のいずれか一項に記載の半導体装置。
- 0.6mm×0.4mm以下の縦横のチップサイズを有する、請求項1〜9のいずれか一項に記載の半導体装置。
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