JP4673569B2 - 半導体装置 - Google Patents
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Description
かかる半導体装置では、第1電極と内部回路領域との間の距離を十分に確保して、両者の間での放電を防止できる。更に、パッド部は内部回路領域の近傍に形成するため、半導体装置の高集積化、小型化が可能となる。
これにより、第1電極からガードリング領域への放電条件が、第1電極の2つの辺で略均一となり、放電の偏りが無くなり放電耐圧を高くできる。
これにより、第1電極からウエル領域の周辺部への放電条件が第1電極の2つの辺で略均一となり、放電の偏りが無くなり放電耐圧を高くできる。
図1は、全体が100で表される、本発明の実施の形態1にかかる半導体装置の部分レイアウト図である。
半導体装置100は、シリコン基板1上に規定された、内部回路領域10と、内部回路領域10の周りに形成された周辺素子領域20を含む。周辺素子領域20は、ガードリング領域30により囲まれている。チップの周辺に配置されたガードリング領域30は、拡散層より形成され、基板電位をとるために後述のメタル配線層と接続される。また、チップをダイシングする際には、チップの損傷を防止する役割も果たす。
図2は、全体が200で表される、本発明の実施の形態2にかかる半導体装置の部分レイアウト図である。本実施の形態2は、入力パッド6が半導体装置200の隅部近傍に配置されている場合であり、図2中、図1と同一符号は、同一又は相当箇所を示す。
特に、周辺素子領域20を挟んで対向する内部回路領域10とガードリング領域30との間の距離は、上述の半導体装置100よりも短くできる。
かかる構造により、放電の偏りが無くなり、放電耐圧が高くなるからである。
図3は、全体が300で表される、本実施の形態3にかかる半導体装置の部分断面図である。また、図4は、同じく半導体装置300の部分レイアウト図である。図4中、図1と同一符号は、同一又は相当箇所を示す。
図3に示すように、入力パッド6と保護抵抗2との間は、シリコン酸化膜で絶縁されている。
なお、図4では、レイアウトを理解しやすいように、実際は入力パッド6に隠れる保護抵抗2も併せて記載した。
特に、入力パッド6と保護抵抗2とを重ねて形成することにより、更に高集積化、小型化が可能となる。
図5は、全体が400で表される、本実施の形態4にかかる半導体装置の部分断面図である。また、図6は、同じく半導体装置400の部分レイアウト図である。図6中、図1と同一符号は、同一又は相当箇所を示す。図6では、レイアウトを理解しやすいように、実際は入力パッド6に隠れる保護抵抗2も併せて記載した。
図7は、全体が500で表される、本実施の形態5にかかる半導体装置の部分レイアウト図である。図7中、図1と同一符号は、同一又は相当箇所を示す。図7でも、レイアウトを理解しやすいように、実際は入力パッド6に隠れる保護抵抗2も併せて記載した。
また、シリコン基板1の代りにGaAs等の他の半導体基板を用いても構わない。更に、シリコン酸化膜に代えて、窒化シリコン膜や燐ガラス等の、他の絶縁材料を用いても構わない。
Claims (5)
- パッド部、内部回路領域、及び保護抵抗が基板に設けられ、
該パッド部と該保護抵抗の第1電極とが配線で接続され、かつ該内部回路領域と該保護抵抗の第2電極とが配線で接続され、
該保護抵抗が、該内部回路領域を静電気放電から保護する半導体装置であって、
該第1電極と該内部回路領域との距離が、該第2電極と該内部回路領域との距離より大きく、
該基板に、該パッド部、該内部回路領域、及び該保護抵抗を囲む、矩形枠状のガードリング領域が設けられ、
矩形形状の該第1電極の垂直に折れ曲がる2辺から、該第1電極の該2辺とそれぞれが平行な該ガードリング領域までの距離が等しいことを特徴とする半導体装置。 - 上記保護抵抗が、上記基板に設けられたウエル領域からなり、上記第1電極の垂直に折れ曲がる2辺から、該第1電極に隣接する該ウエル領域の周辺部までの距離が等しいことを特徴とする請求項1に記載の半導体装置。
- 上記パッド部が、絶縁層を介して上記保護抵抗の上方に設けられたことを特徴とする請求項1または2に記載の半導体装置。
- 上記保護抵抗が、上記基板に形成された不純物拡散層よりなることを特徴とする請求項1〜3のいずれかに記載の半導体装置。
- 上記保護抵抗と、上記内部回路領域に含まれた保護トランジスタとが、保護回路を構成することを特徴とする請求項1〜4のいずれかに記載の半導体装置。
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