JP2005294363A - 半導体装置 - Google Patents
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Abstract
【課題】 保護回路を有する半導体装置において、保護抵抗の電極と他の半導体素子との間の放電を防止しつつ、小型化、高集積化を可能とする。
【解決手段】 パッド部、内部回路領域、及び保護抵抗が基板に設けられ、パッド部と保護抵抗の第１電極とが配線で接続され、かつ内部回路領域と保護抵抗の第２電極とが配線で接続され、保護抵抗が、内部回路領域を静電気放電から保護する半導体装置において、保護抵抗と内部回路領域との間に、パッド部が配置される。また、第１電極と内部回路との距離が、第２電極と内部回路との距離より大きい。
【選択図】図１
【解決手段】 パッド部、内部回路領域、及び保護抵抗が基板に設けられ、パッド部と保護抵抗の第１電極とが配線で接続され、かつ内部回路領域と保護抵抗の第２電極とが配線で接続され、保護抵抗が、内部回路領域を静電気放電から保護する半導体装置において、保護抵抗と内部回路領域との間に、パッド部が配置される。また、第１電極と内部回路との距離が、第２電極と内部回路との距離より大きい。
【選択図】図１
Description
本発明は、半導体装置に関し、特に、静電破壊を防止するための保護回路を有する半導体装置に関する。
半導体装置では、静電気が入力することによる半導体装置の破壊を防止するために、半導体装置の入力パッドの内部回路側に保護回路が設けられている（例えば、特許文献１）。
図８は、全体が１０００で表される、保護回路を有する半導体装置の回路図である。半導体装置１０００では、入力部（ＩＮ）と半導体素子との間に、点線で示すような保護回路が設けられている。保護回路は、保護抵抗と保護トランジスタ（ダイオードとして機能する）で構成される。
保護回路では、入力部（ＩＮ）から静電気（電荷）が入力されると、保護抵抗を通ることにより電圧を低減し、内部回路の半導体素子が保護される。入力部（ＩＮ）から入力された電圧が高く、保護抵抗で十分に低減できない場合には、保護トランジスタがＯＮ状態となってＶｓｓに電荷を逃がし、内部回路の半導体素子を保護する。なお、ここでは、保護トランジスタと、これより半導体素子側にある素子を含めて内部回路と呼ぶ。
図９は、半導体装置１０００の部分断面図である。入力パッドはメタル配線（ＭＥ１）と一体として形成されている。保護抵抗は、Ｎウエルから形成される。Ｎウエル中には、Ｎ＋領域からなる電極１（第１電極）と電極２（第２電極）が設けられている。電極１は、メタル配線層（ＭＥ１）を介して入力パットに接続され、一方、電極２は、メタル配線層（ＭＥ２）を介して保護トランジスタのドレインに接続されている。保護トランジスタのゲートとソースは短絡され、負側の電源（Ｖｓｓ）に接続されている。内部回路の半導体素子は、メタル配線層（ＭＥ２）と接続されている。
半導体装置に電源を供給するために、シリコン基板に独立して形成されたＰ＋領域と負側の電源（Ｖｓｓ）とが接続され、また、Ｎ＋領域と正側の電源（Ｖｄｄ）とが接続されている。
入力パッドの開口部以外はシリコン酸化膜で覆われ、絶縁されている。入力パッドのメタル配線層（ＭＥ２）とシリコン基板との間もシリコン酸化膜で絶縁されている。
上述のように、入力パッドに高電圧の静電気が印加されると、通常破線で示すように、入力パッドからメタル配線層（ＭＥ１）、保護抵抗、メタル配線層（ＭＥ２）と流れた電流が、保護トランジスタのドレインからソースへと流れ、最終的に電源（Ｖｓｓ）に流れる。この結果、メタル配線（ＭＥ２）に接続されている内部回路の半導体素子にはダメージを与えない。
なお、これ以外にも、静電気の流れるルートとしては、保護抵抗の電極１からＮウエル領域を通って正側の電源（Ｖｄｄ）に流れる場合や、負側の電源（Ｖｓｓ）に流れる場合もある。
特開平９−１７９５４号公報
しかしながら、図１０の部分レイアウト図に示すように、半導体装置１０００では、保護抵抗２が入力パッド６と内部回路領域１０との間に配置されていたが、保護抵抗の第１電極３と入力パッド６とは略同電位であり（図９参照）、しかも、第１電極３はシリコン基板１中に形成されているため、第１電極３からシリコン基板１に形成された他の回路、特に内部回路領域１０に設けられた半導体素子への放電（リーク）が発生し、半導体素子の破壊を招いていた。このため、放電を防止するためには、内部回路領域１０と第１電極３との距離（Ｌ２）を大きくする必要があり、半導体装置の高集積化や小型化が困難であった。
また、図１１の部分レイアウト図に示すように、入力パッド６を、半導体装置１１００の周辺部、特に隅部近傍に配置する場合には、内部回路領域１０と第１電極３との距離（Ｌ３）を大きくする必要があり、半導体装置１１００の小型化が困難であった。
そこで、本発明は、保護回路を有する半導体装置において、保護抵抗の電極と他の半導体素子との間の放電を防止するとともに、小型化、高集積化を可能とした半導体装置の提供を目的とする。
本発明は、パッド部、内部回路領域、及び保護抵抗が基板に設けられ、パッド部と保護抵抗の第１電極とが配線で接続され、かつ内部回路領域と保護抵抗の第２電極とが配線で接続され、保護抵抗が、内部回路領域を静電気放電から保護する半導体装置であって、保護抵抗と内部回路領域との間に、パッド部が配置されたことを特徴とする半導体装置である。
かかる半導体装置では、第１電極と内部回路領域との間の距離を十分に確保して、両者の間での放電を防止できる。更に、パッド部は内部回路領域の近傍に形成するため、半導体装置の高集積化、小型化が可能となる。
かかる半導体装置では、第１電極と内部回路領域との間の距離を十分に確保して、両者の間での放電を防止できる。更に、パッド部は内部回路領域の近傍に形成するため、半導体装置の高集積化、小型化が可能となる。
パッド部から、第１電極及び第２電極までの距離は、略等しいことが好ましい。
また、本発明は、パッド部、内部回路領域、及び保護抵抗が基板に設けられ、パッド部と保護抵抗の第１電極とが配線で接続され、かつ内部回路領域と保護抵抗の第２電極とが配線で接続され、保護抵抗が、内部回路領域を静電気放電から保護する半導体装置であって、第１電極と内部回路領域との距離が、第２電極と内部回路領域との距離より大きいことを特徴とする半導体装置でもある。
上記基板に、パッド部、内部回路領域、及び保護抵抗を囲む、略矩形枠状のガードリング領域が設けられ、略矩形形状の第１電極の２辺から、第１電極に隣接するガードリング領域までの距離が略等しいことが好ましい。
これにより、第１電極からガードリング領域への放電条件が、第１電極の２つの辺で略均一となり、放電の偏りが無くなり放電耐圧を高くできる。
これにより、第１電極からガードリング領域への放電条件が、第１電極の２つの辺で略均一となり、放電の偏りが無くなり放電耐圧を高くできる。
上記保護抵抗が基板に設けられたウエル領域からなり、上記第１電極の２辺から第１電極に隣接するウエル領域の周辺部までの距離が略等しいことが好ましい。
これにより、第１電極からウエル領域の周辺部への放電条件が第１電極の２つの辺で略均一となり、放電の偏りが無くなり放電耐圧を高くできる。
これにより、第１電極からウエル領域の周辺部への放電条件が第１電極の２つの辺で略均一となり、放電の偏りが無くなり放電耐圧を高くできる。
更に、上記ウエル領域の２つの周辺部から、ウエル領域に隣接する上記ガードリング領域までの距離が、略等しいことが好ましい。
パッド部は、絶縁層を介して保護抵抗の上方に設けられたことが好ましい。かかる構造により、更に半導体装置の集積化、小型化が可能となる。
好適には、保護抵抗は、基板に形成された不純物拡散層よりなる。
好適には、保護抵抗と、上記内部回路領域に含まれた保護トランジスタとは、保護回路を構成する。
本発明にかかる半導体装置では、保護回路を有する半導体装置の高集積化、小型化が可能となる。
実施の形態１．
図１は、全体が１００で表される、本発明の実施の形態１にかかる半導体装置の部分レイアウト図である。
半導体装置１００は、シリコン基板１上に規定された、内部回路領域１０と、内部回路領域１０の周りに形成された周辺素子領域２０を含む。周辺素子領域２０は、ガードリング領域３０により囲まれている。チップの周辺に配置されたガードリング領域３０は、拡散層より形成され、基板電位をとるために後述のメタル配線層と接続される。また、チップをダイシングする際には、チップの損傷を防止する役割も果たす。
図１は、全体が１００で表される、本発明の実施の形態１にかかる半導体装置の部分レイアウト図である。
半導体装置１００は、シリコン基板１上に規定された、内部回路領域１０と、内部回路領域１０の周りに形成された周辺素子領域２０を含む。周辺素子領域２０は、ガードリング領域３０により囲まれている。チップの周辺に配置されたガードリング領域３０は、拡散層より形成され、基板電位をとるために後述のメタル配線層と接続される。また、チップをダイシングする際には、チップの損傷を防止する役割も果たす。
周辺素子領域２０には、ｐ型のシリコン基板１に形成されたｎウエルからなる保護抵抗（ＥＳＤ（Electrostatic Discharge）保護抵抗）２が設けられている。保護抵抗２には、ｎ＋領域からなる第１電極３および第２電極４が設けられている。
第１電極３は、メタル配線層（ＭＥ１）５を介して入力パッド６に接続されている。一方、第２電極４は、メタル配線層（ＭＥ２）７を介して内部回路領域１０に形成されている保護トランジスタや半導体素子（図示せず）に接続されている。かかる回路構成は、図８に示す半導体装置１０００と同じである。なお、メタル配線層５、７及び入力パッド６は、例えばアルミニウムやポリシリコンからなる。
図９に示す半導体素子１０００と同様に、シリコン基板１上にはシリコン酸化膜（図示せず）が形成され、その上にメタル配線層５、７、及び入力パッド６が形成されている。ここで、シリコン酸化膜は、薄くても非常に高い絶縁性能を有するため、入力パッドと内部回路領域１０の距離を近づけても、高い静電耐圧を維持することができる。従って、入力パッド６と内部回路領域１０との距離（水平距離：Ｌ１）は、第１電極３と内部回路領域１０との距離（例えば、図１０のＬ２）より短くすることができる。
一方、図１に示すように、半導体装置１００では、内部回路領域１０と保護抵抗２との間に入力パッド６が配置されている。かかる配置とすることにより、保護抵抗２の第１電極３と内部回路領域１０との間の距離を十分に大きく維持することができる。
即ち、半導体装置１００では、第１電極３と内部回路領域１０との間の距離を大きく保ちつつ、内部回路領域１０と、それに隣接する入力パッド６との距離Ｌ１を、従来の半導体装置１０００における、内部回路領域１０と、それに隣接する保護抵抗２の第１電極３との距離Ｌ２に比較して、十分に小さくすることが可能となる。
従って、本実施の形態１にかかるレイアウトを採用することにより、同一の大きさの半導体装置では、内部回路領域１０を大きくすることができ、高集積化が可能となる。また、内部回路領域１０の面積が同一であれば、半導体装置の小型化が可能となり、製造コストの低減が可能となる。
実施の形態２．
図２は、全体が２００で表される、本発明の実施の形態２にかかる半導体装置の部分レイアウト図である。本実施の形態２は、入力パッド６が半導体装置２００の隅部近傍に配置されている場合であり、図２中、図１と同一符号は、同一又は相当箇所を示す。
図２は、全体が２００で表される、本発明の実施の形態２にかかる半導体装置の部分レイアウト図である。本実施の形態２は、入力パッド６が半導体装置２００の隅部近傍に配置されている場合であり、図２中、図１と同一符号は、同一又は相当箇所を示す。
図２に示すように、半導体装置２００では、保護抵抗２が半導体装置２００の隅部近傍に配置されている。保護抵抗２の、第１電極３と第２電極４とが、周辺素子領域２０を囲むガードリング領域３０の一辺から略等距離に配置されている（保護抵抗２の長手方向が、ガードリング領域３０の一辺と略平行となっている）。
また、入力パッド６は、保護抵抗２を挟んでガードリング領域３０と反対側に配置されている。入力パッド６の一辺と、内部回路領域１０の端部とは略平行となり、その距離は、上述の半導体装置１００と同様のＬ１となっている。
保護抵抗２の第１電極３と入力パッド６とはメタル配線層５で接続されている。メタル配線層５は、保護抵抗２の長手方向と垂直方向に、ガードリング領域３０に沿って配置されている。一方、保護抵抗２の第２電極４と内部回路領域１０とはメタル配線層７で接続されている。メタル配線層７は保護抵抗２の長手方向に、ガードリング領域３０に沿って配置されている。
図２に示すように、矩形形状の第１電極３は、その２つの辺が、垂直に折れ曲って延びるガードリング領域３０からの距離がそれぞれａ、ｂとなるように配置されるが、距離ａと距離ｂとが略等しくなるように配置されることが好ましい。距離ａ、ｂを等しくすることにより、ガードリング領域３０から、ガードリング領域３０に対向する第１電極３までの距離が一定となる。これにより、第１電極３からガードリング領域３０への放電条件が、第１電極３の２つの辺で略均一となる。この結果、放電の偏りが無くなり放電耐圧を高くできる。
特に、半導体装置２００では、ガードリング領域３０に対向する第１電極３の辺の長さが、上述の半導体装置１００より長くなるため、第１電極３とガードリング領域３０との間の距離（ａ、ｂ）を、半導体装置１００より短くできる。
このように、本実施の形態２にかかるレイアウトを採用することによっても、半導体装置２００の高集積化、小型化が可能となる。
特に、周辺素子領域２０を挟んで対向する内部回路領域１０とガードリング領域３０との間の距離は、上述の半導体装置１００よりも短くできる。
特に、周辺素子領域２０を挟んで対向する内部回路領域１０とガードリング領域３０との間の距離は、上述の半導体装置１００よりも短くできる。
なお、ここでは、保護抵抗２の長手方向が、ガードリング領域３０の一辺と略平行となっている場合について説明したが、第１電極３と内部回路領域１０との距離が、第２電極４と内部回路領域１０との距離より大きくなる範囲で、保護抵抗２の長手方向が、ガードリング領域３０の一辺に対して任意の角度で設けられても構わない。
ここでは、第１電極３の２辺からガードリング領域３０までの距離を略等しくしたが、第１電極３の２辺から保護抵抗２を形成するウエル領域の周辺部までの距離も略等しくすることが好ましい。また、ウエル領域の周辺部からガードリング領域３０までの距離も略等しくすることが好ましい。
かかる構造により、放電の偏りが無くなり、放電耐圧が高くなるからである。
かかる構造により、放電の偏りが無くなり、放電耐圧が高くなるからである。
実施の形態３．
図３は、全体が３００で表される、本実施の形態３にかかる半導体装置の部分断面図である。また、図４は、同じく半導体装置３００の部分レイアウト図である。図４中、図１と同一符号は、同一又は相当箇所を示す。
図３は、全体が３００で表される、本実施の形態３にかかる半導体装置の部分断面図である。また、図４は、同じく半導体装置３００の部分レイアウト図である。図４中、図１と同一符号は、同一又は相当箇所を示す。
半導体装置３００では、上述の半導体装置１００と同様に、保護抵抗２がシリコン基板１に形成され、保護抵抗２の第２電極４が、メタル配線層７を介して内部回路領域１０に接続されている。一方、入力パッド６は、保護抵抗２の上部に設けられ、メタル配線層（図示せず）を介して第１電極３に接続されている。入力パッド６と内部回路領域１０との距離は、実施の形態１、２と同様にＬ１となる。
図３に示すように、入力パッド６と保護抵抗２との間は、シリコン酸化膜で絶縁されている。
なお、図４では、レイアウトを理解しやすいように、実際は入力パッド６に隠れる保護抵抗２も併せて記載した。
図３に示すように、入力パッド６と保護抵抗２との間は、シリコン酸化膜で絶縁されている。
なお、図４では、レイアウトを理解しやすいように、実際は入力パッド６に隠れる保護抵抗２も併せて記載した。
このように、本実施の形態３にかかるレイアウトでは、入力パッド６を保護抵抗２の上方に設けることにより、第１電極３と内部回路領域１０との間の距離を十分に確保しながら、半導体装置３００の高集積化、小型化が可能となる。
特に、入力パッド６と保護抵抗２とを重ねて形成することにより、更に高集積化、小型化が可能となる。
特に、入力パッド６と保護抵抗２とを重ねて形成することにより、更に高集積化、小型化が可能となる。
実施の形態４．
図５は、全体が４００で表される、本実施の形態４にかかる半導体装置の部分断面図である。また、図６は、同じく半導体装置４００の部分レイアウト図である。図６中、図１と同一符号は、同一又は相当箇所を示す。図６では、レイアウトを理解しやすいように、実際は入力パッド６に隠れる保護抵抗２も併せて記載した。
図５は、全体が４００で表される、本実施の形態４にかかる半導体装置の部分断面図である。また、図６は、同じく半導体装置４００の部分レイアウト図である。図６中、図１と同一符号は、同一又は相当箇所を示す。図６では、レイアウトを理解しやすいように、実際は入力パッド６に隠れる保護抵抗２も併せて記載した。
半導体装置４００では、保護抵抗２が長く（第１電極３と第２電極４との距離が大きい）入力パッド６から左右に飛び出している以外は、半道体装置３００と同じ構造を有する。例えば、保護抵抗２の抵抗値を大きくする場合にかかる構造が用いられる。
本実施の形態４にかかるレイアウトでも、第１電極３と内部回路領域１０との間の距離を十分に確保しながら、半導体装置４００の高集積化、小型化が可能となる。
実施の形態５．
図７は、全体が５００で表される、本実施の形態５にかかる半導体装置の部分レイアウト図である。図７中、図１と同一符号は、同一又は相当箇所を示す。図７でも、レイアウトを理解しやすいように、実際は入力パッド６に隠れる保護抵抗２も併せて記載した。
図７は、全体が５００で表される、本実施の形態５にかかる半導体装置の部分レイアウト図である。図７中、図１と同一符号は、同一又は相当箇所を示す。図７でも、レイアウトを理解しやすいように、実際は入力パッド６に隠れる保護抵抗２も併せて記載した。
上述の半導体装置４００では、保護抵抗２の長手方向（第１電極３と第２電極４との配置方向）が、内部回路領域１０の端部に対して略平行になっているのに対して、半導体装置５００では、略垂直となっている。これ以外の構造は、半導体装置４００と略同一である。
このように、本実施の形態５にかかるレイアウトでも、入力パッド６を保護抵抗２の上方に設けることにより、第１電極３と内部回路領域１０との間の距離を十分に確保しながら、半導体装置５００の高集積化、小型化が可能となる。
なお、実施の形態１〜５では、入力パッド６を例に説明したが、これらのレイアウトは、出力パッド等の他のパッドにも適用できる。
また、シリコン基板１の代りにＧａＡｓ等の他の半導体基板を用いても構わない。更に、シリコン酸化膜に代えて、窒化シリコン膜や燐ガラス等の、他の絶縁材料を用いても構わない。
また、シリコン基板１の代りにＧａＡｓ等の他の半導体基板を用いても構わない。更に、シリコン酸化膜に代えて、窒化シリコン膜や燐ガラス等の、他の絶縁材料を用いても構わない。
なお、実施の形態１〜５の、保護回路を有する半導体装置の回路は、図８に示す半導体装置１０００の回路と同様である。
１...シリコン基板、２...保護抵抗、３...第１電極、４...第２電極、５...メタル配線層、６...入力パッド、７...メタル配線層、１０...内部回路領域、２０...周辺素子領域、３０...ガードリング領域、１００...半導体装置。
Claims (9)
- パッド部、内部回路領域、及び保護抵抗が基板に設けられ、
該パッド部と該保護抵抗の第１電極とが配線で接続され、かつ該内部回路領域と該保護抵抗の第２電極とが配線で接続され、
該保護抵抗が、該内部回路領域を静電気放電から保護する半導体装置であって、
該保護抵抗と該内部回路領域との間に、該パッド部が配置されたことを特徴とする半導体装置。 - 上記パッド部から、上記第１電極及び上記第２電極までの距離が、略等しいことを特徴とする請求項１に記載の半導体装置。
- パッド部、内部回路領域、及び保護抵抗が基板に設けられ、
該パッド部と該保護抵抗の第１電極とが配線で接続され、かつ該内部回路領域と該保護抵抗の第２電極とが配線で接続され、
該保護抵抗が、該内部回路領域を静電気放電から保護する半導体装置であって、
該第１電極と該内部回路領域との距離が、該第２電極と該内部回路領域との距離より大きいことを特徴とする半導体装置。 - 上記基板に、上記パッド部、上記内部回路領域、及び上記保護抵抗を囲む、略矩形枠状のガードリング領域が設けられ、
略矩形形状の上記第１電極の２辺から、該第１電極に隣接する該ガードリング領域までの距離が略等しいことを特徴とする請求項３に記載の半導体装置。 - 上記保護抵抗が、上記基板に設けられたウエル領域からなり、上記第１電極の２辺から、該第１電極に隣接する該ウエル領域の周辺部までの距離が略等しいことを特徴とする請求項４に記載の半導体装置。
- 更に、上記ウエル領域の２つの周辺部から、該ウエル領域に隣接する上記ガードリング領域までの距離が、略等しいことを特徴とする請求項５に記載の半導体装置。
- 上記パッド部が、絶縁層を介して上記保護抵抗の上方に設けられたことを特徴とする請求項３に記載の半導体装置。
- 上記保護抵抗が、上記基板に形成された不純物拡散層よりなることを特徴とする請求項１〜７のいずれかに記載の半導体装置。
- 上記保護抵抗と、上記内部回路領域に含まれた保護トランジスタとが、保護回路を構成することを特徴とする請求項１〜７のいずれかに記載の半導体装置。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021076860A (ja) * | 2012-11-28 | 2021-05-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5076407B2 (ja) * | 2006-09-05 | 2012-11-21 | ミツミ電機株式会社 | 半導体装置及びその製造方法 |
| KR100911962B1 (ko) * | 2007-10-22 | 2009-08-13 | 삼성모바일디스플레이주식회사 | 유기전계발광 표시 장치 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60257558A (ja) * | 1984-06-04 | 1985-12-19 | Nec Corp | 半導体集積回路装置 |
| JPH02278864A (ja) * | 1989-04-20 | 1990-11-15 | Nec Corp | 半導体装置の入力保護回路 |
| JPH03173468A (ja) * | 1989-12-01 | 1991-07-26 | Seiko Epson Corp | 半導体集積装置 |
| JPH06188369A (ja) * | 1992-12-21 | 1994-07-08 | Nippon Motorola Ltd | 静電気破壊防止層を有する半導体回路 |
| JPH09116097A (ja) * | 1995-10-16 | 1997-05-02 | Seiko Epson Corp | 半導体集積装置 |
| JPH11220094A (ja) * | 1998-01-30 | 1999-08-10 | Sony Corp | 入力保護回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5981045A (ja) | 1982-10-27 | 1984-05-10 | Fanuc Ltd | 多工程ならい制御方式 |
| JPS5981045U (ja) * | 1982-11-24 | 1984-05-31 | 三洋電機株式会社 | 半導体集積回路 |
| US4757363A (en) * | 1984-09-14 | 1988-07-12 | Harris Corporation | ESD protection network for IGFET circuits with SCR prevention guard rings |
| JPS61264748A (ja) | 1985-05-17 | 1986-11-22 | Ricoh Co Ltd | ウエルを用いた半導体抵抗素子 |
| JPS6468961A (en) | 1987-09-09 | 1989-03-15 | Ricoh Kk | Resistance element for semiconductor integrated circuit device |
| JPH01184819A (ja) | 1988-01-13 | 1989-07-24 | Ricoh Co Ltd | 不純物拡散装置 |
| JPH01212461A (ja) | 1988-02-20 | 1989-08-25 | Ricoh Co Ltd | 埋込み層をもつ半導体集積回路装置 |
| JPH0287674A (ja) | 1988-09-26 | 1990-03-28 | Ricoh Co Ltd | サージ保護回路 |
| JPH02306663A (ja) | 1989-05-22 | 1990-12-20 | Ricoh Co Ltd | 半導体装置の製造方法 |
| US5066999A (en) * | 1989-10-23 | 1991-11-19 | Micron Technology, Inc. | Resistor under wirebond pad |
| JPH04218944A (ja) | 1990-06-04 | 1992-08-10 | Ricoh Co Ltd | 集積回路マスクのレイアウト方法および装置 |
| JPH04349640A (ja) | 1991-05-27 | 1992-12-04 | Ricoh Co Ltd | アナログ・デジタル混在集積回路装置実装体 |
| JPH06169061A (ja) | 1992-01-17 | 1994-06-14 | Ricoh Co Ltd | 入出力保護装置 |
| US5218222A (en) * | 1992-09-16 | 1993-06-08 | Micron Semiconductor, Inc. | Output ESD protection circuit |
| JPH06151814A (ja) | 1992-09-22 | 1994-05-31 | Ricoh Co Ltd | 半導体集積回路の製造プロセス設計方法、及び該製造プロセス設計装置、並びに半導体集積回路製造装置用制御装置 |
| JPH06224302A (ja) | 1993-01-27 | 1994-08-12 | Ricoh Co Ltd | 配線遅延を考慮した配線マスク製造装置 |
| JP3340535B2 (ja) | 1993-10-20 | 2002-11-05 | 株式会社リコー | 半導体特性測定システム |
| JP3271435B2 (ja) * | 1994-08-04 | 2002-04-02 | 株式会社デンソー | 半導体集積回路装置 |
| JPH0888195A (ja) | 1994-09-20 | 1996-04-02 | Ricoh Co Ltd | 半導体プロセスシミュレーション方法 |
| JPH08136482A (ja) | 1994-11-10 | 1996-05-31 | Ricoh Co Ltd | 不純物分布導出装置 |
| JPH08181219A (ja) * | 1994-12-21 | 1996-07-12 | Nippondenso Co Ltd | 半導体集積回路装置 |
| JPH08241992A (ja) | 1995-03-01 | 1996-09-17 | Ricoh Co Ltd | デバイスシミュレーション用メッシュ作成装置 |
| JPH0951078A (ja) * | 1995-05-29 | 1997-02-18 | Mitsubishi Electric Corp | 半導体記憶装置および半導体装置 |
| JPH0917954A (ja) | 1995-07-03 | 1997-01-17 | Seiko Epson Corp | 半導体集積装置 |
| JPH0982938A (ja) | 1995-09-11 | 1997-03-28 | Ricoh Co Ltd | 半導体デバイスのシミュレーション方法 |
| JPH09232401A (ja) | 1996-02-20 | 1997-09-05 | Ricoh Co Ltd | 半導体の異常解析装置 |
| JPH09306967A (ja) | 1996-05-16 | 1997-11-28 | Ricoh Co Ltd | 半導体シミュレーション装置および半導体シミュレーション方法 |
| JPH10125914A (ja) | 1996-10-24 | 1998-05-15 | Ricoh Co Ltd | 半導体プロセスシミュレーション方法および半導体プロセスシミュレーション装置 |
| JPH11238655A (ja) | 1998-02-20 | 1999-08-31 | Ricoh Co Ltd | 半導体プロセス決定支援装置 |
| JP3734453B2 (ja) | 2002-03-15 | 2006-01-11 | 株式会社リコー | 半導体装置の製造方法 |
| JP4175862B2 (ja) | 2002-10-24 | 2008-11-05 | 株式会社リコー | 電圧設定回路及びその設定方法、並びに電圧検出回路及び定電圧発生回路 |
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60257558A (ja) * | 1984-06-04 | 1985-12-19 | Nec Corp | 半導体集積回路装置 |
| JPH02278864A (ja) * | 1989-04-20 | 1990-11-15 | Nec Corp | 半導体装置の入力保護回路 |
| JPH03173468A (ja) * | 1989-12-01 | 1991-07-26 | Seiko Epson Corp | 半導体集積装置 |
| JPH06188369A (ja) * | 1992-12-21 | 1994-07-08 | Nippon Motorola Ltd | 静電気破壊防止層を有する半導体回路 |
| JPH09116097A (ja) * | 1995-10-16 | 1997-05-02 | Seiko Epson Corp | 半導体集積装置 |
| JPH11220094A (ja) * | 1998-01-30 | 1999-08-10 | Sony Corp | 入力保護回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021076860A (ja) * | 2012-11-28 | 2021-05-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Also Published As
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