KR102145169B1 - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR102145169B1
KR102145169B1 KR1020130156173A KR20130156173A KR102145169B1 KR 102145169 B1 KR102145169 B1 KR 102145169B1 KR 1020130156173 A KR1020130156173 A KR 1020130156173A KR 20130156173 A KR20130156173 A KR 20130156173A KR 102145169 B1 KR102145169 B1 KR 102145169B1
Authority
KR
South Korea
Prior art keywords
diffusion region
type diffusion
pad
semiconductor substrate
type
Prior art date
Application number
KR1020130156173A
Other languages
English (en)
Other versions
KR20140080420A (ko
Inventor
히토미 사쿠라이
요시츠구 히로세
Original Assignee
에이블릭 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이블릭 가부시키가이샤 filed Critical 에이블릭 가부시키가이샤
Publication of KR20140080420A publication Critical patent/KR20140080420A/ko
Application granted granted Critical
Publication of KR102145169B1 publication Critical patent/KR102145169B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(과제) 작은 면적으로 래치 업의 발생을 억제할 수 있는 반도체 장치를 제공한다.
(해결수단) 소수 캐리어 포획 영역에서는, P 형 확산 영역 (22) 과 N 형 웰 (24) 과 P 형 확산 영역 (25) 이 P 형의 반도체 기판 (27) 의 표면에 형성된다. N 형 확산 영역 (23) 이 N 형 웰 (24) 의 표면에 형성된다. 이 때, N 형 웰 (24) 은, P 형 확산 영역 (22) 과 P 형 확산 영역 (25) 사이에 끼여 있다. P 형 확산 영역 (22) 과 P 형 확산 영역 (25) 은, 최단 거리가 아니라 우회하여 배치된 금속막 배선에 의해 접속되며, 또한 양방 모두 접지 패드 (12) 에 접속된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다. 보다 상세하게는 래치 업의 발생을 억제할 수 있는 반도체 장치에 관한 것이다.
먼저, 종래의 반도체 장치에 관해서 설명한다. 도 5 는, 종래의 반도체 장치를 나타내는 단면도이다.
입력 패드 (71) 에 부 (負) 의 전압을 갖는 서지 (surge) 가 인가된 경우, P 형 반도체 기판 (87) 에 있어서의 소수 캐리어인 전자가, ESD 보호 회로의 영역의 N 형 확산 영역 (81) 에서부터 P 형의 반도체 기판 (87) 으로 새어 나가는 경우가 있다. 이 소수 캐리어는, 반도체 기판 (87) 에서부터, 접지 패드 (72) 에 접속되는 P 형 확산 영역 (82) 으로 흘러들어와, 흡수된다. 여기서, ESD 보호 회로에서 내부 회로로의 방향에 있어서의 P 형 확산 영역 (82) 의 수평 방향의 길이는 충분히 길기 때문에, 소수 캐리어는 충분히 P 형 확산 영역 (82) 에 흡수된다. P 형 확산 영역 (82) 에 흡수되지 않은 소수 캐리어는, 반도체 기판 (87) 에서부터, 전원 패드 (73) 에 접속된 N 형 확산 영역 (83) 을 통하여 강제적으로 추출된다. 입력 패드 (71) 에 대한 서지에 의해 발생하는 소수 캐리어는 내부 회로에서의 래치 업 발생의 주요 원인인데, 이상과 같이 반도체 기판 (87) 으로부터 놓아줌으로써, 내부 회로에서의 래치 업을 발생하기 어렵게 하고 있다 (예를 들어, 특허문헌 1 참조).
일본 공개특허공보 2007-019345호
그러나, 특허문헌 1 에서 개시된 기술에서는, ESD 보호 회로에서 내부 회로로의 방향에 있어서의 P 형 확산 영역 (82) 의 수평 방향의 길이가 길기 때문에, 그 만큼 반도체 장치의 면적이 커진다.
본 발명은 상기 과제를 감안하여 이루어진 것으로, 작은 면적으로 래치 업의 발생을 억제할 수 있는 반도체 장치를 제공한다.
본 발명은 상기 과제를 해결하기 위해, 패드에 접속되는 확산 영역인 드레인과, 내부 회로의 영역과, 상기 드레인과 상기 내부 회로 영역 사이에 형성되고, 제 1 P 형 확산 영역과, 제 2 P 형 확산 영역과, 상기 제 1 P 형 확산 영역과 상기 제 2 P 형 확산 영역 사이에 끼인 N 형 확산 영역의 3 중 가드링을 구비하여, 상기 패드에 대한 서지로 인한 소수 캐리어를 포획하는 소수 캐리어 포획 영역을 구비하고, 상기 제 1 P 형 확산 영역과 상기 제 2 P 형 확산 영역은, 최단 거리가 아니라 우회하여 금속막 배선에 의해 접속되며, 또한 각각 접지 패드에 접속되고, 상기 N 형 확산 영역은 전원 패드에 접속되는 것을 특징으로 하는 반도체 장치를 제공한다.
본 발명에서는, 3 중 가드링 내에 있어서, 접지 전위를 갖는 P 형 확산 영역에 의해 정 (正) 의 전원 전위를 갖는 N 형의 확산 영역을 사이에 끼움으로써 ESD 보호 회로에서 내부 회로로의 방향에 있어서의 P 형 확산 영역의 길이를 짧게 하여도, 내부 회로에서의 래치 업의 발생이 억제된다. 반도체 장치의 면적을 작게 할 수 있게 된다.
도 1 은 반도체 장치를 나타내는 단면도이다.
도 2 는 반도체 장치를 나타내는 평면도이다.
도 3 은 반도체 장치를 나타내는 단면도이다.
도 4 는 반도체 장치를 나타내는 단면도이다.
도 5 는 종래의 반도체 장치를 나타내는 단면도이다.
이하, 본 발명의 실시형태에 관해서 도면을 참조하여 설명한다. 먼저, 반도체 장치의 구성에 관해서 설명한다. 도 1 은 반도체 장치를 나타내는 단면도이고, 도 2 는 반도체 장치를 나타내는 평면도이다.
도 1 에 나타내는 바와 같이, 반도체 기판 (27) 은, 반도체 장치를 ESD 로부터 보호하는 ESD 보호 회로의 영역과, 내부 회로의 영역과, 입력 또는 출력의 패드 (11) 에 대한 부의 전압을 갖는 서지로 인해 반도체 기판 (27) 에 발생하는 소수 캐리어를 포획하는 소수 캐리어 포획 영역의 3 가지 영역으로 이루어져 있고, 소수 캐리어 포획 영역은 내부 회로의 영역을 둘러싸서, 통상 가드링을 형성하고 있다. 입력 또는 출력의 패드 (11), 접지 패드 (12), 전원 패드 (13) 및 보호 회로는 기본적으로는 가드링의 외측에 배치된다.
ESD 보호 회로의 영역에서는, N 형 확산 영역 (21) 이 P 형의 반도체 기판 (27) 의 표면에 형성된다. 이 N 형 확산 영역 (21) 은, 통상 반도체 장치를 ESD 로부터 보호하는 ESD 보호 회로로서 기능하는 NMOS 트랜지스터의 드레인이다. 이 드레인 (N 형 확산 영역 (21)) 은 패드 (11) 에 접속된다. 도시하지 않지만, 이 NMOS 트랜지스터의 소스 및 게이트가 접지 패드 (12) 에 접속되고, 드레인이 패드 (11) 에 접속됨으로써, 이 NMOS 트랜지스터는 ESD 보호 회로로서 기능한다. 또한 다른 구성으로서, N 형 확산 영역 (21) 은 보호 다이오드의 캐소드이어도 된다.
내부 회로의 영역에서는, N 형 웰 (26) 이 P 형의 반도체 기판 (27) 의 표면에 형성된다. P 형 확산 영역이, 도시는 하지 않지만, N 형 웰 (26) 의 표면에 형성된다. 이 P 형 확산 영역은 PMOS 트랜지스터의 소스나 드레인이 된다. 또한, N 형 확산 영역이, 도시는 하지 않지만, P 형의 반도체 기판 (27) 의 표면에 형성된다. 이 N 형 확산 영역은, NMOS 트랜지스터의 소스나 드레인이 된다.
소수 캐리어 포획 영역에서는, P 형 확산 영역 (22) 과 N 형 웰 (24) 과 P 형 확산 영역 (25) 이 P 형의 반도체 기판 (27) 의 표면에 형성된다. N 형 확산 영역 (23) 이 N 형 웰 (24) 의 표면에 형성된다. 이 때, N 형 웰 (24) 은 P 형 확산 영역 (22) 과 P 형 확산 영역 (25) 사이에 끼여 있다. 이들 P 형 확산 영역 (22) 과 P 형 확산 영역 (25) 과 N 형 웰 (24) 내부의 N 형 확산 영역 (23) 은, 드레인 (N 형 확산 영역 (21)) 과 내부 회로의 영역 사이에 있어서의 3 중 가드링이 된다. P 형 확산 영역 (22) 및 P 형 확산 영역 (25) 은 각각 접지 패드 (12) 에 접속되고, N 형 확산 영역 (23) 은 전원 패드 (13) 에 접속된다.
도 2 는 P 형 확산 영역 (22) 및 P 형 확산 영역 (25) 과 접지 패드 (12) 의 배치 방법을 나타내는 예이다. 도 2 에 나타내는 바와 같이, P 형 확산 영역 (22) 은 컨택트 (22A) 에 의해서 금속막 배선 (22B) 에 전기적으로 접속되고, P 형 확산 영역 (25) 은 컨택트 (25A) 에 의해서 금속막 배선 (25B) 에 전기적으로 접속된다. 이 금속막 배선 (22B) 은, 외부 접속용 패드인 접지 패드 (12) 에 전기적으로 접속된다. 마찬가지로, 금속막 배선 (25B) 도, 외부 접속용 패드인 접지 패드 (12) 에 전기적으로 접속된다. 이 때, 금속막 배선 (22B) 은 가능한 한 접지 패드 (12) 의 가까이까지, 금속막 배선 (25B) 과는 하나가 되지 않고 별도의 배선으로서 이간되어, 독립적으로 배선되도록 레이아웃 설계한다. 마찬가지로, 금속막 배선 (25B) 도 가능한 한 접지 패드 (12) 의 가까이까지, 금속막 배선 (22B) 과는 하나가 되지 않고 별도의 배선으로서 이간되어, 독립적으로 배선되도록 레이아웃 설계한다. 요컨대, P 형 확산 영역 (22) 과 P 형 확산 영역 (25) 은 최단 거리가 아니라, 서로간에 접촉을 피해 이간되고, 우회시킨 금속막 배선에 의해서 접속되며, 또한 양방 모두 접지 패드 (12) 에 접속된다.
다음으로, 반도체 장치의 동작에 관해서 설명한다.
패드 (11) 에 대한 서지로 인한 소수 캐리어 (전자) 는, ESD 보호 회로의 영역의 N 형 확산 영역 (21) (보호 트랜지스터의 드레인 또는 보호 다이오드의 캐소드) 에서부터 P 형의 반도체 기판 (27) 으로 새어 나가는 경우가 있다. 이 소수 캐리어는 반도체 기판 (27) 에서부터, 접지 패드 (12) 에 접속되는 P 형 확산 영역 (22) 으로 흘러들어와, 흡수된다. P 형 확산 영역 (22) 에 흡수되지 않은 소수 캐리어는, 반도체 기판 (27) 에서부터, 전원 패드 (13) 에 접속된 N 형 확산 영역 (23) 을 통해서 강제적으로 추출된다. N 형 확산 영역 (23) 으로 추출되지 않은 소수 캐리어는, 반도체 기판 (27) 에서부터, 접지 패드 (12) 에 접속되는 P 형 확산 영역 (25) 으로 흘러들어와, 흡수된다. 요컨대, 패드 (11) 에 대한 서지로 인한 소수 캐리어를, P 형 확산 영역 (22) 과 P 형 확산 영역 (25) 과 N 형 웰 (24) 내부의 N 형 확산 영역 (23) 의 3 중 가드링에 의해, 반도체 기판 (27) 으로부터 놓아주는 것이다.
여기서, 3 중 가드링에 있어서의 P 형 확산 영역 (22) 과 P 형 확산 영역 (25) 은 최단 거리가 아니라 우회하여 금속막 배선 (22B, 25B) 에 의해서 접지 패드 (12) 에 접속되어 있다. 따라서, P 형 확산 영역 (22) 과 P 형 확산 영역 (25) 사이에, 금속막 배선 (22B) 및 금속막 배선 (25B) 에 의한 기생 저항이 존재한다. 이 기생 저항에 의해, P 형 확산 영역 (22) 에 흡수된 소수 캐리어는 P 형 확산 영역 (25) 으로 흘러들어오지 않고, 접지 패드 (12) 로 흘러들어온다. 요컨대, P 형 확산 영역 (22) 에 의한 소수 캐리어 흡수 기능이 확실하게 발휘된다. 패드 (11) 에 대한 서지로 인한 소수 캐리어는, 내부 회로에서의 래치 업발생의 주요 원인이지만, 전술한 바와 같이 반도체 기판 (27) 으로부터 놓아줌으로써, 내부 회로에서의 래치 업이 잘 발생되지 않게 하고 있다.
또, 도 1 에서는, N 형 확산 영역 (21) 은, 반도체 장치를 ESD 로부터 보호하는 ESD 보호 회로로서 기능하는 NMOS 트랜지스터의 드레인 또는 보호 다이오드의 캐소드이다. NMOS 트랜지스터인 경우, 이 NMOS 트랜지스터의 소스 및 게이트가 접지 패드 (12) 에 접속되고, 드레인이 패드 (11) 에 접속된다.
다른 실시형태로서, 도 3 에 나타내는 바와 같이, N 형 확산 영역 (21) 은, 오픈 드레인 출력의 NMOS 트랜지스터의 드레인이어도 된다. 이 NMOS 트랜지스터의 소스가 접지 패드 (12) 에 접속되고, 드레인이 출력 패드 (31) 에 접속된다.
또한, 도 4 에 나타내는 바와 같이, 드레인은, 오픈 드레인 출력의 PMOS 트랜지스터의 드레인이어도 된다. 이 PMOS 트랜지스터의 소스가 전원 패드 (13) 에 접속되고, 드레인 (N 형 웰 (29) 내부의 P 형 확산 영역 (28)) 이 출력 패드 (31) 에 접속된다.
11 : 입력 패드
12 : 접지 패드
13 : 전원 패드
21 : N 형 확산 영역
22 : P 형 확산 영역
23 : N 형 확산 영역
24 : N 형 웰
25 : P 형 확산 영역
26 : N 형 웰
27 : 반도체 기판

Claims (4)

  1. 패드, 접지 패드, 및 전원 패드를 갖는 P 형의 반도체 기판과,
    상기 반도체 기판에 형성되고, 상기 패드에 접속된 제 1 N 형 확산 영역과,
    상기 반도체 기판에 형성된 내부 회로의 영역과,
    상기 제 1 N 형 확산 영역과 상기 내부 회로의 영역 사이에 형성된,
    제 1 P 형 확산 영역과,
    제 2 P 형 확산 영역과,
    상기 제 1 P 형 확산 영역과 상기 제 2 P 형 확산 영역 사이에 끼인 제 2 N 형 확산 영역의 3 중 가드링을 갖는, 상기 패드에 대한 서지에 의해 상기 반도체 기판에 발생하는 소수 캐리어를 포획하는 소수 캐리어 포획 영역을 구비하고,
    상기 제 1 P 형 확산 영역과 상기 제 2 P 형 확산 영역은, 이간되어 배치된 금속막 배선을 개재하여 각각 상기 접지 패드에 접속되고,
    상기 제 2 N 형 확산 영역은 상기 전원 패드에 접속되어 있는,
    것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    소스 및 게이트가 상기 접지 패드에 접속되고, 상기 제 1 N 형 확산 영역인 드레인이 상기 패드에 접속된 ESD 보호 회로로서 기능하는 NMOS 트랜지스터를 추가로 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    소스가 상기 접지 패드에 접속되고, 상기 제 1 N 형 확산 영역인 드레인이 상기 패드에 접속된 오픈 드레인 출력의 NMOS 트랜지스터를 추가로 구비하는 것을 특징으로 하는 반도체 장치.
  4. 패드, 접지 패드, 및 전원 패드를 갖는 P 형의 반도체 기판과,
    상기 반도체 기판에 제 1 N 형 확산 영역을 개재하여 형성되고, 상기 패드에 접속된 패드 접속용 P 형 확산 영역과,
    상기 반도체 기판에 형성된 내부 회로의 영역과,
    상기 패드 접속용 P 형 확산 영역과 상기 내부 회로의 영역 사이에 형성된,
    제 1 P 형 확산 영역과,
    제 2 P 형 확산 영역과,
    상기 제 1 P 형 확산 영역과 상기 제 2 P 형 확산 영역 사이에 끼인 제 2 N 형 확산 영역의 3 중 가드링을 갖는,
    상기 패드에 대한 서지에 의해 상기 반도체 기판에 발생하는 소수 캐리어를 포획하는 소수 캐리어 포획 영역을 구비하고,
    상기 제 1 P 형 확산 영역과 상기 제 2 P 형 확산 영역은, 이간되어 배치된 금속막 배선을 개재하여 각각 상기 접지 패드에 접속되고,
    상기 제 2 N 형 확산 영역은 상기 전원 패드에 접속되고,
    소스가 상기 전원 패드에 접속되고, 상기 패드 접속용 P 형 확산 영역인 드레인이 상기 패드에 접속된 오픈 드레인 출력의 PMOS 트랜지스터를 추가로 구비하는,
    것을 특징으로 하는 반도체 장치.
KR1020130156173A 2012-12-20 2013-12-16 반도체 장치 KR102145169B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2012-278560 2012-12-20
JP2012278560A JP6085166B2 (ja) 2012-12-20 2012-12-20 半導体装置

Publications (2)

Publication Number Publication Date
KR20140080420A KR20140080420A (ko) 2014-06-30
KR102145169B1 true KR102145169B1 (ko) 2020-08-18

Family

ID=50956129

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130156173A KR102145169B1 (ko) 2012-12-20 2013-12-16 반도체 장치

Country Status (5)

Country Link
US (1) US9337077B2 (ko)
JP (1) JP6085166B2 (ko)
KR (1) KR102145169B1 (ko)
CN (1) CN103887305B (ko)
TW (1) TWI595625B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109545841A (zh) * 2018-11-22 2019-03-29 长江存储科技有限责任公司 双保护环及其形成方法
US11817447B2 (en) 2019-12-10 2023-11-14 Samsung Electronics Co., Ltd. Electrostatic discharge protection element and semiconductor devices including the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003031668A (ja) 2001-07-13 2003-01-31 Hitachi Ltd 半導体装置
US20030174452A1 (en) * 2002-03-17 2003-09-18 Shiao-Shien Chen Electrostatic discharge protection circuit

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61280650A (ja) * 1985-06-05 1986-12-11 Toshiba Corp 入力回路
JPS63208240A (ja) * 1987-02-25 1988-08-29 Hitachi Ltd 半導体集積回路装置
DE3935538A1 (de) * 1989-10-25 1991-05-02 Thomson Brandt Gmbh Mos-logik in bicmos-schaltkreisen
JPH03295268A (ja) * 1990-04-13 1991-12-26 Sony Corp 半導体装置
CN1245758A (zh) * 1998-08-20 2000-03-01 司福佳 一种将文字直接设计成花朵的工艺方法
CN1157789C (zh) * 2001-04-11 2004-07-14 华邦电子股份有限公司 静电放电缓冲装置
JP4613720B2 (ja) 2005-07-08 2011-01-19 株式会社デンソー 半導体装置
US7737526B2 (en) * 2007-03-28 2010-06-15 Advanced Analogic Technologies, Inc. Isolated trench MOSFET in epi-less semiconductor sustrate
JP2010109172A (ja) * 2008-10-30 2010-05-13 Elpida Memory Inc 半導体装置
JP5593160B2 (ja) * 2010-08-13 2014-09-17 ルネサスエレクトロニクス株式会社 半導体装置
US8586423B2 (en) * 2011-06-24 2013-11-19 International Business Machines Corporation Silicon controlled rectifier with stress-enhanced adjustable trigger voltage

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003031668A (ja) 2001-07-13 2003-01-31 Hitachi Ltd 半導体装置
US20030174452A1 (en) * 2002-03-17 2003-09-18 Shiao-Shien Chen Electrostatic discharge protection circuit

Also Published As

Publication number Publication date
JP6085166B2 (ja) 2017-02-22
US20140175552A1 (en) 2014-06-26
US9337077B2 (en) 2016-05-10
CN103887305A (zh) 2014-06-25
TW201432876A (zh) 2014-08-16
CN103887305B (zh) 2018-02-09
KR20140080420A (ko) 2014-06-30
TWI595625B (zh) 2017-08-11
JP2014123632A (ja) 2014-07-03

Similar Documents

Publication Publication Date Title
US10510744B2 (en) Vertical nanowire transistor for input/output structure
US8237225B2 (en) Semiconductor device for electrostatic discharge protection
JP6243720B2 (ja) Ｅｓｄ保護回路を備えた半導体装置
US9559094B2 (en) Semiconductor device and integrated circuit
EP3051591B1 (en) Electrostatic discharge protection device and electrostatic discharge protection system
JP2008177246A (ja) 半導体装置
JP2009071173A (ja) 半導体装置
US20090206439A1 (en) Semiconductor device
KR102145169B1 (ko) 반도체 장치
US9865586B2 (en) Semiconductor device and method for testing the semiconductor device
JP2011142190A (ja) 半導体装置
US20130168772A1 (en) Semiconductor device for electrostatic discharge protecting circuit
JP4673569B2 (ja) 半導体装置
KR20150109359A (ko) 반도체 장치
US8866200B2 (en) JFET ESD protection circuit for low voltage applications
JP6847731B2 (ja) 半導体装置
JPH10223843A (ja) 半導体装置の保護回路
JP2023152650A (ja) 半導体装置
JP6099986B2 (ja) 半導体装置
JP2013153018A (ja) 半導体装置
JP2010040839A (ja) 保護素子
JP2005327964A (ja) 半導体装置この発明は、一つの半導体基板に複数の回路部を備え、それぞれ個別に静電放電（ＥＳＤ：ＥｌｅｃｔｒｏＳｔａｔｉｃＤｉｓｃｈａｒｇｅ）などのサージ電圧保護用の縦型ツェナーダイオードを備え、特に車載用に用いられる半導体装置に関する。
KR20080003046A (ko) 반도체 장치용 정전기 방전 보호 장치 및 그의 레이아웃방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant