JP2008177246A - 半導体装置 - Google Patents
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Abstract
【解決手段】本発明による半導体装置は、信号が入力又は出力されるパッド1と、ESD保護素子30が形成され、コンタクト33を介してパッド1に電気的に接続されたNウェル31と、Nウェル31の周囲に所定の幅で設けられ、コンタクト13を介して低電位電源GNDに接続されたP型ガードリング10と、P型ガードリング10の周囲に所定の幅で設けられ、コンタクト23を介して高電位電源VDDに接続されたN型ガードリング20とを具備する。コンタクト23はP型ガードリング10を挟んでコンタクト33と対向する領域から外れたN型ガードリング20上の領域に設けられる。
【選択図】図3
Description
図1から図3を参照して、本発明による半導体装置100の構成、及び半導体装置100におけるESD電流の放電経路を説明する。図1は、ESD電流を流して内部回路4を保護するESD保護回路2、3、及び5を備える半導体装置100の構成を示す回路図である。内部回路4は、第1電源(電源電位VDD、以下、電源VDDと称す)と第2電源(接地電位GND、以下、電源GNDと称す)との間に設けられ、信号を入力又は出力するためのPad1に接続される。ESD保護回路2は、電源VDDとPad1との間に設けられ、ESD電流をPad1と電源VDD間に流す。ESD保護回路3は、電源GNDとPad1との間に設けられ、ESD電流を電源GNDとPad1間に流す。ESD保護回路5は、電源VDDと電源GNDとの間に設けられ、ESD電流を電源VDDと電源GND間に流す。又、後述するように、ESD保護回路2、3の周囲にはガードリングが設けられるため、ESD保護回路2、3とガードリングとによって寄生バイポーラ素子が形成される。図1には、ESD保護回路3とガードリングによって形成される寄生バイポーラ素子6が示される。
図3及び図4を参照して、本発明によるガードリングを備えるESD保護素子30のレイアウト構造を説明する。本発明では、ESD保護素子30の基板(Nウェル31)に対するコンタクト33、P型ガードリング10に対するコンタクト13、及びN型ガードリング20に対するコンタクト23の配置を適切にすることで、寄生バイポーラ素子6としての動作を抑制する。
図5から図7を参照して、コンタクトの配置による経路3へのESD電流の遮断効果について説明する。図5を参照して、ESD電流が寄生バイポーラ素子6を流れる場合の経路を、経路4と経路5に分解して説明する。図6は、図5におけるD−D’の断面図である。図7は、図5におけるE−E’の断面構造と、その周辺のコンタクト13、23、33との位置関係を示す模式図である。尚、図6、図7においてNウェル21、31及びPウェル11は図示されていないP型半導体基板上に形成されている。図6を参照して、経路4におけるPウェル11の領域は、図4に示すPウェル11の幅Aより拡がる。すなわち、寄生バイポーラ素子6のベース領域は拡がり、寄生バイポーラ素子6のゲインは小さくなる。このため、ESD電流が経路4を流れるためには、より大きなベース電流が必要となり、寄生バイポーラ素子6が動作しづらい状態となる。又、図7を参照して、経路5では、コンタクト23に至るまでのN+拡散層22が従来よりも長くなり、寄生バイポーラ素子6のコレクタに拡散抵抗Rが接続されたことと等価となる。このため、この拡散抵抗RによってESD電流が制限される。
2、3、5:ESD保護回路
4:内部回路
6:寄生バイポーラ素子
10:P型ガードリング
11:Pウェル
12:P+拡散層
13、23、33:コンタクト
20:N型ガードリング
21、31:Nウェル
22、32:N+拡散層
30、60:ESD保護素子
Claims (10)
- 信号が入力又は出力されるパッドと、
前記パッドに電気的に接続された第1導電型の第1ウェルと、
前記第1ウェルの周囲に設けられた第1ガードリングと、
前記第1ガードリングの周囲に設けられた第2ガードリングと、
を具備し、
前記第1ウェルは、前記第1ウェル上に設けられた複数の第1コンタクトを介して前記パッドに接続され、
前記第1ガードリングは、第2導電型の第2ウェルと、前記第2ウェル上に設けられ、前記第2ウェルに第1の電源電位を供給する複数の第2コンタクトとを備え、
前記第2ガードリングは、第1導電型の第3ウェルと、前記第3ウェル上に設けられ、前記第3ウェルに第2の電源電位を供給する複数の第3コンタクトとを備え、
前記第3コンタクトは、前記第1ガードリングを挟んで前記第1コンタクトと対向する前記第2ガードリング上の領域には設けられず、この領域から外れた前記第2ガードリング上の領域に設けられたことを特徴とする
半導体装置。 - 前記第2コンタクトは、前記第1コンタクトと対向する領域の前記第1ガードリング上に形成されていることを特徴とする請求項1記載の半導体装置。
- 前記第1コンタクト、前記第2コンタクト、及び前記第3コンタクトは、それぞれ複数のコンタクト群に分かれて形成され、前記第3コンタクトからなる第3コンタクト群は、前記第1ガードリングを挟んで、前記第1コンタクトからなる第1コンタクト群と対向する前記第2ガードリング上の領域には設けられず、この領域から外れた領域に設けられたことを特徴とする請求項1又は2記載の半導体装置。
- 前記第1ウェルには、ESD(Electrostatic Discharge)保護素子が形成されていることを特徴とする請求項1乃至3のいずれか1項に記載された半導体装置。
- 前記ESD保護素子が並列接続された複数のMOSトランジスタからなることを特徴とする請求項4記載の半導体装置。
- 信号が入力又は出力されるパッドと、
ESD保護素子が形成され、複数の第1コンタクト群を介して前記パッドに電気的に接続された矩形のNウェルと、
前記Nウェルの周囲に所定の幅で設けられ、複数の第2コンタクト群を介して低電位電源に接続されたP型ガードリングと、
前記P型ガードリングの周囲に所定の幅で設けられ、複数の第3コンタクト群を介して高電位電源に接続されたN型ガードリングと、
を具備し、
前記複数の第1コンタクト群は、前記Nウェルの辺に沿って所定の間隔で設けられ、
前記複数の第2コンタクト群は、前記P型ガードリング上に所定の間隔で設けられ、
前記複数の第3コンタクト群は、前記N型ガードリング上に所定の間隔で設けられており、
前記第3コンタクト群は、前記P型ガードリングを挟んで前記複数の第1コンタクト群と対向する前記N型ガードリング上の領域には設けられず、この領域から外れた前記N型ガードリング上の領域に設けられたことを特徴とする
半導体装置。 - 前記ESD保護素子を囲み設けられたN+拡散層上に前記複数の第1コンタクト群が設けられ、前記所定の幅のPウェルと、このPウェルに設けられたP+拡散層とからなる前記P型ガードリングのP+拡散層上に前記複数の第2コンタクト群が設けられ、前記所定の幅のNウェルと、このNウェルに設けられたN+拡散層とからなる前記N型ガードリングのN+拡散層上に前記複数の第3コンタクト群が設けられたことを特徴とする請求項6記載の半導体装置。
- 前記第2コンタクト群は、前記第1コンタクト群と対向する領域に設けられていることを特徴とする請求項6又は7記載の半導体装置。
- 前記ESD保護素子が、並列接続された複数のPチャネル型MOSトランジスタからなることを特徴とする請求項6乃至8のいずれか1項に記載の半導体装置。
- 前記P型ガードリングの幅をAとし、前記N型ガードリング上の前記第1コンタクト群と対向する領域と前記第3コンタクト群との距離をCとしたときに、B2=A2+C2を満たす距離BがAの1.2倍以上となるように距離Cが定められたことを特徴とする請求項6乃至9のいずれか1項に記載の半導体装置。
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