CN111009523B - 一种衬底隔离环的版图结构 - Google Patents

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Abstract

本发明公开了一种衬底隔离环的版图结构,版图结构包括:由多个长度相同或不同的N阱隔离环单元首尾相连构成的封闭或不封闭的N阱隔离环和由多个长度相同或不同的P阱隔离环单元首尾相连构成的封闭或不封闭的P阱隔离环。本发明采用的衬底隔离环单元可以重复应用在版图设计中的各个场景,并且完全满足工艺设计规范,提高集成电路版图设计的效率,减轻版图设计人员的压缩产品流片时间的压力。

Description

一种衬底隔离环的版图结构
技术领域
本发明涉及集成电路版图设计领域,具体涉及一种衬底隔离环的版图结构。
背景技术
在集成电路的版图设计中,衬底接触和衬底保护环是必不可少的一种结构。一般的设计中,通常用接触孔的基本单元来制作,这种接触孔的基本单元在调整衬底保护环的长度和宽度,调整接触孔的间距时很不灵活,而且在保护环的重复使用,多边形保护环,保护环的合并等场景使用也不方便,通常版图设计人员在衬底保护环的设计时会消耗较多的时间。现提出一种新型的衬底保护环的版图结构,可以有效提高版图设计人员的效率,缩短设计时间,缩短产品上市时间,提前抢占市场。
发明内容
针对现有技术中存在的缺陷,本发明的目的在于提供一种衬底隔离环的版图结构,可以方便的应用在版图设计的各个场景中,并且完全满足工艺设计规范,有效提高版图设计人员的效率。
为实现上述目的,本发明采用的技术方案如下:
一种衬底隔离环的版图结构,所述版图结构包括:由多个长度相同或不同的N阱隔离环单元首尾相连构成的封闭或不封闭的N阱隔离环和由多个长度相同或不同的P阱隔离环单元首尾相连构成的封闭或不封闭的P阱隔离环;
所述N阱隔离环单元包括N阱,所述N阱内设有N型注入层,所述N型注入层内设有第一有源区,所述第一有源区内设有均匀分布的第一有源区接触孔,所述第一有源区覆盖有金属层;
所述P阱隔离环单元包括P型注入层,所述P型注入层内设有第二有源区,所述第二有源区内设有均匀分布的第二有源区接触孔,所述第二有源区覆盖有金属层;
所述N阱隔离环和所述P阱隔离环的各种参数均满足设计规则的要求。
进一步,如上所述的一种衬底隔离环的版图结构,所述N阱隔离环的各种参数包括:所述N阱的宽度,所述N型注入层的宽度,所述第一有源区的宽度,所述第一有源区接触孔的间距和排数,两个N阱隔离环单元端头重叠处的两个第一有源区接触孔分别在X方向和Y方向的距离,各金属层的宽度。
进一步,如上所述的一种衬底隔离环的版图结构,所述P阱隔离环的各种参数包括:所述P型注入层的宽度,所述第二有源区的宽度,所述第二有源区接触孔的间距和排数,两个P阱隔离环单元端头重叠处的两个第二有源区接触孔分别在X方向和Y方向的距离,各金属层的宽度。
进一步,如上所述的一种衬底隔离环的版图结构,所述第一有源区的宽度通过下式计算得到:
W=MAX(w1,w2,w3);
w1=a+2b;
w2=a+2c;
w3=d+2e.
其中,W为所述第一有源区的宽度,a为所述第一有源区接触孔的长度和宽度,b为所述第一有源区包有所述第一有源区接触孔的最小距离,c为所述N阱隔离环单元的内层金属层包有所述第一有源区接触孔的最小距离,d为所述N阱隔离环单元的两层金属层之间的通孔宽度,e为所述N阱隔离环单元的外层金属层包通孔的最小距离;
所述第二有源区的宽度计算方法与所述第一有源区的宽度的计算方法相同。
进一步,如上所述的一种衬底隔离环的版图结构,两个N阱隔离环单元端头重叠处的两个第一有源区接触孔分别在X方向和Y方向的距离相等且满足所述设计规则的最小间距要求,且该两个第一有源区接触孔到各自第一有源区端头的距离相等;
两个P阱隔离环单元端头重叠处的两个第二有源区接触孔分别在X方向和Y方向的距离相等且满足所述设计规则的最小间距要求,且该两个第二有源区接触孔到各自第二有源区端头的距离相等。
进一步,如上所述的一种衬底隔离环的版图结构,所述第一有源区接触孔的间距相等且满足所述设计规则的最小间距要求;
所述第二有源区接触孔的间距相等且满足所述设计规则的最小间距要求。
进一步,如上所述的一种衬底隔离环的版图结构,所述N型注入层包所述第一有源区的距离和所述P型注入层包所述第二有源区的距离满足所述设计规则的最小要求。
进一步,如上所述的一种衬底隔离环的版图结构,所述N阱包所述第一有源区的距离和所述N阱的宽度均满足所述设计规则的最小要求。
进一步,如上所述的一种衬底隔离环的版图结构,所述N阱隔离环单元和所述P阱隔离环单元的长度根据具体版图需求通过内置脚本进行控制,在其他参数不变的情况下,所述N阱隔离环单元的所述第一有源区接触孔的个数根据所述N阱隔离环单元的长度进行调整,所述P阱隔离环单元的所述第二有源区接触孔的个数根据所述P阱隔离环单元的长度进行调整。
进一步,如上所述的一种衬底隔离环的版图结构,所述版图结构还包括:由封闭的P阱隔离环和封闭的N阱隔离环内外嵌套组成的双层隔离环。
本发明的有益效果在于:本发明采用的衬底隔离环单元可以重复应用在版图设计中的各个场景,并且完全满足工艺设计规范,提高集成电路版图设计的效率,减轻版图设计人员的压缩产品流片时间的压力。
附图说明
图1为本发明实施例中提供的N阱隔离环单元的结构示意图;
图2为本发明实施例中提供的P阱隔离环单元的结构示意图;
图3为本发明实施例中提供的封闭型N阱隔离环的结构示意图;
图4为本发明实施例中提供的封闭型P阱隔离环的结构示意图;
图5为本发明实施例中提供的封闭型多边形N阱隔离环的结构示意图。
具体实施方式
下面结合说明书附图与具体实施方式对本发明做进一步的详细说明。
针对现有技术中存在的问题,本发明设计一种新型的衬底保护环,可以提高集成电路版图设计的效率,减轻版图设计人员的压缩产品流片时间的压力,并可以重复应用在版图设计中的各个场景。
如图3-4所示,一种衬底隔离环的版图结构,版图结构包括:由多个长度相同或不同的N阱隔离环单元首尾相连构成的封闭或不封闭的N阱隔离环和由多个长度相同或不同的P阱隔离环单元首尾相连构成的封闭或不封闭的P阱隔离环;
如图3所示,四个长度相同的N阱隔离环单元首尾垂直相连构成一个封闭的N阱隔离环。如图4所示,四个长度相同的P阱隔离环单元首尾垂直相连构成一个封闭的P阱隔离环。如图5所示,六个长度不同的N阱隔离环单元首尾垂直相连构成一个封闭的多边形N阱隔离环。
N阱隔离环可以作为pmos的衬底电位接触和噪声隔离环。P阱隔离环可以作为nmos的衬底电位接触和噪声隔离环。另外,可以将两种隔离环组合使用,形成双层隔离环,更加有效的保护pmos或者nmos器件避免受到外界噪声的影响。基于上述封闭或者不封闭的隔离环做成的基本模块,可以将相同长度,相同类型的隔离环重叠使用,包括X方向的重叠,Y方向的重叠,X方向和Y方向的重叠。这样可以有效的节省芯片的面积,提高芯片利用率。
上述隔离环可以但不限于应用在mos器件的周围,也可以应该在电阻,电容等无源器件的周围,同样可以起到隔离噪声的作用。
如图1所示,N阱隔离环单元包括N阱15,N阱15内设有N型注入层11,N型注入层11内设有第一有源区12,第一有源区12内设有均匀分布的第一有源区接触孔14,第一有源区12覆盖有金属层13。
根据电路设计需求,上述衬底隔离环还包括满足工艺要求的所有金属层次。
如图2所示,P阱隔离环单元包括P型注入层21,P型注入层21内设有第二有源区22,第二有源区22内设有均匀分布的第二有源区接触孔24,第二有源区22覆盖有金属层23。
N阱隔离环和P阱隔离环的各种参数均满足设计规则的要求。
N阱隔离环的各种参数包括:N阱15的宽度,N型注入层11的宽度,第一有源区12的宽度,第一有源区接触孔14的间距和排数,两个N阱隔离环单元端头重叠处的两个第一有源区接触孔14分别在X方向和Y方向的距离,各金属层13的宽度。
P阱隔离环的各种参数包括:P型注入层21的宽度,第二有源区22的宽度,第二有源区接触孔24的间距和排数,两个P阱隔离环单元端头重叠处的两个第二有源区接触孔24分别在X方向和Y方向的距离,各金属层23的宽度。
基于上述结构生成的衬底隔离环和衬底隔离环单元,可以方便的应用在版图设计的各个场景中,并且完全满足工艺设计规范。同时,根据不同电路结构的要求,比如隔离效果的大小,衬底噪声还是金属线的噪声等,可以改变隔离环的宽度和金属层次。
第一有源区12的宽度通过下式计算得到:
W=MAX(w1,w2,w3);
w1=a+2b;
w2=a+2c;
w3=d+2e.
其中,W为第一有源区12的宽度,a为第一有源区接触孔14的长度和宽度,b为第一有源区12包有第一有源区接触孔14的最小距离,c为N阱隔离环单元的内层金属层包有第一有源区接触孔14的最小距离,d为N阱隔离环单元的两层金属层之间的通孔宽度,e为N阱隔离环单元的外层金属层包通孔的最小距离;
第二有源区22的宽度计算方法与第一有源区12的宽度的计算方法相同。
第一有源区12的宽度从上述三个候选值w1,w2,w3中选取最大值,有利于N阱隔离环单元上叠多层金属和通孔,形成隔离墙。P阱隔离环单元同理。
两个N阱隔离环单元端头重叠处的两个第一有源区接触孔14分别在X方向和Y方向的距离相等且满足设计规则的最小间距要求,且该两个第一有源区接触孔14到各自第一有源区12端头的距离相等;
两个P阱隔离环单元端头重叠处的两个第二有源区接触孔24分别在X方向和Y方向的距离相等且满足设计规则的最小间距要求,且该两个第二有源区接触孔24到各自第二有源区22端头的距离相等。
如图3所示,两个N阱隔离环单元端头重叠处的两个第一有源区接触孔14分别在X方向和Y方向的距离(31,32)相等,且满足最小间距要求。同时,如图1所示,两个第一有源区接触孔14到各自第一有源区12端头的距离10相等。
第一有源区接触孔14的间距相等且满足设计规则的最小间距要求;
第二有源区接触孔24的间距相等且满足设计规则的最小间距要求。
有源区接触孔的间距确定方式:在最左和最右接触孔确定的情况下,其他接触孔均匀分布,保证间距相等并且满足设计规则中关于最小间距的要求。保证整条隔离环单元结构中心对称,方便后期重叠使用,节省芯片面积。不同的工艺会指定具体的最小间距值。
N型注入层11包第一有源区12的距离16和P型注入层21包第二有源区22的距离25满足设计规则的最小要求。
N阱15包第一有源区12的距离和N阱15的宽度均满足设计规则的最小要求。
用最小值可以减小隔离环单元的宽度,节省面积。
N阱隔离环单元和P阱隔离环单元的长度根据具体版图需求通过内置脚本进行控制,在其他参数不变的情况下,N阱隔离环单元的第一有源区接触孔14的个数根据N阱隔离环单元的长度进行调整,P阱隔离环单元的第二有源区接触孔24的个数根据P阱隔离环单元的长度进行调整。
某些版图工具有内置脚本,没有内置脚本的工具可以自己编写,总体原则是该结构的隔离环长度变化时,相应的各层的对应关系不变,接触孔的个数会根据隔离环的长度进行变化(增加或者减少)。
版图结构还包括:由封闭的P阱隔离环和封闭的N阱隔离环内外嵌套组成的双层隔离环。
基于上述N/P阱隔离环单元,首尾相连组成封闭型N阱隔离环(图3)和封闭型P阱隔离环(图4),并且封闭型隔离环可以根据内部摆放的器件个数的多少,调整隔离环的大小。封闭型P阱隔离环和封闭型N阱隔离环内外嵌套在一起,组成双层隔离环,既可以隔离电子噪声,也可以隔离空穴噪声,同时内层隔离环同时起到衬底接触的作用。
基于上述N/P阱隔离环单元,可以拓展的组成多边形隔离环(图5),可以适应多边形器件摆放区域,最大化的利用版图面积。
本发明提供的一种衬底隔离环的版图结构的技术方案,针对传统设计方案,有效提高了有源器件的衬底接触面积,减小衬底电阻,避免闩锁现象的发生,比如可以方便的调整长度,N阱,P/N注入层占用面积小可以在有限空间放入更大有源区面积的隔离环,有源区面积大,即衬底接触面积大,衬底电阻小,闩锁现象就不容易发生。封闭型隔离环可以有效保护有源器件或无源器件不会受到外界噪声的干扰,保护内部电路处于正常的工作状态;提高版图设计便利性,提高版图设计人员的工作效率。
显然,本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样,倘若本发明的这些修改和变型属于本发明权利要求及其同等技术的范围之内,则本发明也意图包含这些改动和变型在内。

Claims (8)

1.一种衬底隔离环的版图结构,其特征在于,所述版图结构包括:由多个长度相同或不同的N阱隔离环单元首尾相连构成的封闭或不封闭的N阱隔离环和由多个长度相同或不同的P阱隔离环单元首尾相连构成的封闭或不封闭的P阱隔离环;
所述N阱隔离环单元包括N阱,所述N阱内设有N型注入层,所述N型注入层内设有第一有源区,所述第一有源区内设有均匀分布的第一有源区接触孔,所述第一有源区覆盖有金属层;
所述P阱隔离环单元包括P型注入层,所述P型注入层内设有第二有源区,所述第二有源区内设有均匀分布的第二有源区接触孔,所述第二有源区覆盖有金属层;
所述N阱隔离环和所述P阱隔离环的各种参数均满足设计规则的要求;
所述第一有源区的宽度通过下式计算得到:
W=MAX(w1,w2,w3);
w1=a+2b;
w2=a+2c;
w3=d+2e;
其中,W为所述第一有源区的宽度,a为所述第一有源区接触孔的长度和宽度,b为所述第一有源区包有所述第一有源区接触孔的最小距离,c为所述N阱隔离环单元的内层金属层包有所述第一有源区接触孔的最小距离,d为所述N阱隔离环单元的两层金属层之间的通孔宽度,e为所述N阱隔离环单元的外层金属层包通孔的最小距离;
所述第二有源区的宽度计算方法与所述第一有源区的宽度的计算方法相同;
所述N阱隔离环单元和所述P阱隔离环单元的长度根据具体版图需求通过内置脚本进行控制,在其他参数不变的情况下,所述N阱隔离环单元的所述第一有源区接触孔的个数根据所述N阱隔离环单元的长度进行调整,所述P阱隔离环单元的所述第二有源区接触孔的个数根据所述P阱隔离环单元的长度进行调整。
2.根据权利要求1所述的一种衬底隔离环的版图结构,其特征在于,所述N阱隔离环的各种参数包括:所述N阱的宽度,所述N型注入层的宽度,所述第一有源区的宽度,所述第一有源区接触孔的间距和排数,两个N阱隔离环单元端头重叠处的两个第一有源区接触孔分别在X方向和Y方向的距离,各金属层的宽度。
3.根据权利要求2所述的一种衬底隔离环的版图结构,其特征在于,所述P阱隔离环的各种参数包括:所述P型注入层的宽度,所述第二有源区的宽度,所述第二有源区接触孔的间距和排数,两个P阱隔离环单元端头重叠处的两个第二有源区接触孔分别在X方向和Y方向的距离,各金属层的宽度。
4.根据权利要求3所述的一种衬底隔离环的版图结构,其特征在于,两个N阱隔离环单元端头重叠处的两个第一有源区接触孔分别在X方向和Y方向的距离相等且满足所述设计规则的最小间距要求,且该两个第一有源区接触孔到各自第一有源区端头的距离相等;
两个P阱隔离环单元端头重叠处的两个第二有源区接触孔分别在X方向和Y方向的距离相等且满足所述设计规则的最小间距要求,且该两个第二有源区接触孔到各自第二有源区端头的距离相等。
5.根据权利要求3所述的一种衬底隔离环的版图结构,其特征在于,所述第一有源区接触孔的间距相等且满足所述设计规则的最小间距要求;
所述第二有源区接触孔的间距相等且满足所述设计规则的最小间距要求。
6.根据权利要求3所述的一种衬底隔离环的版图结构,其特征在于,所述N型注入层包所述第一有源区的距离和所述P型注入层包所述第二有源区的距离满足所述设计规则的最小要求。
7.根据权利要求2所述的一种衬底隔离环的版图结构,其特征在于,所述N阱包所述第一有源区的距离和所述N阱的宽度均满足所述设计规则的最小要求。
8.根据权利要求1所述的一种衬底隔离环的版图结构,其特征在于,所述版图结构还包括:由封闭的P阱隔离环和封闭的N阱隔离环内外嵌套组成的双层隔离环。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100391153B1 (ko) * 2001-03-12 2003-07-12 삼성전자주식회사 반도체 장치의 레이아웃 방법
JP5147044B2 (ja) * 2007-01-16 2013-02-20 ルネサスエレクトロニクス株式会社 半導体装置
CN101752417A (zh) * 2008-12-09 2010-06-23 上海华虹Nec电子有限公司 横向扩散mos晶体管的版图设计的方法
CN102088022B (zh) * 2009-12-03 2013-03-13 上海华虹Nec电子有限公司 Ldmos及其制造方法
KR20140003219A (ko) * 2012-06-29 2014-01-09 에스케이하이닉스 주식회사 반도체 장치
CN103886158B (zh) * 2014-03-31 2017-01-25 西安空间无线电技术研究所 一种抗单粒子闩锁效应的标准单元设计方法
US9450044B2 (en) * 2014-08-20 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Guard ring structure and method of forming the same
CN205452285U (zh) * 2015-12-22 2016-08-10 江苏星宇芯联电子科技有限公司 一种基于nt_n层的版图隔离环
CN107644898B (zh) * 2016-07-22 2021-03-26 立积电子股份有限公司 一种半导体结构
CN107068674B (zh) * 2016-12-29 2019-04-02 北京时代民芯科技有限公司 一种面积高效的抗单粒子闩锁加固版图结构

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