JP6377193B2 - 偽装機能を有する半導体装置 - Google Patents

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Description

本発明は一般に半導体装置に関し、特に、偽装機能（フェイク機能）を有する半導体装置に関する。
半導体装置の設計と開発には、非常に費用がかかり長期の研究が必要である。しかし、不徳な製造者はリバースエンジニアリングにより、半導体の知的財産をコピーまたは複製することがある。通常、回路のトップビューＳＥＭ／ＴＥＭ検査を得ることに依存する、またはデータベースクローンによるリバースエンジニアリングは、本質的に、半導体デバイス製造に係る一般的な製品開発サイクルと費用を迂回しようとする。
したがって、この業界では、半導体装置に一種の偽装デバイスを設定することによりリバースエンジニアリングを回避する必要がある。
したがって、本発明は、半導体装置において正常なデバイスと偽装デバイスを区別し難い偽装機能を備えた半導体装置を対象とする。
本発明の一実施形態によれば、偽装機能（フェイク機能）を備えた半導体装置は、１つの論理デバイスと少なくとも１つの偽装デバイス（フェイクデバイス）を含む。論理デバイスと偽装デバイスは、基板上に形成され、論理デバイスはバイアス電圧によってオンになり、偽装デバイスは、論理デバイスに印加されたバイアス電圧と同じバイアス電圧によってはオンにならない。
本発明の半導体装置は、リバースエンジニアを混乱させるために偽装デバイスを隠蔽し、さらに、彼らの製品に影響を及ぼして彼らの信用の損失を招くことを特徴とする。
本発明のこれらの目的およびその他の目的は、種々の図面に説明される好適な実施形態の以下の詳細な説明を読めば、疑いなく当業者には明らかとなる。
添付の図面は、本発明のさらなる理解を提供するために含まれ、本明細書に組み込まれ、その一部を構成する。図は本発明の実施形態を示し、説明と一体となって、本発明の原理を説明する働きをする。
本発明の第１の実施形態による偽装機能を備えた半導体装置の模式断面図である。 図１の偽装機能を備えた半導体装置の電流−電圧（Ｉ−Ｖ）曲線である。 本発明の第２の実施形態による偽装機能を備えた半導体装置の模式断面図である。 本発明の第３の実施形態による偽装機能を備えた半導体装置の模式断面図である。 本発明の第４の実施形態による偽装機能を備えた半導体装置の模式断面図である。 本発明の第５の実施形態による偽装機能を備えた半導体装置の模式断面図である。 本発明の第６の実施形態による偽装機能を備えた半導体装置の模式断面図である。 本発明の第７の実施形態による偽装機能を備えた半導体装置の平面図である。 図８の偽装機能を備えた半導体装置の模式断面図である。 図８の偽装機能を備えた半導体装置の別の例示的実施形態の模式断面図である。 本発明の第８の実施形態による偽装機能を備えた半導体装置の模式断面図である。 本発明の第９の実施形態による偽装機能を備えた半導体装置の模式断面図である。 本発明の偽装デバイスが含まれたいくつかのデバイスを有する半導体装置の一例を示す回路図である。 図１２の半導体装置による正しいＮＡＮＤ回路を示す回路図である。 図１２の半導体装置による正しいＮＯＲ回路を示す回路図である。
ここで、本発明の好適な実施形態の詳細に言及するが、その例は添付の図面に示されている。可能な場合、図面および説明において同じまたは類似した部品を指すには同じ参照番号が用いられる。
図１は、本発明の第１の実施形態による偽装機能を備えた半導体装置の模式断面図である。
図１を参照すると、偽装機能を備えた半導体装置は、少なくとも論理デバイス１０ａと第１の偽装デバイス１０ｂを含む。論理デバイス１０ａは基板１００上に形成され、バイアス電圧によってオンになる。例えば、論理デバイス１０ａは、基板１００内のゲート酸化物１０１と、ゲート１０２と、ソース１０４と、ゲート１０２の外部のドレイン１０６と、それぞれゲート１０２とソース１０４の間、およびゲート１０２とドレイン１０６の間の第１の低濃度ドープドレイン（ＬＤＤ）１０８を含む。一般的に、論理デバイス１０ａにおいて、ソース１０４およびドレイン１０６は同じ導電型を有し、第１のＬＤＤ１０８もソース１０４およびドレイン１０６と同じ導電型を有する。第１の偽装デバイス１０ｂは基板１００上に形成され、論理デバイス１０ａに印加されるのと同じバイアス電圧ではオンにならない。例えば、第１の偽装デバイス１０ｂは論理デバイス１０ａの閾値電圧の二倍である閾値電圧を有する。第１の実施形態において、第１の偽装デバイス１０ｂは論理デバイス１０ａと同等であり、したがって、ＬＤＤのほかに第１の偽装デバイス１０ｂはゲート１０２、ソース１０４およびドレイン１０６を含む。第１の偽装デバイス１０ｂにおいて、ゲート１０２とソース１０４の間のＬＤＤは第１のＬＤＤ１０８であるが、ゲート１０２とドレイン１０６の間のＬＤＤは第２のＬＤＤ１１０である、または、ゲート１０２とソース１０４の間のＬＤＤは第２のＬＤＤ１０８であるが、ゲート１０２とドレイン１０６の間のＬＤＤは第１のＬＤＤ１１０である。第１のＬＤＤ１０８と第２のＬＤＤ１１０は異なる導電型を有する。例えば、第１のＬＤＤ１０８がｎ型ＬＤＤ（ｎＬＤＤ）であり、第２のＬＤＤ１１０がｐ型ＬＤＤ（ｐＬＤＤ）である、または、第１のＬＤＤ１０８がｐ型ＬＤＤ（ｐＬＤＤ）であり、第２のＬＤＤ１１０がｎ型ＬＤＤ（ｎＬＤＤ）である。こうして、第１の偽装デバイス１０ｂはバイアス電圧によってオンにならず、論理デバイス１０ａは同じバイアス電圧でオンになる。第１のＬＤＤ１０８と第２のＬＤＤ１１０は通常、導電型に関するドープ型も容易に特定され得ないように、スペーサ１１２の下側に形成される。したがって、第２のＬＤＤ１１０を第１のＬＤＤ１０８と区別することは極めて困難であり、リバースエンジニアリングによる半導体装置は実現不能であり得る。
一実施形態において、論理デバイス１０ａは第１の閾値電圧（Ｖｔｈ）を有し、第１の偽装デバイス１０ｂは第２の閾値電圧を有する。論理デバイス１０ａがｎＦＥＴである場合、第２の閾値電圧は第１の閾値電圧よりも大きい可能性があり、好ましくは第１の閾値電圧の二倍以上である。論理デバイス１０ａがｐＦＥＴである場合、第２の閾値電圧は第１の閾値電圧よりも小さい可能性がある。
この偽装デバイス１０ｂを実装するにあたり、単純な手法は、ｎＬＤＤマスクとｐＬＤＤマスクに何らかの変更を施すことである。例えば、論理デバイス１０ａと偽装デバイス１０ｂのＬＤＤ領域１０８にｎＬＤＤインプラントを付加するが、偽装デバイス１０ｂのＬＤＤ領域１１０ではブロックする。そして偽装デバイス１０ｂのＬＤＤ領域１１０にｐＬＤＤインプラントを意図的に付加する。上記の動作はすべてｎＬＤＤマスクとｐＬＤＤマスクへのブール論理演算によって個別に実行され得る。
図２は、図１の偽装機能を備えた半導体装置の電流−電圧（Ｉ−Ｖ）曲線である。図２において、論理デバイスはｎＬＤＤを有するＮＭＯＳであり、偽装デバイスも、ｎＬＤＤのうち１つを置換したｐＬＤＤを有するＮＭＯＳである。したがって、偽装デバイスは論理デバイスと比較した場合かなり劣った電流レベルを示す。ゲートバイアスとドレインターンオン電流の間でターンオン特性が異なることは、知的財産をリバースエンジニアリングから保護するために回路設計者がファイアウォールを設定するにあたり非常に役立つ。さらに、指定される回路機能性は、この回路ブロック内の偽装デバイスの接続構成に基づいて正常か異常かのいずれかになる。特に、偽装デバイスは物理的リバースエンジニアリング手法からは見えないものであり、正常な論理デバイスと区別がつかない。
図３は、本発明の第２の実施形態による偽装機能を備えた半導体装置の模式断面図である
図３を参照すると、偽装機能を備えた半導体装置は少なくとも論理デバイス１０ａと第１の偽装デバイス３０を含む。論理デバイス１０ａは、第１の実施形態と同じものであるため、ここでは説明を繰り返さない。第１の偽装デバイス３０は、２つのゲート３００ａおよび３００ｂと、２つのゲート３００ａおよび３００ｂの第１の側のソース１０４と、２つのゲート３００ａおよび３００ｂの第２の側のドレイン１０６と、基板１００内の、２つのゲート３００ａおよび３００ｂの間の高濃度ドープ領域３０２を含む。ソース１０４と高濃度ドープ領域１０６は異なる導電型を有する。例えば、ソース１０４（およびドレイン１０６）がｎ＋領域であり、高濃度ドープ領域３０２はｐ＋領域である、またはソース１０４（およびドレイン１０６）がｐ＋領域であり、高濃度ドープ領域３０２はｎ＋領域である。高濃度ドープ領域３０２はソース１０４とドレイン１０６の間のチャネル内に形成されるため、高濃度ドープ領域３０２は、第１の偽装デバイス３０が、論理デバイス１０ａに印加されるのと同じバイアス電圧によってオンにならないように、チャネルストップとして機能してもよい。図１と同様に、ゲート３００ａとソース１０４の間、およびゲート３００ｂとソース１０６の間にそれぞれ第１のＬＤＤ１０８があり、ソース１０４およびドレイン１０６がｎ＋領域であれば第１のＬＤＤ１０８はｎＬＤＤであってよく、また、ソース１０４およびドレイン１０６がｐ＋領域であれば第１のＬＤＤ１０８はｐＬＤＤであってよい。
チャネルストップ（高濃度ドープ領域３０２）の実装は、第１の実施形態で述べた、ｎ＋インプラントマスクまたはｐ＋インプラントマスクへのブール論理演算によるＬＤＤの置換と非常に類似している。
図４は、本発明の第３の実施形態による偽装機能を備えた半導体装置の模式断面図である。
図４を参照すると、偽装機能を備えた半導体装置は少なくとも論理デバイス１０ａと第１の偽装デバイス４０を含む。論理デバイス１０ａは第１の実施形態と同じものであるため、ここでは説明を繰り返さない。第１の偽装デバイス４０は、第２の実施形態での第１の偽装デバイス３０に類似しているが、２つのゲート３００ａと３００ｂの間にドープ領域は存在しない。言い換えると、２つのゲート３００ａと３００ｂの間の領域は、チャネルストップとしての実質的非ドープ領域であるため、第１の偽装デバイス４０は、論理デバイス１０ａに印加されるバイアス電圧と同じバイアス電圧によってオンにならない。したがって、論理デバイス１０ａと第１の偽装デバイス４０との間の差異がリバースエンジニアリングによって識別され得ない。
チャネルストップ（ゲート３００ａと３００ｂの間の非ドープ領域領域）の実装も、第１の実施形態において言及された、ｎ＋インプラントマスクまたはｐ＋インプラントマスクへのブール論理演算によるＬＤＤの置換と非常に類似している。
図５は、本発明の第４の実施形態による偽装機能を備えた半導体装置の模式断面図である。
図５を参照すると、偽装機能を備えた半導体装置は少なくとも論理デバイス１０ａと第１の偽装デバイス５０を含む。論理デバイス１０ａは第１の実施形態と同じものであるため、ここでは繰り返さない。第１の偽装デバイス５０は、第３の実施形態での第１の偽装デバイス４０に類似しているが、２つのゲート３００ａと３００ｂの間に高濃度ドープ領域５００と、それぞれ高濃度ドープ領域５００とゲート３００ａの間、および高濃度ドープ領域５００とゲート３００ｂの間に実質的非ドープ領域が存在する。高濃度ドープ領域５００は、例えば、ソース１０４とドレイン１０６の形成とともに形成されてもよい。高濃度ドープ領域５００とゲート３００ａ／３００ｂの間にＬＤＤが存在しないため、第１の偽装デバイス５０は論理デバイス１０ａの閾値よりもずっと高い閾値電圧を有する。したがって、第１の偽装デバイス５０は論理デバイス１０ａに印加されるバイアス電圧と同じバイアス電圧によってはオンにならない。
図６は、本発明の第５の実施形態による偽装機能を備えた半導体装置の模式断面図である。
図６を参照すると、偽装機能を備えた半導体装置は少なくとも論理デバイス１０ａと第１の偽装デバイス６０を含む。論理デバイス１０ａは第１の実施形態と同じものであるため、ここでは説明を繰り返さない。第１の偽装デバイス６０は、第１の論理デバイス１０ａと類似しているが、ソース１０４とドレイン１０６の間のゲート１０２の中央部に、高濃度カウンタドープ領域６００がある。したがって、第１の偽装デバイス６０の局所的Ｖｔｈは増加し、論理デバイス１０ａの局所的Ｖｔｈよりも大きく増加し得る。特に、高濃度カウンタドープ領域６００とソース１０４は異なる導電型を有するため、第１の偽装デバイス６０は、バンドギャップ差により、論理デバイス１０ａに印加される電圧と同じバイアス電圧によってはオンにならない。例えば、ソース１０４がｎ＋領域であれば、高濃度カウンタドープ領域６００はｐ＋領域である、または、ソース１０４がｐ＋領域であれば、高濃度カウンタドープ領域６００はｎ＋領域である。さらに、高濃度カウンタドープ領域６００は好ましくはゲート１０２の中央部に配置される。
図７は、本発明の第６の実施形態による偽装機能を備えた半導体装置の模式断面図である。
図７を参照すると、偽装機能を備えた半導体装置は少なくとも論理デバイス１０ａと、第１の偽装デバイス（図示せず）と、第２の偽装デバイス７０を含む。論理デバイス１０ａは第１の実施形態と同じものであるため、ここでは繰り返さない。第１の偽装デバイスは、上記の実施形態のうち少なくとも１つから選択され得るため、ここでは説明を繰り返さない。第２の偽装デバイス７０は、ゲート１０２と、基板１００内のウェル７００と、ウェル７００内のゲート１０２の第１の側のソース１０４と、ウェル７００内のゲート１０２の第２の側のドレイン１０６を含む。ウェル７００と基板１００は異なる導電型を有する。例えば、ソース１０４とドレイン１０６それぞれがｎ型領域であり、基板１００はｐ型基板であり、ウェル７００はＮウェルである、またはソース１０４とドレイン１０６それぞれがｐ型領域であり、基板１００はｎ型基板であり、ウェル７００はＰウェルである。言い換えると、ウェル７００、ソース１０４およびドレイン１０６は同じ導電型を有するため、第２の偽装デバイス７０は弱いゲート制御性を有する。
図８は、本発明の第７の実施形態による偽装機能を備えた半導体装置の平面図である。図９Ａおよび図９Ｂは、図８に描かれた切断線ＩＸ−ＩＸ’に沿った２つの異なる断面例図である。
図８、図９Ａおよび図９Ｂを参照すると、論理デバイスのソース１０４を接続するために、ＩＬＤ層９０４内のコンタクトホール９００内にコンタクトプラグ８００が配置されてもよい。コンタクトプラグ８００が、図９Ａに示すように開放型に設計されている場合、コンタクトホール９００内に、コンタクトプラグ８００とソース１０４の間に絶縁構造９０２が意図的に配置されてもよい。コンタクトプラグのエッチングは、エッチング選択性とエッチングレートの問題により、絶縁構造９０２内で止められることになる。絶縁構造９０２は、例えば、ＲＰＯ（抵抗性保護酸化物）等の酸化物層である。このため、その製造プロセスは、プロセスステップの変更を一切伴わずに論理デバイスの通常のプロセスに統合され得る。別法として、コンタクトプラグ８００が図９Ｂに示すようにソース１０４と接続されるように設計されている場合、絶縁構造９０６の断面積Ａ１は、例えばコンタクトプラグ８００の断面積Ａ２よりも少なくなるように制御され得る。断面積Ａ２のエッチングレートはＡ１のエッチングレートより高くなるので、絶縁構造９０６はエッチングで除去される。コンタクトプラグ８００はソース領域１０４に直接接続する。リバースエンジニアリングによっては図９Ａの状態又は図９Ｂの状態を識別し難い。
図１０は、本発明の第８の実施形態による偽装機能を備えた半導体装置の模式断面図である。
第３の偽装デバイスが図１０に示されている。第３の偽装デバイスは、上記の実施形態においてゲート１０２として用いられたポリシリコン構造であってよい。ソース１０４とドレイン１０６はゲート１０２の外部にある。ゲート１０２には非ドープ領域１０００と、ｎ＋型領域１００２と、ｐ＋型領域１００４が存在し、これらは電圧整流のための半導体ダイオードとして働く。さらに、端子が正しく接続されていない場合、電圧は遮断されて１つの端子から別の端子に伝導され得ない。ゲート１０２の下側の半導体デバイスは、このデバイスがオンにならないにしても、非正常なデバイス特性を有することになる。
図１１は、本発明の第９の実施形態による偽装機能を備えた半導体装置の模式断面図である。
図１１において、符号１１００ａは論理デバイスを示し、符号１１００ｂは上記の実施形態のうち１つの偽装デバイスを示す。論理デバイス１１００ａと偽装デバイス１１００ｂを接続するために配線（インターコネクション）が配置され、その配線は、ｎ＋型領域１１０２と、非ドープ領域１１０４と、ｐ＋型領域１１０６を含むダイオードである。したがって、配線は高い抵抗を有し、信号伝送を遮断するために用いられ得る。
図１２は、本発明の偽装デバイスが含まれたいくつかのデバイスを有する半導体装置の一例を示す回路図である。
図１２において、上記の実施形態の偽装デバイスは正常な論理デバイスと区別がつかないため、リバースエンジニアリングによって得られた回路図は機能しない。詳細には、ハッカーがリバースエンジニアリングによりこの例の半導体装置をコピーしようとすると、回路図は図１２に示したようなものとなる。しかし、図１２の回路図によれば、正常な論理デバイスによって構成される回路は機能しない。この回路ブロックの真理値表は、以下の表１のようになり、表１において「Ｉ」と「ＩＩ」は入力論理状態を表し、「ＩＩＩ」は出力論理状態を表し、「ｘ」は出力論理状態における争いを表す。
Figure 0006377193
表１によれば、回路の機能性は、適切な偽装デバイスを組み込まずには回路ブロックの定められた状態に安定化され得ないことを示している。これは、「ＩＩＩ」の出力が、（Ｉ，ＩＩ）＝（１，０）または（０，１）の場合に競合状態となるからである。争いの場合、回路の出力はエラーとなり大きな漏出が起こり得る。結果として、ＩＣチップ全体が働かず、したがって末端の顧客に販売できない。
図１３は、図１２の半導体装置による正しいＮＡＮＤ回路を示す回路図であり、本発明の実施形態の偽装デバイスが、ＮＡＮＤ回路を実行するために含まれている。
図１３において、「Ｘ」で表される偽装デバイスとして３つのデバイスがある。この回路ブロックの真理値表は、以下の表２のようになる。偽装デバイスは、別のデバイスに印加されるのと同じバイアス電圧ではオンにならない。例えば、偽装デバイス「Ｘ」は別のデバイスよりもずっと高い閾値電圧を有する可能性があるか、または、それぞれ図１、３、４または５の偽装デバイス１０ａ、３０、４０または５０として示されたチャネルストップを含む。したがって、これは正しいＮＡＮＤ機能を有する。
Figure 0006377193
図１４は、図１２の半導体装置による正しいＮＯＲ回路を示す回路図であり、本発明の実施形態の偽装デバイスが、ＮＯＲ回路を実行するために含まれている。
図１４において、「Ｘ」で表される偽装デバイスとして３つのデバイスがある。この回路ブロックの真理値表は、以下の表３のようになる。偽装デバイスは、別のデバイスに印加される電圧と同じバイアス電圧ではオンにならない。例えば、偽装デバイス「Ｘ」は別のデバイスよりもずっと高い閾値電圧を有する可能性があるか、または、それぞれ図１、３、４または５の偽装デバイス１０ａ、３０、４０または５０として示されたチャネルストップを含む。したがって、これは正しいＮＯＲ機能を有する。
Figure 0006377193
さらに、論理デバイスと偽装デバイスが同じ寸法、サイズまたは形状を有している場合、それは余分のマスクを追加せずにマスクパターンのブール論理演算を変更することで製造され得る。例えば、論理デバイスのインプラント構成は、余分なマスクなしで偽装デバイスを形成するために別の導電型に変更でき、導電型の差異はリバースエンジニアリングでは検査し難い。顧客には余分の工程または製造コストはかからない。
要約すると、上記の実施形態の半導体装置は、リバースエンジニアを混乱させ、彼らの製品に影響を与えて信用を失わせるために偽装デバイスを隠蔽することを特徴とする。
本発明の半導体装置は、偽装機能を有する半導体デバイスに有用である。
当業者には、本発明の範囲または趣旨から逸脱せずに本発明の構造に様々な変更および変形をなし得ることが明らかであろう。上記を考慮して、本発明は、本発明の変更および変形が、以下の特許請求の範囲およびそれらの等価物の範囲内にある場合は、それらの変更および変形を網羅することを意図している。
１０ａ 論理デバイス
１０ｂ 第１の偽装デバイス
３０ 第１の偽装デバイス
４０ 第１の偽装デバイス
５０ 第１の偽装デバイス
６０ 第１の偽装デバイス
７０ 第２の偽装デバイス
１００ 基板
１０１ ゲート酸化物
１０２ ゲート
１０４ ソース
１０６ ドレイン
１０８ 第１の低濃度ドープドレイン（ＬＤＤ）
１１０ 第２のＬＤＤ
１１２ スペーサ
３００ａ ゲート
３００ｂ ゲート
３０２ 高濃度ドープ領域
５００ 高濃度ドープ領域
６００ 高濃度カウンタドープ領域
７００ ウェル
８００ コンタクトプラグ
９００ コンタクトホール
９０２ 絶縁構造
９０４ ＩＬＤ層
９０６ 絶縁構造
１０００ 非ドープ領域
１００２ ｎ＋型領域
１００４ ｐ＋型領域
１１００ａ 論理デバイス
１１００ｂ 偽装デバイス
１１０６ ｐ＋型領域
１１０２ 非ドープ領域
１１０４ 非ドープ領域
Ａ１ 断面積
Ａ２ 断面積

Claims (21)

  1. 基板上に形成され、バイアス電圧によってオンになる論理デバイスと、
    前記基板上に形成され、前記論理デバイスに印加されるバイアス電圧と同一のバイアス電圧によってオンにならない第１の偽装デバイスと、を備え、
    前記第１の偽装デバイスは、
    ２つのゲートと、
    前記２つのゲートの第１の側にあるソースと、
    前記２つのゲートの第２の側にあるドレインと、
    前記基板内の前記２つのゲート間にある高濃度ドープ領域と、
    を備え、
    前記ソースと前記高濃度ドープ領域は異なる導体タイプを有する、
    偽装機能を備えた半導体装置。
  2. 前記ソースがｎ＋領域であると共に、前記高濃度ドープ領域がｐ＋領域である、
    または、
    前記ソースがｐ＋領域であると共に、前記高濃度ドープ領域がｎ＋領域である、
    請求項１に記載の半導体装置。
  3. 基板上に形成され、バイアス電圧によってオンになる論理デバイスと、
    前記基板上に形成され、前記論理デバイスに印加されるバイアス電圧と同一のバイアス電圧によってオンにならない第１の偽装デバイスと、を備え、
    前記第１の偽装デバイスは、
    ２つのゲートと、
    前記２つのゲートの第１の側にあるソースと、
    前記２つのゲートの第２の側にあるドレインと、
    前記２つのゲート間にある実質的非ドープ領域と、
    を備える、偽装機能を備えた半導体装置。
  4. 前記ソースと前記第１の側の間および前記ドレインと前記第２の側の間にそれぞれある複数の第１のＬＤＤをさらに備えた、請求項３に記載の半導体装置。
  5. 前記複数の第１のＬＤＤがｎＬＤＤであると共に、前記ソースと前記ドレインがｎ＋領域である、請求項４に記載の半導体装置。
  6. 前記複数の第１のＬＤＤがｐＬＤＤであると共に、前記ソースと前記ドレインがｐ＋領域である、請求項４に記載の半導体装置。
  7. 基板上に形成され、バイアス電圧によってオンになる論理デバイスと、
    前記基板上に形成され、前記論理デバイスに印加されるバイアス電圧と同一のバイアス電圧によってオンにならない第１の偽装デバイスと、を備え、
    前記第１の偽装デバイスは、
    第１のゲートと、第２のゲートと、
    前記第１のゲートの第１の側にあるソースと、
    前記第２のゲートの第２の側にあるドレインと、
    前記第１のゲートと前記第２のゲートの間にある高濃度ドープ領域と、
    前記ソースと前記第１のゲートの間および前記ドレインと前記第２のゲートの間にある複数の第１のＬＤＤと、前記高濃度ドープ領域と前記第１のゲートの間および前記高濃度ドープ領域と前記第２のゲートの間にそれぞれある複数の実質的非ドープ領域と、を備える、偽装機能を備えた半導体装置。
  8. 前記複数の第１のＬＤＤがｎＬＤＤであると共に、前記ソース、前記ドレインおよび前記高濃度ドープ領域がｎ＋領域である、請求項７に記載の半導体装置。
  9. 前記複数の第１のＬＤＤがｐＬＤＤであると共に、前記ソース、前記ドレインおよび前記高濃度ドープ領域がｐ＋領域である、請求項７に記載の半導体装置。
  10. 基板上に形成され、バイアス電圧によってオンになる論理デバイスと、
    前記基板上に形成され、前記論理デバイスに印加されるバイアス電圧と同一のバイアス電圧によってオンにならない第１の偽装デバイスと、を備え、
    前記第１の偽装デバイスは、
    ゲートと、
    前記ゲートの第１の側にあるソースと、
    前記ゲートの第２の側にあるドレインと、
    前記基板内の前記ゲートの下にあるチャネルと、
    前記チャネル上の前記ゲート内にある高濃度カウンタドープ領域と、
    を備え、
    前記高濃度カウンタドープ領域と前記ソースは異なる導電型を有する、
    偽装機能を備えた半導体装置。
  11. 前記ソースがｎ＋領域であると共に、前記高濃度カウンタドープ領域がｐ＋領域である、または
    前記ソースがｐ＋領域であると共に、前記高濃度カウンタドープ領域がｎ＋領域である、請求項１０に記載の半導体装置。
  12. 前記高濃度カウンタドープ領域は、前記ゲートの中央部に配置されている、請求項１０または１１に記載の半導体装置。
  13. 前記基板上に形成された第２の偽装デバイスをさらに備え、
    前記第２の偽装デバイスは、
    ゲートと、
    前記基板内にあるウェルと、
    前記ゲートの第１の側の前記ウェル内にあるソースと、
    前記ゲートの第２の側の前記ウェル内にあるドレインと、
    を備え、
    前記ウェルと前記基板は異なる導電型を有する、
    請求項１から１２のうちいずれか一項に記載の半導体装置。
  14. 前記基板がｐ型基板であると共に、前記ウェルがＮウェルである、または、
    前記基板がｎ型基板であると共に、前記ウェルがＰウェルである、
    請求項１３に記載の半導体装置。
  15. 前記論理デバイスを接続するためのコンタクトホール内のコンタクトプラグと、
    前記コンタクトホール内の前記コンタクトプラグと前記論理デバイスとの間にある絶縁構造と、をさらに備えた、請求項１から１４のうちいずれか一項に記載の半導体装置。
  16. 前記絶縁構造の断面積は、前記コンタクトプラグの断面積よりも少ない、請求項１５に記載の半導体装置。
  17. 前記絶縁構造は酸化物層である、請求項１５または１６に記載の半導体装置。
  18. 前記基板上に形成された第３の偽装デバイスをさらに備え、
    前記第３の偽装デバイスは、実質的非ドープ領域を有するポリシリコン構造を備える、請求項１から１７のうちいずれか一項に記載の半導体装置。
  19. 前記論理デバイスと前記偽装デバイスのうち少なくとも１つを接続するための配線をさらに備え、
    前記配線は、実質的非ドープ領域を有するポリシリコンラインである、
    請求項１から１８のうちのいずれか一項に記載の半導体装置。
  20. 前記論理デバイスは、第１の閾値電圧を有し、
    前記第１の偽装デバイスは、前記第１の閾値電圧の二倍以上である第２の閾値電圧を有する、請求項１から１９のうちいずれか一項に記載の半導体装置。
  21. 前記論理デバイスと前記第１の偽装デバイスは、同じ寸法、サイズまたは形状を有する、請求項１から２０のうちいずれか一項に記載の半導体装置。
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