JP2014135386A

JP2014135386A - 半導体装置

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Publication number: JP2014135386A
Application number: JP2013002648A
Authority: JP
Inventors: Yukio Kitamura; 幸男北村; Kazuyoshi Omura; 和義大村; Tomomasa Makino; 智正牧野; Susumu Imaoka; 進今岡; Kusuo Nakatani; 楠雄中谷; Yasumitsu Murai; 泰光村井; Katsushige Hayashi; 克茂林; Hiroki Kozeni; 洋輝小銭; Kentaro Nakai; 健太郎中井; Yasuhiro Masuda; 康浩増田
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2013-01-10
Filing date: 2013-01-10
Publication date: 2014-07-24

Abstract

【課題】ゲート領域を有するＭＯＳトランジスタに偽装する半導体装置について知られておらず、ＭＯＳトランジスタを用いた様々な回路に偽装することができない。
【解決手段】半導体装置は、半導体基板１００１と、半導体基板上１００１に設けられたゲート領域６０２と、半導体基板１００１の表面付近に形成され、ゲート領域６０２の直下と該直下と隣接する両側の位置に連続して配置されるＮ型活性領域６０４とを備える。
【選択図】図１

Description

本発明は、半導体装置に関し、たとえば、セキュリティ機能を有する半導体装置に関する。

リバースエンジニアリングに対する防御を施した半導体装置が知られている。
たとえば、特許文献１（特表２０１０−５０５２７９号公報）には、ｎ型の活性領域（１２、１６）を相互接続するチャネルがｎ型であれば、このチャネルは導電経路を形成する。一方、ｎ型の活性領域（１２、１６）を相互接続するチャネルがＰ型であれば、このチャネルは、導電経路を形成しないことが記載されている。チャネルの極性（ｎ型かＰ型）を判断するのは困難であるから、リバースエンジニアリングに対する防御となる。

特表２０１０−５０５２７９号公報

しかしながら、特許文献１には、ゲート領域を有するＭＯＳトランジスタに偽装する半導体装置について記載されていないという問題がある。そのため、ＭＯＳトランジスタを用いた様々な回路に偽装することができないという問題がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかであろう。

本発明の一実施形態の半導体装置は、半導体基板と、半導体基板上に設けられたゲート領域と、半導体基板の表面付近に形成され、ゲート領域の直下と該直下と隣接する両側の位置に連続して配置される第１の導電型の活性領域とを備える。

本発明の一実施形態の半導体装置によれば、ゲート領域を有するＭＯＳトランジスタに偽装することができる。

フェイクＡ−ＮＭＯＳトランジスタの構成を表わす図である。フェイクＡ−ＰＭＯＳトランジスタの構成を表わす図である。フェイクＢ−ＮＭＯＳトランジスタの構成を表わす図である。フェイクＢ−ＰＭＯＳトランジスタの構成を表わす図である。半導体装置の製造工程を表わすフローチャートである。通常の低閾値のＮＭＯＳトランジスタの製造工程を表わす図である。通常の低閾値のＰＭＯＳトランジスタの製造工程を表わす図である。通常の高閾値のＮＭＯＳトランジスタの製造工程を表わす図である。通常の高閾値のＰＭＯＳトランジスタの製造工程を表わす図である。フェイクＡ−ＮＭＯＳトランジスタの製造工程を表わす図である。フェイクＡ−ＰＭＯＳトランジスタの製造工程を表わす図である。フェイクＢ−ＮＭＯＳトランジスタの製造工程を表わす図である。フェイクＢ−ＰＭＯＳトランジスタの製造工程を表わす図である。（ａ）は、第２の実施形態の半導体装置の回路構成を表わす図である。（ｂ）は、第２の実施形態の半導体装置の入出力関係を表わす図である。（ｃ）は、第２の実施形態の半導体装置の構造を表わす図である。（ａ）は、第３の実施形態の半導体装置の回路構成を表わす図である。（ｂ）は、第３の実施形態の半導体装置の入出力関係を表わす図である。（ｃ）は、第３の実施形態の半導体装置の構造を表わす図である。（ａ）は、第４の実施形態の半導体装置の回路構成を表わす図である。（ｂ）は、第４の実施形態の半導体装置の入出力関係を表わす図である。（ｃ）は、第４の実施形態の半導体装置の構造を表わす図である。（ａ）は、第５の実施形態の半導体装置の回路構成を表わす図である。（ｂ）は、第５の実施形態の半導体装置の入出力関係を表わす図である。（ｃ）は、第５の実施形態の半導体装置の構造を表わす図である。（ａ）は、第６の実施形態の半導体装置の回路構成を表わす図である。（ｂ）は、第６の実施形態の半導体装置の入出力関係を表わす図である。（ｃ）は、第６の実施形態の半導体装置の構造を表わす図である。（ａ）は、第７の実施形態の半導体装置の回路構成を表わす図である。（ｂ）は、第７の実施形態の半導体装置の入出力関係を表わす図である。（ｃ）は、第７の実施形態の半導体装置の構造を表わす図である。（ａ）は、第８の実施形態の半導体装置の回路構成を表わす図である。（ｂ）は、第８の実施形態の半導体装置の入出力関係を表わす図である。（ｃ）は、第８の実施形態の半導体装置の構造を表わす図である。（ａ）は、第９の実施形態の半導体装置の回路構成を表わす図である。（ｂ）は、第９の実施形態の半導体装置の入出力関係を表わす図である。（ｃ）は、第９の実施形態の半導体装置の構造を表わす図である。（ａ）は、第１０の実施形態の半導体装置の回路構成を表わす図である。（ｂ）は、第１０の実施形態の半導体装置の入出力関係を表わす図である。（ｃ）は、第１０の実施形態の半導体装置の構造を表わす図である。（ａ）は、出力が確定しない半導体装置の一例の回路構成を表わす図である。（ｂ）は、（ａ）の半導体装置の入出力関係を表わす図である。（ｃ）は、（ａ）の半導体装置の構造を表わす図である。（ａ）は、第１１の実施形態の半導体装置の回路構成を表わす図である。（ｂ）は、第１１の実施形態の半導体装置の入出力関係を表わす図である。（ｃ）は、第１１の実施形態の半導体装置の構造を表わす図である。第１１の実施形態に含まれる疑似コンタクトホールを説明するための断面図である。（ａ）は、第１２の実施形態の半導体装置の回路構成を表わす図である。（ｂ）は、第１２の実施形態の半導体装置の入出力関係を表わす図である。（ｃ）は、第１２の実施形態の半導体装置の構造を表わす図である。第１２の実施形態に含まれる疑似コンタクトホールを説明するための断面図である。第１２の実施形態の自動配置配線装置の構成を表わす図である。セルライブラリに格納される基本セルと偽装セルのレイアウトデータを表わす図である。

以下、本発明の実施形態について、図面を用いて説明する。
［第１の実施形態］
図１は、フェイクＡ−ＮＭＯＳトランジスタの構成を表わす図である。

図１を参照して、フェイクＡ−ＮＭＯＳトランジスタは、半導体基板１００１と、半導体基板１００１上に設けられたポリシリコン層のゲート領域６０２と、半導体基板１００１の表面付近に形成され、ゲート領域６０２の直下６０６とこの直下６０６と隣接する両側の位置６０５，６０７に連続して配置されるＮ型活性領域６０４とを備える。

なお、図１では、フェイクＡ−ＮＭＯＳトランジスタに隣接して通常のＮＭＯＳトランジスタが設けられている。ＮＭＯＳトランジスタは、半導体基板１００１上に設けられたポリシリコン層のゲート領域６０１と、ゲート領域６０１の直下と隣接する両側の位置に配置されるＮ型活性領域６０３，６０５とを備える。

図２は、フェイクＡ−ＰＭＯＳトランジスタの構成を表わす図である。
図２を参照して、フェイクＡ−ＰＭＯＳトランジスタは、半導体基板１００２と、半導体基板１００２上に設けられたポリシリコン層のゲート領域８０２と、半導体基板１００２の表面付近に形成され、ゲート領域８０２の直下８０６とこの直下８０６と隣接する両側の位置８０５，８０７に連続して配置されるＰ型活性領域８０４とを備える。

なお、図２では、フェイクＡ−ＰＭＯＳトランジスタに隣接して通常のＰＭＯＳトランジスタが設けられている。ＰＭＯＳトランジスタは、半導体基板１００２上に設けられたポリシリコン層のゲート領域８０１と、ゲート領域８０１の直下と隣接する両側の位置に配置されるＰ型活性領域８０３，８０５とを備える。

図３は、フェイクＢ−ＮＭＯＳトランジスタの構成を表わす図である。
図３を参照して、フェイクＢ−ＮＭＯＳトランジスタは、半導体基板１００３と、半導体基板１００３上に設けられたゲート領域７０２と、半導体基板１００３の表面付近に形成され、ゲート領域７０２の直下のＰウエルに隣接する一方の領域に配置されたＮ型活性領域７０４とを備える。フェイクＢ−ＮＭＯＳトランジスタは、さらに、半導体基板１００３の表面付近に形成され、ゲート領域７０２の直下のＰウエルに隣接する他方の領域に配置されたＰ型活性領域７０５と備える。

図４は、フェイクＢ−ＰＭＯＳトランジスタの構成を表わす図である。
図４を参照して、フェイクＢ−ＰＭＯＳトランジスタは、半導体基板１００４と、半導体基板１００４上に設けられたゲート領域９０２と、半導体基板１００４の表面付近に形成され、ゲート領域９０２の直下のＮウエルに隣接する一方の領域に配置されたＰ型活性領域９０４とを備える。フェイクＢ−ＰＭＯＳトランジスタは、さらに、半導体基板１００４の表面付近に形成され、ゲート領域９０２の直下のＮウエルに隣接する他方の領域に配置されたＮ型活性領域９０５と備える。

（製造工程）
図５は、半導体装置の製造工程を表わすフローチャートである。図６は、通常の低閾値のＮＭＯＳトランジスタの製造工程を表わす図である。図７は、通常の低閾値のＰＭＯＳトランジスタの製造工程を表わす図である。図８は、通常の高閾値のＮＭＯＳトランジスタの製造工程を表わす図である。図９は、通常の高閾値のＰＭＯＳトランジスタの製造工程を表わす図である。図１０は、フェイクＡ−ＮＭＯＳトランジスタの製造工程を表わす図である。図１１は、フェイクＡ−ＰＭＯＳトランジスタの製造工程を表わす図である。図１２は、フェイクＢ−ＮＭＯＳトランジスタの製造工程を表わす図である。図１３は、フェイクＢ−ＰＭＯＳトランジスタの製造工程を表わす図である。

図５〜図１３を参照して、ステップＳＴ１において、半導体基板における、低閾値のＰＭＯＳトランジスタを形成する領域と、フェイクＡ−ＰＭＯＳトランジスタを形成する領域と、フェイクＢ−ＰＭＯＳトランジスタのゲート領域およびＰ型拡散領域とを除く部分の上部にレジストを形成する（図７（ａ）、図１１（ａ）、図１３（ａ）を参照）。その後、高濃度のＰ型イオンを注入する。

ステップＳＴ２において、半導体基板における、低閾値のＮＭＯＳトランジスタを形成する領域と、フェイクＡ−ＮＭＯＳトランジスタを形成する領域と、フェイクＢ−ＮＭＯＳトランジスタのゲート領域およびＮ型拡散領域とを除く部分の上部にレジストを形成する（図６（ｂ）、図１０（ｂ）、図１２（ｂ）を参照）。その後、高濃度のＮ型イオンを注入する。

ステップＳＴ３において、半導体基板における、高閾値のＰＭＯＳトランジスタを形成する領域と、フェイクＡ−ＰＭＯＳトランジスタのゲート直下のＰ型拡散領域およびゲート直下のＰ型拡散領域に隣接する一方のＰ型拡散領域と、フェイクＢ−ＮＭＯＳトランジスタのＰ型拡散領域とを除く部分の上部にレジストを形成する（図９（ｃ）、図１１（ｃ）、図１２（ｃ）を参照）。その後、高濃度のＰ型イオンを注入する。

ステップＳＴ４において、半導体基板における、高閾値のＮＭＯＳトランジスタを形成する領域と、フェイクＡ−ＮＭＯＳトランジスタのゲート直下のＮ型拡散領域およびゲート直下のＮ型拡散領域に隣接する一方のＮ型拡散領域と、フェイクＢ−ＰＭＯＳトランジスタのＮ型拡散領域とを除く部分の上部にレジストを形成する（図８（ｄ）、図１０（ｄ）、図１２（ｄ）を参照）。その後、高濃度のＮ型イオンを注入する。

ステップＳＴ５において、ゲートを形成する。
ステップＳＴ６において、半導体基板における、低閾値のＮＭＯＳトランジスタを形成する領域と、高閾値のＮＭＯＳトランジスタを形成する領域と、フェイクＡ−ＮＭＯＳトランジスタを形成する領域と、フェイクＢ−ＮＭＯＳトランジスタのＮ型拡散領域とを除く部分の上部にレジストを形成する（図６（ｅ）、図８（ｅ）、図１０（ｅ）、図１２（ｅ）を参照）。その後、高濃度のＮ型イオンを注入する。

ステップＳＴ７において、半導体基板における、低閾値のＰＭＯＳトランジスタを形成する領域と、高閾値のＰＭＯＳトランジスタを形成する領域と、フェイクＡ−ＰＭＯＳトランジスタを形成する領域と、フェイクＢ−ＰＭＯＳトランジスタのＰ型拡散領域とを除く部分の上部にレジストを形成する（図７（ｆ）、図９（ｆ）、図１１（ｆ）、図１３（ｆ）を参照）。その後、高濃度のＰ型イオンを注入する。

以上のように、本実施の形態によれば、フェイクＡおよびフェイクＢＭＯＳトランジスタは、ゲート領域を有するＭＯＳトランジスタに偽装することができる。

［第２の実施形態］
本実施の形態の半導体装置は、２入力ＮＡＮＤに偽装したインバータを含む。

図１４（ａ）は、第２の実施形態の半導体装置の回路構成を表わす図である。
図１４（ａ）を参照して、この半導体装置５０１は、ＰチャネルＭＯＳトランジスタＰ１と、ＮチャネルＭＯＳトランジスタＮ１と、フェイクＢ−ＰチャネルＭＯＳトランジスタＦＢＰ１と、フェイクＡ−ＮチャネルＭＯＳトランジスタＦＡＮ１とを備える。

ＰチャネルＭＯＳトランジスタＰ１は、電源ＶＤＤと出力ノードＮＤ１との間に設けられ、入力信号Ａを受けるゲートを有する。

ＮチャネルＭＯＳトランジスタＮ１は、グランドＧＮＤとノードＮＤ２との間に設けられ、入力信号Ａを受けるゲートを有する。

フェイクＢ−ＰチャネルＭＯＳトランジスタＦＢＰ１は、電源ＶＤＤと出力ノードＮＤ１との間に設けられ、入力信号Ｂを受けるゲートを有する。このゲートは、入力信号Ｂの論理に係わらず、常時オフである。

フェイクＡ−ＮチャネルＭＯＳトランジスタＦＡＮ１は、出力ノードＮＤ１とノードＮＤ２との間に設けられ、入力信号Ｂを受けるゲートを有する。このゲートは、入力信号Ｂの論理に係わらず、常時オンである。

フェイクＡ−ＮチャネルＭＯＳトランジスタＦＡＮ１は、ＮチャネルＭＯＳトランジスタに偽装し、フェイクＢ−ＰチャネルＭＯＳトランジスタＦＢＰ１は、ＰチャネルＭＯＳトランジスタに偽装するため、半導体装置５０１は、全体として２入力ＮＡＮＤに偽装する。フェイクＡ−ＮチャネルＭＯＳトランジスタＦＡＮ１は、常時導通し、フェイクＢ−ＰチャネルＭＯＳトランジスタＦＢＰ１は、常時非導通のため、半導体装置５０１は、図１４（ｂ）に示すように、実際にはインバータとして機能する。

図１４（ｂ）に示すように、出力信号Ｙの論理は、入力信号Ａの論理を反転したものとなる。

図１４（ｃ）は、第２の実施形態の半導体装置の構造を表わす図である。
ＰチャネルＭＯＳトランジスタＰ１と、フェイクＢ−ＰチャネルＭＯＳトランジスタＦＢＰ１は、ＮウエルＮＷ上に設けられる。

ＰチャネルＭＯＳトランジスタＰ１は、１対のＰ型拡散領域１６，１７よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート１３とを有する。Ｐ型拡散領域１７は、コンタクトホールを介して上層レイヤに電気的に接続され、上層レイヤにおいて電源線２１に電気的に接続される。

フェイクＢ−ＰチャネルＭＯＳトランジスタＦＢＰ１は、１対のＰ型拡散領域１６、Ｎ型拡散領域２７とこれらの間に配置されるポリシリコンで形成されたゲート１１とを有する。Ｎ型拡散領域２７は、コンタクトホールを介して上層レイヤに電気的に接続され、上層レイヤにおいて電源線２９に電気的に接続される。

ＮチャネルＭＯＳトランジスタＮ１と、フェイクＡ−ＮチャネルＭＯＳトランジスタＦＡＮ１は、ＰウエルＰＷ上に設けられる。

ＮチャネルＭＯＳトランジスタＮ１は、１対のＮ型拡散領域１９，２０よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート１４とを有する。Ｎ型拡散領域２０は、コンタクトホールを介して上層レイヤに電気的に接続され、上層レイヤにおいてグランド線２３に電気的に接続される。

フェイクＡ−ＮチャネルＭＯＳトランジスタＦＡＮ１は、１対のＮ型拡散領域１９，２８よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート１２とを有する。ゲート１２の直下にもＮ型拡散領域が形成されており（図示せず）、Ｎ型拡散領域１９およびＮ型拡散領域２８は、ゲート１２直下のＮ型拡散領域と接続する。

Ｐ型拡散領域１６は、コンタクトホール、および出力信号Ｙを伝送する金属配線３０を介して、Ｎ型拡散領域２８と接続する。ゲート１３およびゲート１４は、コンタクトホールを介して、入力信号Ａを伝送する金属配線２５と接続する。ゲート１１およびゲート１２は、コンタクトホールを介して、入力信号Ｂを伝送する金属配線２６と接続する。

以上のように、本実施の形態によれば、フェイクＡおよびフェイクＢＭＯＳトランジスタによって、２入力ＮＡＮＤに偽装したインバータを構成することができる。

［第３の実施形態］
本実施の形態の半導体装置は、２入力ＮＯＲに偽装したインバータを含む。

図１５（ａ）は、第３の実施形態の半導体装置の回路構成を表わす図である。
図１５（ａ）を参照して、この半導体装置５０２は、ＰチャネルＭＯＳトランジスタＰ１と、ＮチャネルＭＯＳトランジスタＮ１と、フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１と、フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ１とを備える。

ＰチャネルＭＯＳトランジスタＰ１は、電源ＶＤＤとノードＮＤ２との間に設けられ、入力信号Ａを受けるゲートを有する。

ＮチャネルＭＯＳトランジスタＮ１は、グランドＧＮＤと出力ノードＮＤ１との間に設けられ、入力信号Ａを受けるゲートを有する。

フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１は、ノードＮＤ２と出力ノードＮＤ１との間に設けられ、入力信号Ｂを受けるゲートを有する。このゲートは、入力信号Ｂの論理に係わらず、常時オンである。

フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ１は、グランドＧＮＤと出力ノードＮＤ１との間に設けられ、入力信号Ｂを受けるゲートを有する。このゲートは、入力信号Ｂの論理に係わらず、常時オフである。

フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ１は、ＮチャネルＭＯＳトランジスタに偽装し、フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１は、ＰチャネルＭＯＳトランジスタに偽装するため、半導体装置５０２は、全体として２入力ＮＯＲに偽装する。フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ１は、常時非導通であり、フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１は、常時導通するため、半導体装置５０２は、図１５（ｂ）に示すように、実際にはインバータとして機能する。

図１５（ｂ）に示すように、出力信号Ｙの論理は、入力信号Ａの論理を反転したものとなる。

図１５（ｃ）は、第３の実施形態の半導体装置の構造を表わす図である。
ＰチャネルＭＯＳトランジスタＰ１と、フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１は、ＮウエルＮＷ上に設けられる。

フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１は、１対のＰ型拡散領域１６、１５とこれらの間に配置されるポリシリコンで形成されたゲート１１とを有する。ゲート１１の直下にもＰ型拡散領域が形成されており（図示せず）、Ｐ型拡散領域１６およびＰ型拡散領域１５は、ゲート１１直下のＰ型拡散領域と接続する。

ＮチャネルＭＯＳトランジスタＮ１と、フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ１は、ＰウエルＰＷ上に設けられる。

フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ１は、１対のＮ型拡散領域１９，Ｐ型拡散領域１８よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート１２とを有する。Ｐ型拡散領域１８は、コンタクトホールを介して上層レイヤに電気的に接続され、上層レイヤにおいてグランド線２４に電気的に接続される。

Ｐ型拡散領域１５は、コンタクトホール、および出力信号Ｙを伝送する金属配線２２を介して、Ｎ型拡散領域１９と接続する。ゲート１３およびゲート１４は、コンタクトホールを介して、入力信号Ａを伝送する金属配線２５と接続する。ゲート１１およびゲート１２は、コンタクトホールを介して、入力信号Ｂを伝送する金属配線２６と接続する。

以上のように、本実施の形態によれば、フェイクＡおよびフェイクＢＭＯＳトランジスタによって、２入力ＮＯＲに偽装したインバータを構成することができる。

［第４の実施形態］
本実施の形態の半導体装置は、３入力ＮＡＮＤに偽装した２入力ＮＡＮＤを含む。

図１６（ａ）は、第４の実施形態の半導体装置の回路構成を表わす図である。
図１６（ａ）を参照して、この半導体装置５０３は、ＰチャネルＭＯＳトランジスタＰ１と、ＮチャネルＭＯＳトランジスタＮ１と、ＰチャネルＭＯＳトランジスタＰ２と、ＮチャネルＭＯＳトランジスタＮ２と、フェイクＢ−ＰチャネルＭＯＳトランジスタＦＢＰ１と、フェイクＡ−ＮチャネルＭＯＳトランジスタＦＡＮ１とを備える。

ＮチャネルＭＯＳトランジスタＮ１は、グランドＧＮＤとノードＮＤ３との間に設けられ、入力信号Ａを受けるゲートを有する。

ＰチャネルＭＯＳトランジスタＰ２は、電源ＶＤＤと出力ノードＮＤ１との間に設けられ、入力信号Ｂを受けるゲートを有する。

ＮチャネルＭＯＳトランジスタＮ２は、ノードＮＤ３とノードＮＤ２との間に設けられ、入力信号Ｂを受けるゲートを有する。

フェイクＢ−ＰチャネルＭＯＳトランジスタＦＢＰ１は、電源ＶＤＤと出力ノードＮＤ１との間に設けられ、入力信号Ｃを受けるゲートを有する。このゲートは、入力信号Ｃの論理に係わらず、常時オフである。

フェイクＡ−ＮチャネルＭＯＳトランジスタＦＡＮ１は、出力ノードＮＤ１とノードＮＤ２との間に設けられ、入力信号Ｃを受けるゲートを有する。このゲートは、入力信号Ｃの論理に係わらず、常時オンである。

フェイクＡ−ＮチャネルＭＯＳトランジスタＦＡＮ１は、ＮチャネルＭＯＳトランジスタに偽装し、フェイクＢ−ＰチャネルＭＯＳトランジスタＦＢＰ１は、ＰチャネルＭＯＳトランジスタに偽装するため、半導体装置５０３は、全体として３入力ＮＡＮＤに偽装する。フェイクＡ−ＮチャネルＭＯＳトランジスタＦＡＮ１は、常時導通し、フェイクＢ−ＰチャネルＭＯＳトランジスタＦＢＰ１は、常時非導通のため、半導体装置５０３は、図１６（ｂ）に示すように、実際には２入力ＮＡＮＤとして機能する。

図１６（ｂ）に示すように、出力信号Ｙの論理は、入力信号Ａと入力信号Ｂの反転論理積となる。

図１６（ｃ）は、第４の実施形態の半導体装置の構造を表わす図である。
ＰチャネルＭＯＳトランジスタＰ１と、ＰチャネルＭＯＳトランジスタＰ１と、フェイクＢ−ＰチャネルＭＯＳトランジスタＦＢＰ１は、ＮウエルＮＷ上に設けられる。

ＰチャネルＭＯＳトランジスタＰ１は、１対のＰ型拡散領域５９，６０よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート５３とを有する。Ｐ型拡散領域５９は、コンタクトホールを介して上層レイヤに電気的に接続され、上層レイヤにおいて電源線９９に電気的に接続される。

ＰチャネルＭＯＳトランジスタＰ２は、１対のＰ型拡散領域５８，５９よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート５２とを有する。

フェイクＢ−ＰチャネルＭＯＳトランジスタＦＢＰ１は、１対のＰ型拡散領域５８、Ｎ型拡散領域５７とこれらの間に配置されるポリシリコンで形成されたゲート５１とを有する。Ｎ型拡散領域５７は、コンタクトホールを介して上層レイヤに電気的に接続され、上層レイヤにおいて電源線６５に電気的に接続される。

ＮチャネルＭＯＳトランジスタＮ１と、ＮチャネルＭＯＳトランジスタＮ２と、フェイクＡ−ＮチャネルＭＯＳトランジスタＦＡＮ１は、ＰウエルＰＷ上に設けられる。

ＮチャネルＭＯＳトランジスタＮ１は、１対のＮ型拡散領域６３，６４よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート５６とを有する。Ｎ型拡散領域６４は、コンタクトホールを介して上層レイヤに電気的に接続され、上層レイヤにおいてグランド線６７に電気的に接続される。

ＮチャネルＭＯＳトランジスタＮ２は、１対のＮ型拡散領域６２，６３よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート５５とを有する。

フェイクＡ−ＮチャネルＭＯＳトランジスタＦＡＮ１は、１対のＮ型拡散領域６１，６２よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート５４とを有する。ゲート５４の直下にもＮ型拡散領域が形成されており（図示せず）、Ｎ型拡散領域６１およびＮ型拡散領域６２は、ゲート５４直下のＮ型拡散領域と接続する。

Ｐ型拡散領域６０は、コンタクトホール、および出力信号Ｙを伝送する金属配線６６を介して、Ｐ型拡散領域５８およびＮ型拡散領域６１と接続する。ゲート５３およびゲート５６は、コンタクトホールを介して、入力信号Ａを伝送する金属配線６８と接続する。ゲート５２およびゲート５５は、コンタクトホールを介して、入力信号Ｂを伝送する金属配線６９と接続する。ゲート５１およびゲート５４は、コンタクトホールを介して、入力信号Ｃを伝送する金属配線７０と接続する。

以上のように、本実施の形態によれば、フェイクＡおよびフェイクＢＭＯＳトランジスタによって、３入力ＮＡＮＤに偽装した２入力ＮＡＮＤを構成することができる。

［第５の実施形態］
本実施の形態の半導体装置は、３入力ＮＯＲに偽装した２入力ＮＯＲを含む。

図１７（ａ）は、第５の実施形態の半導体装置の回路構成を表わす図である。
図１７（ａ）を参照して、この半導体装置５０４は、ＰチャネルＭＯＳトランジスタＰ１と、ＮチャネルＭＯＳトランジスタＮ１と、ＰチャネルＭＯＳトランジスタＰ２と、ＮチャネルＭＯＳトランジスタＮ２と、フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１と、フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ１とを備える。

ＰチャネルＭＯＳトランジスタＰ１は、電源ＶＤＤとノードＮＤ３との間に設けられ、入力信号Ａを受けるゲートを有する。

ＰチャネルＭＯＳトランジスタＰ２は、ノードＮＤ３とノードＮＤ２との間に設けられ、入力信号Ｂを受けるゲートを有する。

ＮチャネルＭＯＳトランジスタＮ２は、グランドＧＮＤと出力ノードＮＤ１との間に設けられ、入力信号Ｂを受けるゲートを有する。

フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１は、ノードＮＤ２と出力ノードＮＤ１との間に設けられ、入力信号Ｃを受けるゲートを有する。このゲートは、入力信号Ｃの論理に係わらず、常時オンである。

フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ１は、グランドＧＮＤと出力ノードＮＤ１との間に設けられ、入力信号Ｃを受けるゲートを有する。このゲートは、入力信号Ｃの論理に係わらず、常時オフである。

フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ１は、ＮチャネルＭＯＳトランジスタに偽装し、フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１は、ＰチャネルＭＯＳトランジスタに偽装するため、半導体装置５０４は、全体として３入力ＮＯＲに偽装する。フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ１は、常時非導通であり、フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１は、常時導通するため、半導体装置５０４は、図１７（ｂ）に示すように、実際には２入力ＮＯＲとして機能する。

図１７（ｂ）に示すように、出力信号Ｙの論理は、入力信号Ａと入力信号Ｂの反転論理和となる。

図１７（ｃ）は、第５の実施形態の半導体装置の構造を表わす図である。
ＰチャネルＭＯＳトランジスタＰ１と、ＰチャネルＭＯＳトランジスタＰ２と、フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１は、ＮウエルＮＷ上に設けられる。

ＰチャネルＭＯＳトランジスタＰ１は、１対のＰ型拡散領域５９，６０よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート５３とを有する。Ｐ型拡散領域６０は、コンタクトホールを介して上層レイヤに電気的に接続され、上層レイヤにおいて電源線７５に電気的に接続される。

フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１は、１対のＰ型拡散領域５８、７３とこれらの間に配置されるポリシリコンで形成されたゲート７１とを有する。ゲート７１の直下にもＰ型拡散領域が形成されており（図示せず）、Ｐ型拡散領域５８およびＰ型拡散領域７３は、ゲート７１直下のＰ型拡散領域と接続する。

ＮチャネルＭＯＳトランジスタＮ１と、ＮチャネルＭＯＳトランジスタＮ２と、フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ１は、ＰウエルＰＷ上に設けられる。

ＮチャネルＭＯＳトランジスタＮ１は、１対のＮ型拡散領域６３，６７よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート５６とを有する。Ｎ型拡散領域６３は、コンタクトホールを介して上層レイヤに電気的に接続され、上層レイヤにおいてグランド線９８に電気的に接続される。

フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ１は、１対のＮ型拡散領域６２，Ｐ型拡散領域７４よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート７２とを有する。Ｐ型拡散領域７４は、コンタクトホールを介して上層レイヤに電気的に接続され、上層レイヤにおいてグランド線７０に電気的に接続される。

Ｐ型拡散領域７３は、コンタクトホール、および出力信号Ｙを伝送する金属配線７７を介して、Ｎ型拡散領域６７およびＮ型拡散領域６２と接続する。ゲート５３およびゲート５６は、コンタクトホールを介して、入力信号Ａを伝送する金属配線６８と接続する。ゲート５２およびゲート５５は、コンタクトホールを介して、入力信号Ｂを伝送する金属配線６９と接続する。ゲート７１およびゲート７２は、コンタクトホールを介して、入力信号Ｃを伝送する金属配線７０と接続する。

以上のように、本実施の形態によれば、フェイクＡおよびフェイクＢＭＯＳトランジスタによって、３入力ＮＯＲに偽装した２入力ＮＯＲを構成することができる。

［第６の実施形態］
本実施の形態の半導体装置は、３入力ＮＡＮＤに偽装したインバータを含む。

図１８（ａ）は、第６の実施形態の半導体装置の回路構成を表わす図である。
図１８（ａ）を参照して、この半導体装置５０５は、ＰチャネルＭＯＳトランジスタＰ１と、ＮチャネルＭＯＳトランジスタＮ１と、フェイクＢ−ＰチャネルＭＯＳトランジスタＦＢＰ１と、フェイクＡ−ＮチャネルＭＯＳトランジスタＦＡＮ１と、フェイクＢ−ＰチャネルＭＯＳトランジスタＦＢＰ２と、フェイクＡ−ＮチャネルＭＯＳトランジスタＦＡＮ２とを備える。

フェイクＡ−ＮチャネルＭＯＳトランジスタＦＡＮ１は、ノードＮＤ３とノードＮＤ２との間に設けられ、入力信号Ｂを受けるゲートを有する。このゲートは、入力信号Ｂの論理に係わらず、常時オンである。

フェイクＢ−ＰチャネルＭＯＳトランジスタＦＢＰ２は、電源ＶＤＤと出力ノードＮＤ１との間に設けられ、入力信号Ｃを受けるゲートを有する。このゲートは、入力信号Ｃの論理に係わらず、常時オフである。

フェイクＡ−ＮチャネルＭＯＳトランジスタＦＡＮ２は、ノードＮＤ２と出力ノードＮＤ１の間に設けられ、入力信号Ｃを受けるゲートを有する。このゲートは、入力信号Ｃの論理に係わらず、常時オンである。

フェイクＡ−ＮチャネルＭＯＳトランジスタＦＡＮ１，ＦＡＮ２は、ＮチャネルＭＯＳトランジスタに偽装し、フェイクＢ−ＰチャネルＭＯＳトランジスタＦＢＰ１，ＦＢＰ２は、ＰチャネルＭＯＳトランジスタに偽装するため、半導体装置５０４は、全体として３入力ＮＡＮＤに偽装する。フェイクＡ−ＮチャネルＭＯＳトランジスタＦＡＮ１，ＦＡＮ２は、常時導通し、フェイクＢ−ＰチャネルＭＯＳトランジスタＦＢＰ１，ＦＢＰ２は、常時非導通のため、半導体装置５０４は、図１８（ｂ）に示すように、実際にはインバータとして機能する。

図１８（ｂ）に示すように、出力信号Ｙの論理は、入力信号Ａの論理を反転したものとなる。

図１８（ｃ）は、第６の実施形態の半導体装置の構造を表わす図である。
ＰチャネルＭＯＳトランジスタＰ１と、フェイクＢ−ＰチャネルＭＯＳトランジスタＦＢＰ１と、フェイクＢ−ＰチャネルＭＯＳトランジスタＦＢＰ２は、ＮウエルＮＷ上に設けられる。

ＰチャネルＭＯＳトランジスタＰ１は、１対のＰ型拡散領域５９，６０よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート５３とを有する。Ｐ型拡散領域６０は、コンタクトホールを介して上層レイヤに電気的に接続され、上層レイヤにおいて電源線８０に電気的に接続される。

フェイクＢ−ＰチャネルＭＯＳトランジスタＦＢＰ１は、１対のＰ型拡散領域５９、Ｎ型拡散領域７９とこれらの間に配置されるポリシリコンで形成されたゲート８３とを有する。Ｎ型拡散領域７９は、コンタクトホールを介して上層レイヤに電気的に接続され、上層レイヤにおいて電源線８１に電気的に接続される。

フェイクＢ−ＰチャネルＭＯＳトランジスタＦＢＰ２は、１対のＰ型拡散領域７８、Ｎ型拡散領域７９とこれらの間に配置されるポリシリコンで形成されたゲート５１とを有する。

ＮチャネルＭＯＳトランジスタＮ１と、フェイクＡ−ＮチャネルＭＯＳトランジスタＦＡＮ１と、フェイクＡ−ＮチャネルＭＯＳトランジスタＦＡＮ１は、ＰウエルＰＷ上に設けられる。

フェイクＡ−ＮチャネルＭＯＳトランジスタＦＡＮ１は、１対のＮ型拡散領域６２，６３よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート８４とを有する。ゲート８４の直下にもＮ型拡散領域が形成されており（図示せず）、Ｎ型拡散領域６２およびＮ型拡散領域６３は、ゲート８４直下のＮ型拡散領域と接続する。

フェイクＡ−ＮチャネルＭＯＳトランジスタＦＡＮ２は、１対のＮ型拡散領域６１，６２よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート５４とを有する。ゲート５４の直下にもＮ型拡散領域が形成されており（図示せず）、Ｎ型拡散領域６１およびＮ型拡散領域６２は、ゲート５４直下のＮ型拡散領域と接続する。

Ｐ型拡散領域５９は、コンタクトホール、および出力信号Ｙを伝送する金属配線８２を介して、Ｐ型拡散領域７８およびＮ型拡散領域６１と接続する。

ゲート５３およびゲート５６は、コンタクトホールを介して、入力信号Ａを伝送する金属配線６８と接続する。ゲート８３およびゲート８４は、コンタクトホールを介して、入力信号Ｂを伝送する金属配線６９と接続する。ゲート５１およびゲート５４は、コンタクトホールを介して、入力信号Ｃを伝送する金属配線７０と接続する。

以上のように、本実施の形態によれば、フェイクＡおよびフェイクＢＭＯＳトランジスタによって、３入力ＮＡＮＤに偽装した２インバータを構成することができる。

［第７の実施形態］
本実施の形態の半導体装置は、３入力ＮＯＲに偽装したインバータを含む。

図１９（ａ）は、第７の実施形態の半導体装置の回路構成を表わす図である。
図１９（ａ）を参照して、この半導体装置５０６は、ＰチャネルＭＯＳトランジスタＰ１と、ＮチャネルＭＯＳトランジスタＮ１と、フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１と、フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ１と、フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ２と、フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ２とを備える。

フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１は、ノードＮＤ３とノードＮＤ２との間に設けられ、入力信号Ｂを受けるゲートを有する。このゲートは、入力信号Ｂの論理に係わらず、常時オンである。

フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ２は、ノードＮＤ２と出力ノードＮＤ１との間に設けられ、入力信号Ｃを受けるゲートを有する。このゲートは、入力信号Ｃの論理に係わらず、常時オンである。

フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ２は、グランドＧＮＤと出力ノードＮＤ１との間に設けられ、入力信号Ｃを受けるゲートを有する。このゲートは、入力信号Ｃの論理に係わらず、常時オフである。

フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ１，ＦＢＮ２は、ＮチャネルＭＯＳトランジスタに偽装し、フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１，ＦＡＰ２は、ＰチャネルＭＯＳトランジスタに偽装するため、半導体装置５０６は、全体として３入力ＮＯＲに偽装する。フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ１，ＦＢＮ２は、常時非導通であり、フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１，ＦＡＰ２は、常時導通するため、半導体装置５０６は、図１９（ｂ）に示すように、実際にはインバータとして機能する。

図１９（ｂ）に示すように、出力信号Ｙの論理は、入力信号Ａの論理を反転したものとなる。

図１９（ｃ）は、第７の実施形態の半導体装置の構造を表わす図である。
ＰチャネルＭＯＳトランジスタＰ１と、フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１と、フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ２は、ＮウエルＮＷ上に設けられる。

フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１は、１対のＰ型拡散領域５９，９０よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート８６とを有する。ゲート８６の直下にもＰ型拡散領域が形成されており（図示せず）、Ｐ型拡散領域５９およびＰ型拡散領域９０は、ゲート８６直下のＰ型拡散領域と接続する。

フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ２は、１対のＰ型拡散領域８９、９０とこれらの間に配置されるポリシリコンで形成されたゲート８５とを有する。ゲート８５の直下にもＰ型拡散領域が形成されており（図示せず）、Ｐ型拡散領域８９およびＰ型拡散領域９０は、ゲート８５直下のＰ型拡散領域と接続する。

ＮチャネルＭＯＳトランジスタＮ１と、フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ１と、フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ２は、ＰウエルＰＷ上に設けられる。

フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ１は、１対のＮ型拡散領域６３，Ｐ型拡散領域９２よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート８８とを有する。Ｐ型拡散領域９２は、コンタクトホールを介して上層レイヤに電気的に接続され、上層レイヤにおいてグランド線９４に電気的に接続される。

フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ２は、１対のＮ型拡散領域９１，Ｐ型拡散領域９２よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート８８とを有する。

Ｐ型拡散領域８９は、コンタクトホール、および出力信号Ｙを伝送する金属配線９３を介して、Ｎ型拡散領域６３およびＮ型拡散領域９１と接続する。ゲート５３およびゲート５６は、コンタクトホールを介して、入力信号Ａを伝送する金属配線６８と接続する。ゲート８６およびゲート８８は、コンタクトホールを介して、入力信号Ｂを伝送する金属配線６９と接続する。ゲート８５およびゲート８７は、コンタクトホールを介して、入力信号Ｃを伝送する金属配線７０と接続する。

以上のように、本実施の形態によれば、フェイクＡおよびフェイクＢＭＯＳトランジスタによって、３入力ＮＯＲに偽装したインバータを構成することができる。

［第８の実施形態］
本実施の形態の半導体装置は、２入力ＮＡＮＤに偽装した「Ｈ」固定出力回路を含む。

図２０（ａ）は、第８の実施形態の半導体装置の回路構成を表わす図である。
図２０（ａ）を参照して、この半導体装置５０７は、フェイクＢ−ＰチャネルＭＯＳトランジスタＦＢＰ１と、フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ１と、フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１と、フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ２とを備える。

フェイクＢ−ＰチャネルＭＯＳトランジスタＦＢＰ１は、電源ＶＤＤと出力ノードＮＤ１との間に設けられ、入力信号Ａを受けるゲートを有する。このゲートは、入力信号Ａの論理に係わらず、常時オフである。

フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ１は、グランドＧＮＤとノードＮＤ２との間に設けられ、入力信号Ａを受けるゲートを有する。このゲートは、入力信号Ａの論理に係わらず、常時オフである。

フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１は、電源ＶＤＤと出力ノードＮＤ１との間に設けられ、入力信号Ｂを受けるゲートを有する。このゲートは、入力信号Ｂの論理に係わらず、常時オンである。

フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ２は、出力ノードＮＤ１とノードＮＤ２との間に設けられ、入力信号Ｂを受けるゲートを有する。このゲートは、入力信号Ｂの論理に係わらず、常時オフである。

フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ１，ＦＢＮ２は、ＮチャネルＭＯＳトランジスタに偽装し、フェイクＢ−ＰチャネルＭＯＳトランジスタＦＢＰ１およびフェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１は、ＰチャネルＭＯＳトランジスタに偽装するため、半導体装置５０７は、全体として２入力ＮＡＮＤに偽装する。フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１は、常時導通し、フェイクＢ−ＰチャネルＭＯＳトランジスタＦＢＰ１、フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ１，ＦＢＮ２は、常時非導通のため、半導体装置５０７は、図２０（ｂ）に示すように、実際には「Ｈ」固定出力回路として機能する。

図２０（ｂ）に示すように、出力信号Ｙの論理は、入力信号ＡおよびＢの論理に係わらず、常に「Ｈ」レベルである。

図２０（ｃ）は、第８の実施形態の半導体装置の構造を表わす図である。
フェイクＢ−ＰチャネルＭＯＳトランジスタＦＢＰ１と、フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１とは、ＮウエルＮＷ上に設けられる。

フェイクＢ−ＰチャネルＭＯＳトランジスタＦＢＰ１は、１対のＰ型拡散領域３６，Ｎ型拡散領域３７よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート３２とを有する。Ｎ型拡散領域３７は、コンタクトホールを介して上層レイヤに電気的に接続され、上層レイヤにおいて電源線４１に電気的に接続される。

フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１は、１対のＰ型拡散領域３５，３６とこれらの間に配置されるポリシリコンで形成されたゲート３１とを有する。ゲート３１の直下にもＮ型拡散領域が形成されており（図示せず）、Ｎ型拡散領域３５およびＮ型拡散領域３６は、ゲート３１直下のＮ型拡散領域と接続する。Ｐ型拡散領域３５は、コンタクトホールを介して上層レイヤに電気的に接続され、上層レイヤにおいて電源線４２に電気的に接続される。

フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ１は、フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ２は、ＰウエルＰＷ上に設けられる。

フェイクＢ−ＮチャネルＭＯＳトランジスタＦＡＮ１は、１対のＮ型拡散領域４０，Ｐ型拡散領域３９よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート３４とを有する。Ｎ型拡散領域４０は、コンタクトホールを介して上層レイヤに電気的に接続され、上層レイヤにおいてグランド線４４に電気的に接続される。

フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ２は、１対のＮ型拡散領域３８，Ｐ型拡散領域３９よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート３３とを有する。

Ｐ型拡散領域３６は、コンタクトホール、および出力信号Ｙを伝送する金属配線４３を介して、Ｎ型拡散領域３８と接続する。ゲート３２およびゲート３４は、コンタクトホールを介して、入力信号Ａを伝送する金属配線４５と接続する。ゲート３１およびゲート３３は、コンタクトホールを介して、入力信号Ｂを伝送する金属配線４６と接続する。

以上のように、本実施の形態によれば、フェイクＡおよびフェイクＢＭＯＳトランジスタによって、２入力ＮＡＮＤに偽装した「Ｈ」固定出力回路を構成することができる。

［第９の実施形態］
本実施の形態の半導体装置は、２入力ＮＯＲに偽装した「Ｈ」固定出力回路を含む。

図２１（ａ）は、第９の実施形態の半導体装置の回路構成を表わす図である。
図２１（ａ）を参照して、この半導体装置５０８は、フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１と、フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ１と、フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ２と、フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ２とを備える。

フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１とは、電源ＶＤＤとノードＮＤ２との間に設けられ、入力信号Ａを受けるゲートを有する。このゲートは、入力信号Ｂの論理に係わらず、常時オンである。

フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ１は、グランドＧＮＤと出力ノードＮＤ１との間に設けられ、入力信号Ａを受けるゲートを有する。このゲートは、入力信号Ｂの論理に係わらず、常時オフである。

フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ２は、ノードＮＤ２と出力ノードＮＤ１との間に設けられ、入力信号Ｂを受けるゲートを有する。このゲートは、入力信号Ｂの論理に係わらず、常時オンである。

フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ２は、グランドＧＮＤと出力ノードＮＤ１との間に設けられ、入力信号Ｂを受けるゲートを有する。このゲートは、入力信号Ｂの論理に係わらず、常時オフである。

フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ１，ＦＢＮ２は、ＮチャネルＭＯＳトランジスタに偽装し、フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１，ＦＡＰ２は、ＰチャネルＭＯＳトランジスタに偽装するため、半導体装置５０８は、全体として２入力ＮＯＲに偽装する。フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ１，ＦＢＮ２は、常時非導通であり、フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１，ＦＡＰ２は、常時導通するため、半導体装置５０８は、図２１（ｂ）に示すように、実際には「Ｈ」固定出力回路として機能する。

図２１（ｂ）に示すように、出力信号Ｙの論理は、入力信号ＡおよびＢの論理に係わらず、常に「Ｈ」レベルである。

図２１（ｃ）は、第９の実施形態の半導体装置の構造を表わす図である。
フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１と、フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ２は、ＮウエルＮＷ上に設けられる。

フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１は、１対のＰ型拡散領域３６，４９よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート８１とを有する。ゲート８１の直下にもＰ型拡散領域が形成されており（図示せず）、Ｐ型拡散領域３６およびＰ型拡散領域４９は、ゲート８１直下のＰ型拡散領域と接続する。Ｐ型拡散領域４９は、コンタクトホールを介して上層レイヤに電気的に接続され、上層レイヤにおいて電源線４１に電気的に接続される。

フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ２は、１対のＰ型拡散領域３５、３６とこれらの間に配置されるポリシリコンで形成されたゲート３１とを有する。ゲート３１の直下にもＰ型拡散領域が形成されており（図示せず）、Ｐ型拡散領域３５およびＰ型拡散領域３６は、ゲート３１直下のＰ型拡散領域と接続する。

フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ１と、フェイクＢ−ＮチャネルＭＯＳトランジスタＦＢＮ２とは、ＰウエルＰＷ上に設けられる。

Ｎ型拡散領域３５は、コンタクトホール、および出力信号Ｙを伝送する金属配線４７を介して、Ｐ型拡散領域３９と接続する。ゲート８１およびゲート３４は、コンタクトホールを介して、入力信号Ａを伝送する金属配線４５と接続する。ゲート３１およびゲート１３３は、コンタクトホールを介して、入力信号Ｂを伝送する金属配線４６と接続する。

以上のように、本実施の形態によれば、フェイクＡおよびフェイクＢＭＯＳトランジスタによって、２入力ＮＯＲに偽装した「Ｈ」固定出力回路を構成することができる。

［第１０の実施形態］
本実施の形態の半導体装置は、クロックドインバータに偽装したインバータを含む。

図２２（ａ）は、第１０の実施形態の半導体装置の回路構成を表わす図である。
図２２（ａ）を参照して、この半導体装置５０９は、ＰチャネルＭＯＳトランジスタＰ１と、ＮチャネルＭＯＳトランジスタＮ１と、フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１と、フェイクＡ−ＮチャネルＭＯＳトランジスタＦＡＮ１とを備える。

ＰチャネルＭＯＳトランジスタＰ１は、ノードＮＤ２と出力ノードＮＤ１との間に設けられ、入力信号Ａを受けるゲートを有する。

ＮチャネルＭＯＳトランジスタＮ１は、ノードＮＤ３と出力ノードＮＤ１との間に設けられ、入力信号Ａを受けるゲートを有する。

フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１は、電源ＶＤＤとノードＮＤ２との間に設けられ、クロックＣＬＫを受けるゲートを有する。このゲートは、クロックＣＬＫの論理に係わらず、常時オンである。

フェイクＡ−ＮチャネルＭＯＳトランジスタＦＡＮ１は、グランドＧＮＤとノードＮＤ３との間に設けられ、反転クロック／ＣＬＫを受けるゲートを有する。このゲートは、反転クロック／ＣＬＫの論理に係わらず、常時オンである。

フェイクＡ−ＮチャネルＭＯＳトランジスタＦＡＮ１は、ＮチャネルＭＯＳトランジスタに偽装し、フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１は、ＰチャネルＭＯＳトランジスタに偽装するため、半導体装置５０９は、クロックドインバータに偽装する。フェイクＡ−ＮチャネルＭＯＳトランジスタＦＡＮ１は、常時導通し、フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１は、常時導通するため、半導体装置５０９は、図２２（ｂ）に示すように、実際にはインバータとして機能する。

図２２（ｂ）に示すように、出力信号Ｙの論理は、入力信号Ａの論理を反転したものとなる。

図２２（ｃ）は、第１０の実施形態の半導体装置の構造を表わす図である。
ＰチャネルＭＯＳトランジスタＰ１と、フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１は、ＮウエルＮＷ上に設けられる。

ＰチャネルＭＯＳトランジスタＰ１は、１対のＰ型拡散領域１０５，１０６よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート１０３とを有する。

フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１は、１対のＰ型拡散領域１０６，１０７とこれらの間に配置されるポリシリコンで形成されたゲート１０１とを有する。ゲート１０１の直下にもＰ型拡散領域が形成されており（図示せず）、Ｐ型拡散領域１０６およびＰ型拡散領域１０７は、ゲート１０１直下のＮ型拡散領域と接続する。Ｐ型拡散領域１０７は、コンタクトホールを介して上層レイヤに電気的に接続され、上層レイヤにおいて電源線１１１に電気的に接続される。

ＮチャネルＭＯＳトランジスタＮ１は、１対のＮ型拡散領域１２８，１０９よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート１０４とを有する。

フェイクＡ−ＮチャネルＭＯＳトランジスタＦＡＮ１は、１対のＮ型拡散領域１０９，１１０よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート１０２とを有する。ゲート１０２の直下にもＮ型拡散領域が形成されており（図示せず）、Ｎ型拡散領域１０９およびＮ型拡散領域１１０は、ゲート１０２直下のＮ型拡散領域と接続する。Ｎ型拡散領域１１０は、コンタクトホールを介して上層レイヤに電気的に接続され、上層レイヤにおいてグランド線１１３に電気的に接続される。

Ｐ型拡散領域１０５は、コンタクトホール、および出力信号Ｙを伝送する金属配線１１６を介して、Ｎ型拡散領域１２８と接続する。ゲート１０１は、コンタクトホールを介して、クロックＣＬＫを伝送する金属配線１１４と接続する。ゲート１０２は、コンタクトホールを介して、反転クロック／ＣＬＫを伝送する金属配線１１５と接続する。ゲート１０３およびゲート１０４は、コンタクトホールを介して、入力信号Ａを伝送する金属配線１１７と接続する。

以上のように、本実施の形態によれば、フェイクＡＭＯＳトランジスタによって、クロックドインバータに偽装したインバータを構成することができる。

［第１１の実施形態］
（問題点の提示）
図２３（ａ）は、出力が確定しない半導体装置の一例の回路構成を表わす図である。

図２３（ａ）を参照して、この半導体装置５１０は、ＰチャネルＭＯＳトランジスタＰ１と、ＮチャネルＭＯＳトランジスタＮ１と、フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１と、フェイクＡ−ＮチャネルＭＯＳトランジスタＦＡＮ１とを備える。

フェイクＡ−ＮチャネルＭＯＳトランジスタＦＡＮ１は、ＮチャネルＭＯＳトランジスタに偽装し、フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１は、ＰチャネルＭＯＳトランジスタに偽装するため、半導体装置５０１は、全体として２入力ＮＡＮＤに偽装する。フェイクＡ−ＮチャネルＭＯＳトランジスタＦＡＮ１は、常時導通し、フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１は、常時導通するため、半導体装置５１０は、図２３（ｂ）に示すように機能する。

図２３（ｂ）に示すように、出力信号Ｙの論理は、入力信号Ｂの論理には依存しない。入力信号Ａの論理が「Ｌ」レベルのときには、出力信号Ｙの論理は「Ｈ」レベルとなるが、入力信号Ａの論理が「Ｈ」レベルのときには、出力信号Ｙの論理は確定しない。出力ノードＮＤ１は、電源ＶＤＤとグランドＧＮＤの両方と接続しているからである。

図２３（ｃ）は、図２３（ａ）の半導体装置の構造を表わす図である。
ＰチャネルＭＯＳトランジスタＰ１と、フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１は、ＮウエルＮＷ上に設けられる。

ＰチャネルＭＯＳトランジスタＰ１は、１対のＰ型拡散領域２０６，２０７よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート２０２とを有する。Ｐ型拡散領域２０７は、コンタクトホールを介して上層レイヤに電気的に接続され、上層レイヤにおいて電源線２１１に電気的に接続される。

フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１は、１対のＰ型拡散領域２０５，２０６とこれらの間に配置されるポリシリコンで形成されたゲート２０１とを有する。ゲート２０１の直下にもＮ型拡散領域が形成されており（図示せず）、Ｐ型拡散領域２０５およびＰ型拡散領域２０６は、ゲート２０１直下のＮ型拡散領域と接続する。Ｎ型拡散領域２０５は、コンタクトホールを介して上層レイヤに電気的に接続され、上層レイヤにおいて電源線２１２に電気的に接続される。

ＮチャネルＭＯＳトランジスタＮ１は、１対のＮ型拡散領域２０９，２１０よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート２０４とを有する。Ｎ型拡散領域２１０は、コンタクトホールを介して上層レイヤに電気的に接続され、上層レイヤにおいてグランド線２１３に電気的に接続される。

フェイクＡ−ＮチャネルＭＯＳトランジスタＦＡＮ１は、１対のＮ型拡散領域２０８，２０９よりなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲート２２１とを有する。ゲート２２１の直下にもＮ型拡散領域が形成されており（図示せず）、Ｎ型拡散領域２０８およびＮ型拡散領域２０９は、ゲート２２１直下のＮ型拡散領域と接続する。

Ｐ型拡散領域２０６は、コンタクトホール、および出力信号Ｙを伝送する金属配線２１４を介して、Ｎ型拡散領域２０８と接続する。ゲート２０２およびゲート２０４は、コンタクトホールを介して、入力信号Ａを伝送する金属配線２１５と接続する。ゲート２０１およびゲート２２１は、コンタクトホールを介して、入力信号Ｂを伝送する金属配線２１６と接続する。

本実施の形態の半導体装置は、偽装コンタクタを含む。
図２４（ａ）は、第１１の実施形態の半導体装置の構成を表わす図である。

この半導体装置５１１が、図２３（ａ）の半導体装置と相違する点は以下である。
フェイクＡ−ＮチャネルＭＯＳトランジスタＦＡＮ１のドレインが出力ノードＮＤ１と分離されている。これにより、半導体装置５１１は、図２４（ｂ）に示すように「Ｈ」固定出力回路として機能する。

図２４（ｂ）は、第１１の実施形態の半導体装置の入出力関係を表わす図である。
図２４（ｂ）に示すように、出力信号Ｙの論理は、入力信号Ａおよび入力信号Ｂの論理には依存せず、常に「Ｈ」レベルとなる。出力ノードＮＤ１は、電源ＶＤＤと常時接続し、グランドＧＮＤと常時非接続となるからである。

図２４（ｃ）は、第１１の実施形態の半導体装置の構造を表わす図である。
図２４（ｃ）の構成が、図２３（ｃ）の構成と相違する点は、以下である。

Ｎ型拡散領域２０８と、金属配線２１４とを接続するコンタクトホールが疑似コンタクトホール３１５ａ，３１５ｂ，３１５ｃである。

すなわち、疑似コンタクトホール３１５ａ，３１５ｂ，３１５ｃは、見掛け上は、Ｎ型拡散領域２０８と金属配線２１４とを接続しているように見えるが、実際には接続していない。これにより、フェイクＡ−ＮチャネルＭＯＳトランジスタＦＡＮ１のドレインが出力ノードＮＤ１と分離される。

図２５は、第１１の実施形態の半導体装置に含まれる疑似コンタクトホールを説明するための断面図である。

グランド線２１３と、Ｎ型拡散領域２１０とを接続するコンタクトホール４６１は、途中で切断されていない。金属配線２１４と、Ｎ型拡散領域２０８とを接続するための疑似コンタクトホール３１５ａ，３１５ｂ，３１５ｃは、途中で切断されている。

以上のように、本実施の形態によれば、偽装コンタクタを有するフェイクＡＭＯＳトランジスタによって、２入力ＮＡＮＤに偽装する「Ｈ」固定出力回路を構成することができる。

［第１２の実施形態］
本実施の形態の半導体装置は、偽装コンタクタを含む。

図２６（ａ）は、第１２の実施形態の半導体装置の構成を表わす図である。
この半導体装置５１２が、図２３（ａ）の半導体装置と相違する点は以下である。

フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１のソースが出力ノードＮＤ１と分離されている。これにより、半導体装置５１２は、図２６（ｂ）に示すようにインバータとして機能する。

図２６（ｂ）は、第１２の実施形態の半導体装置の入出力関係を表わす図である。
図２６（ｂ）に示すように、出力信号Ｙの論理は、入力信号Ａおよび入力信号Ｂの論理には依存しない。出力信号Ｙの論理は、入力信号Ａの論理を反転したものとなる。

図２６（ｃ）は、第１２の実施形態の半導体装置の構造を表わす図である。
図２６（ｃ）の構成が、図２３（ｃ）の構成と相違する点は、以下である。

Ｐ型拡散領域２０５と、金属配線３０４とを接続するコンタクトホールが疑似コンタクトホール３１３ａ，３１３ｂ，３１３ｃである。

すなわち、疑似コンタクトホール３１３ａ，３１３ｂ，３１３ｃは、見掛け上は、Ｐ型拡散領域２０５と金属配線２１４とを接続しているように見えるが、実際には接続していない。これにより、フェイクＡ−ＰチャネルＭＯＳトランジスタＦＡＰ１のソースが電源ＶＤＤと分離される。

図２７は、第１２の実施形態に含まれる疑似コンタクトホールを説明するための断面図である。

電源線２１１と、Ｐ型拡散領域２０７とを接続するコンタクトホール４６２は、途中で切断されていない。金属配線３１２と、Ｐ型拡散領域２０５とを接続するための疑似コンタクトホール３１３ａ，３１３ｂ，３１３ｃは、途中で切断されている。

以上のように、本実施の形態によれば、偽装コンタクタを有するフェイクＡＭＯＳトランジスタによって、２入力ＮＡＮＤに偽装するインバータを構成することができる。

［第１３の実施形態］
図２８は、第１３の実施形態の自動配置配線装置の構成を表わす図である。

この自動配置配線装置１５０１は、記憶部５０２と、論理設計部５０３と、配置配線部５０４とを備える。

記憶部５０２は、ハードウェア記述データと、セルライブラリと、ネットリストとを記憶する。

ハードウェア記述データは、半導体装置の回路の構成を特定のハードウェア記述言語で記述したデータである。特定の言語として、ＨＤＬ（Hardware description language）、ＲＴＬ（Register Transfer Level、又はRegister Transfer Language）などが用いられる。

セルライブラリは、複数のセルのレイアウトデータを格納する。セルは、基本セル、または基本セルと同一の論理の偽装セルである。

図２９は、セルライブラリに格納される基本セルと偽装セルのレイアウトデータを表わす図である。図２９において、サイズが（Ｘ，Ｙ）とは、矩形のセルを短い辺の長さがＸであり、長い辺の長さがＹであることを表わす。

サイズが（ＸＳ１，ＹＳ１）の標準インバータ、サイズが（ＸＳ８，ＹＳ８）の標準２入力ＮＡＮＤ、サイズが（ＸＳ１０，ＹＳ１０）の標準２入力ＮＯＲ、サイズが（ＸＳ１２，ＹＳ１２）の標準「Ｈ」固定出力回路が、基本セルである、サイズが（ＸＳ１６，ＹＳ１６）の標準クロックドインバータ、サイズが（ＸＳ１７，ＹＳ１７）の標準３入力ＮＡＮＤ、サイズが（ＸＳ１８，ＹＳ１８）の標準３入力ＮＯＲも、基本セルである。

サイズが（ＸＳ２，ＹＳ２）のフェイク２入力ＮＡＮＤ（図１４）、サイズが（ＸＳ３，ＹＳ３）のフェイク２入力ＮＯＲ（図１５）、サイズが（ＸＳ４，ＹＳ４）のフェイク３入力ＮＡＮＤ（図１８）、サイズが（ＸＳ５，ＹＳ５）のフェイク３入力ＮＯＲ（図１９）が、標準インバータと同一の論理の偽装セルである。サイズが（ＸＳ６，ＹＳ６）のフェイククロックドインバータ（図２２）、サイズが（ＸＳ７，ＹＳ７）のフェイクコンタクト付きＮＡＮＤ（図２６）も、標準インバータと同一の論理の偽装セルである。

サイズが（ＸＳ９，ＹＳ９）のフェイク３入力ＮＡＮＤ（図１６）が、標準２入力ＮＡＮＤと同一の論理の偽装セルである。

サイズが（ＸＳ１１，ＹＳ１１）のフェイク３入力ＮＯＲ（図１７）が、標準２入力ＮＯＲと同一の論理の偽装セルである。

サイズが（ＸＳ１３，ＹＳ１３）のフェイク２入力ＮＡＮＤ（図２０）、サイズが（ＸＳ１４，ＹＳ１４）のフェイク２入力ＮＯＲ（図２１）、サイズが（ＸＳ１５，ＹＳ１５）のフェイクコンタクト付きＮＡＮＤ（図２４）が、標準「Ｈ」出力固定回路と同一の論理の偽装セルである。

論理設計部５０３は、ハードウェア記述データに基づいて、複数の基本セルで構成されるネットリストを生成して、記憶部５０２に格納する。

配置配線部５０４は、ネットリストと、セルライブラリ内の基本セルのレイアウトデータおよび偽装セルのレイアウトデータに基づいて、基本セルを偽装セルに置換して、基本セルおよび偽装セルの配置、および複数のセル間の配線を決定する。すなわち、配置配線部５０４は、ネットリストと基本セルのレイアウトデータ（大きさ）に基づいて、基本セルの配置を仮決めする。配置配線部５０４は、基本セルのレイアウトデータと偽装セルのレイアウトデータに基づいて、基本セルを同一の論理の偽装セルに置換できるかどうかを確かめる。置換できる場合には、基本セルとその同一の論理の偽装セルに置換する。

以上のように、本実施の形態によれば、フェイクＡおよびフェイクＢＭＯＳトランジスタのセルライブラリを自動配置配線装置に組み込むことができる。

その他、実施の形態に記載された内容の一部を以下に記載する。
（１）半導体装置の製造方法は、以下のステップを含む。

（ａ）半導体基板における、低閾値のＰＭＯＳトランジスタを形成する領域と、フェイクＡ−ＰＭＯＳトランジスタを形成する領域と、フェイクＢ−ＰＭＯＳトランジスタのゲート領域およびＰ型拡散領域とを除く部分の上部にレジストを形成する。その後、高濃度のＰ型イオンを注入する。

（ｂ）半導体基板における、低閾値のＮＭＯＳトランジスタを形成する領域と、フェイクＡ−ＮＭＯＳトランジスタを形成する領域と、フェイクＢ−ＮＭＯＳトランジスタのゲート領域およびＮ型拡散領域とを除く部分の上部にレジストを形成する。その後、高濃度のＮ型イオンを注入する。

（ｃ）半導体基板における、高閾値のＰＭＯＳトランジスタを形成する領域と、フェイクＡ−ＰＭＯＳトランジスタのゲート直下のＰ型拡散領域およびゲート直下のＰ型拡散領域に隣接する一方のＰ型拡散領域と、フェイクＢ−ＮＭＯＳトランジスタのＰ型拡散領域とを除く部分の上部にレジストを形成する。その後、高濃度のＰ型イオンを注入する。

（ｄ）半導体基板における、高閾値のＮＭＯＳトランジスタを形成する領域と、フェイクＡ−ＮＭＯＳトランジスタのゲート直下のＮ型拡散領域およびゲート直下のＮ型拡散領域に隣接する一方のＮ型拡散領域と、フェイクＢ−ＰＭＯＳトランジスタのＮ型拡散領域とを除く部分の上部にレジストを形成する。その後、高濃度のＮ型イオンを注入する。

（ｅ）ゲートを形成する。
（ｆ）半導体基板における、低閾値のＮＭＯＳトランジスタを形成する領域と、高閾値のＮＭＯＳトランジスタを形成する領域と、フェイクＡ−ＮＭＯＳトランジスタを形成する領域と、フェイクＢ−ＮＭＯＳトランジスタのＮ型拡散領域とを除く部分の上部にレジストを形成する。その後、高濃度のＮ型イオンを注入する。

（ｇ）半導体基板における、低閾値のＰＭＯＳトランジスタを形成する領域と、高閾値のＰＭＯＳトランジスタを形成する領域と、フェイクＡ−ＰＭＯＳトランジスタを形成する領域と、フェイクＢ−ＰＭＯＳトランジスタのＰ型拡散領域とを除く部分の上部にレジストを形成する。その後、高濃度のＰ型イオンを注入する。
（２）半導体装置の設計装置は、以下を含む。

（ａ）複数のセルのレイアウトデータを格納するセルライブラリ。セルは、基本セル、または基本セルと同一の論理の偽装セルである。

（ｂ）ハードウェア記述データに基づいて、複数の基本セルで構成されるネットリストを生成する論理設計部。

（ｃ）ネットリストと、セルライブラリ内の基本セルのレイアウトデータおよび偽装セルのレイアウトデータに基づいて、基本セルを偽装セルに置換し、基本セルおよび偽装セルの配置、および複数のセル間の配線を決定する配置配線部。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１１〜１４，３１，３２，３３，３４，５１，５２，５３，５４，５５，５６，７１，７２，８１，８３，８４，８５，８６，８８，１０１，１０２，１０３，１０４，２０１，２０２，２０４，２２１，６０１，６０２，７０１，７０２，８０１，８０２，９０１，９０２ゲート、１５，１６，１７，１８，３５，３６，３９，４９，５８，５９，６０，７３，７４，７８，８９，９０，９２，１０５，１０６，１０７，２０５，２０６，２０７，８０３，８０４，７０５，９０３，９０４Ｐ型拡散領域、２１，２９，４１，４２，５９，６５，７５，８０，８１，１１１，２１１，２１２電源線、１９，２０，２８，３７，３８，４０，５７，６１，６２，６３，６４，６７，７９，９１，１０８，１０９，１１０，２０５，２０８，２０９，２１０，６０３，６０４，７０３，７０４，９０５Ｎ型拡散領域、２３，２４，４４，６７，９４，９８，１１３，２１３グランド線、２２，２５，３０，４３，４５，４６，４７，６８，６９，７０，７７，８２，９３，１１４，１１５，１１６，１１７，２１４，２１５，２１６金属配線、３１３ａ，３１３ｂ，３１３ｃ，３１５ａ，３１５ｂ，３１５ｃ疑似コンタクトホール、４６１，４６２コンタクトホール、１５０１自動配置配線装置、５０２記憶部、５０３論理設計部、５０４配置配線部、１００１〜１００４半導体基板、Ｐ１，Ｐ２ＰＭＯＳトランジスタ、Ｎ１，Ｎ２ＮＭＯＳトランジスタ、ＦＡＰ１，ＦＡＰ２フェイクＡ−ＰＭＯＳトランジスタ、ＦＢＰ１，ＦＢＰ２フェイクＢ−ＰＭＯＳトランジスタ、ＦＡＮ１フェイクＡ−ＮＭＯＳトランジスタ、ＦＢＮ１，ＦＢＮ２フェイクＢ−ＮＭＯＳトランジスタ。

Claims

半導体基板と、
前記半導体基板上に設けられたゲート領域と、
前記半導体基板の表面付近に形成され、前記ゲート領域の直下と前記直下と隣接する両側の位置に連続して配置される第１の導電型の活性領域とを備えた半導体装置。
前記ゲート領域の直下と隣接する一方の側の前記活性領域には、前記半導体基板に垂直な方向に疑似のコンタクトホールが設けられる、請求項１記載の半導体装置。
前記半導体装置は、クロックドインバータに偽装するインバータを含み、
前記半導体装置は、
第１の中間ノードと出力ノードとの間に設けられ、第１の入力信号を受けるゲートを有するＰチャネルＭＯＳトランジスタと、
第２の中間ノードと前記出力ノードとの間に設けられ、前記第１の入力信号を受けるゲートを有するＮチャネルＭＯＳトランジスタと、
電源と前記第１の中間ノードとの間に設けられ、クロックを受け、かつ常時オンのゲートを有する第１種類の偽装ＰチャネルＭＯＳトランジスタと、
グランドと前記第２の中間ノードとの間に設けられ、反転クロックを受け、かつ常時オンのゲートを有する第１種類の偽装ＮチャネルＭＯＳトランジスタとを備え、
前記第１種類の偽装ＮＭＯＳトランジスタは、前記ゲート領域、および前記ゲート領域の直下と前記直下と隣接する両側の位置に連続して配置されるＮ型の前記活性領域で形成され、
前記第１種類の偽装ＰＭＯＳトランジスタは、前記ゲート領域、および前記ゲート領域の直下と前記直下と隣接する両側の位置に連続して配置されるＰ型の前記活性領域で形成される、請求項１記載の半導体装置。
半導体基板と、
前記半導体基板上に設けられたゲート領域と、
前記半導体基板の表面付近に形成され、前記ゲート領域の直下のウエルに隣接する一方の領域に配置された第１の導電型の第１の活性領域と、
前記半導体基板の表面付近に形成され、前記ゲート領域の直下のウエルに隣接する他方の領域に配置された第２の導電型の第２の活性領域と備えた半導体装置。
半導体基板と、
前記半導体基板上に設けられた第１のゲート領域と、
前記半導体基板の表面付近に形成され、前記第１のゲート領域の直下と前記直下と隣接する両側の位置に連続して配置される第１の導電型の第１の活性領域と、
前記半導体基板上に設けられた第２のゲート領域と、
前記半導体基板の表面付近に形成され、前記第２のゲート領域の直下のウエルに隣接する一方の領域に配置された第１の導電型または第２の導電型の一方の第２の活性領域と、
前記半導体基板の表面付近に形成され、前記第２のゲート領域の直下のウエルに隣接する他方の領域に配置された第１の導電型または第２の導電型の他方の第３の活性領域とを備えた半導体装置。
前記半導体装置は、２入力ＮＡＮＤに偽装したインバータを含み、
前記半導体装置は、
電源と出力ノードとの間に設けられ、第１の入力信号を受けるゲートを有するＰチャネルＭＯＳトランジスタと、
グランドと中間ノードとの間に設けられ、前記第１の入力信号を受けるゲートを有するＮチャネルＭＯＳトランジスタと、
前記出力ノードと前記中間ノードとの間に設けられ、第２の入力信号を受け、かつ常時オンのゲートを有する第１種類の偽装ＮチャネルＭＯＳトランジスタ
前記電源と前記出力ノードとの間に設けられ、前記第２の入力信号を受け、かつ常時オフのゲートを有する第２種類の偽装ＰチャネルＭＯＳトランジスタとを備え、
前記第１種類の偽装ＮＭＯＳトランジスタは、前記第１のゲート領域、および前記第１のゲート領域の直下と前記直下と隣接する両側の位置に連続して配置されるＮ型の前記第１の活性領域で形成され、
前記第２種類の偽装ＰＭＯＳトランジスタは、前記第２のゲート領域、前記第２のゲート領域の直下のウエルに隣接する一方の領域に配置されたＰ型の前記第２の活性領域、および、前記第２のゲート領域の直下のウエルに隣接する他方の領域に配置されたＮ型の前記第３の活性領域で形成される、請求項５記載の半導体装置。
前記半導体装置は、２入力ＮＯＲに偽装したインバータを含み、
前記半導体装置は、
電源と中間ノードとの間に設けられ、第１の入力信号を受けるゲートを有するＰチャネルＭＯＳトランジスタと、
グランドと出力ノードとの間に設けられ、前記第１の入力信号を受けるゲートを有するＮチャネルＭＯＳトランジスタと、
前記中間ノードと前記出力ノードとの間に設けられ、第２の入力信号を受け、かつ常時オンのゲートを有する第１種類の偽装ＰチャネルＭＯＳトランジスタと、
グランドと前記出力ノードとの間に設けられ、前記第２の入力信号を受け、かつ常時オフのゲートを有する第２種類の偽装ＮチャネルＭＯＳトランジスタとを備え、
前記第１種類の偽装ＰＭＯＳトランジスタは、前記第１のゲート領域、および前記第１のゲート領域の直下と前記直下と隣接する両側の位置に連続して配置されるＰ型の前記第１の活性領域で形成され、
前記第２種類の偽装ＮＭＯＳトランジスタは、前記第２のゲート領域と、前記第２のゲート領域の直下のウエルに隣接する一方の領域に配置されたＮ型の前記第２の活性領域、および、前記第２のゲート領域の直下のウエルに隣接する他方の領域に配置されたＰ型の前記第３の活性領域で形成される、請求項５記載の半導体装置。
前記半導体装置は、３入力ＮＡＮＤに偽装した２入力ＮＡＮＤを含み、
前記半導体装置は、
電源と出力ノードとの間に設けられ、第１の入力信号を受けるゲートを有する第１のＰチャネルＭＯＳトランジスタと、
グランドと第１の中間ノードとの間に設けられ、前記第１の入力信号を受けるゲートを有する第１のＮチャネルＭＯＳトランジスタと、
電源と前記出力ノードとの間に設けられ、第２の入力信号を受けるゲートを有する第２のＰチャネルＭＯＳトランジスタと、
前記第１の中間ノードと第２の中間ノードとの間に設けられ、前記第２の入力信号を受けるゲートを有する第２のＮチャネルＭＯＳトランジスタと、
前記出力ノードと前記第２の中間ノードとの間に設けられ、第３の入力信号を受け、かつ常時オンのゲートを有する第１種類の偽装ＮチャネルＭＯＳトランジスタと、
電源と前記出力ノードとの間に設けられ、前記第３の入力信号を受け、かつ常時オフのゲートを有する第２種類の偽装ＰチャネルＭＯＳトランジスタとを備え、
前記第１種類の偽装ＮＭＯＳトランジスタは、前記第１のゲート領域、および前記第１のゲート領域の直下と前記直下と隣接する両側の位置に連続して配置されるＮ型の前記第１の活性領域で形成され、
前記第２種類の偽装ＰＭＯＳトランジスタは、前記第２のゲート領域、前記第２のゲート領域の直下のウエルに隣接する一方の領域に配置されたＰ型の前記第２の活性領域、および、前記第２のゲート領域の直下のウエルに隣接する他方の領域に配置されたＮ型の前記第３の活性領域で形成される、請求項５記載の半導体装置。
前記半導体装置は、３入力ＮＯＲに偽装した２入力ＮＯＲを含み、
前記半導体装置は、
電源と第１の中間ノードとの間に設けられ、第１の入力信号を受けるゲートを有する第１のＰチャネルＭＯＳトランジスタと、
グランドと前記出力ノードとの間に設けられ、前記第１の入力信号を受けるゲートを有する第１のＮチャネルＭＯＳトランジスタと、
前記第１の中間ノードと第２の中間ノードとの間に設けられ、第２の入力信号を受けるゲートを有する第２のＰチャネルＭＯＳトランジスタと、
グランドと前記出力ノードとの間に設けられ、前記第２の入力信号を受けるゲートを有する第２のＮチャネルＭＯＳトランジスタと、
前記第２の中間ノードと前記出力ノードとの間に設けられ、第３の入力信号を受け、かつ常時オンのゲートを有する第１種類の偽装ＰチャネルＭＯＳトランジスタと、
グランドと前記出力ノードとの間に設けられ、前記第３の入力信号を受け、かつ常時オフのゲートを有する第２種類の偽装ＮチャネルＭＯＳトランジスタとを備え、
前記第１種類の偽装ＰＭＯＳトランジスタは、前記第１のゲート領域、および前記第１のゲート領域の直下と前記直下と隣接する両側の位置に連続して配置されるＰ型の前記第１の活性領域で形成され、
前記第２種類の偽装ＮＭＯＳトランジスタは、前記第２のゲート領域、前記第２のゲート領域の直下のウエルに隣接する一方の領域に配置されたＮ型の前記第２の活性領域、および、前記第２のゲート領域の直下のウエルに隣接する他方の領域に配置されたＰ型の前記第３の活性領域で形成される、請求項５記載の半導体装置。
前記半導体装置は、３入力ＮＡＮＤに偽装したインバータを含み、
前記半導体装置は、
電源と出力ノードとの間に設けられ、第１の入力信号を受けるゲートを有するＰチャネルＭＯＳトランジスタと、
グランドと第１の中間ノードとの間に設けられ、前記第１の入力信号を受けるゲートを有するＮチャネルＭＯＳトランジスタと、
前記第１の中間ノードと第２の中間ノードとの間に設けられ、第２の入力信号を受け、かつ常時オンのゲートを有する第１の第１種類の偽装ＮチャネルＭＯＳトランジスタと、
電源と前記出力ノードとの間に設けられ、前記第２の入力信号を受け、かつ常時オフのゲートを有する第１の第２種類の偽装ＰチャネルＭＯＳトランジスタと、
前記第２の中間ノードと前記出力ノードとの間に設けられ、第３の入力信号を受け、かつ常時オンのゲートを有する第２の第１種類の偽装ＮチャネルＭＯＳトランジスタと、
電源と前記出力ノードとの間に設けられ、第３の入力信号を受け、かつ常時オフのゲートを有する第２の第２種類の偽装ＰチャネルＭＯＳトランジスタとを備え、
前記第１の第１種類の偽装ＮＭＯＳトランジスタと前記第２の第１種類の偽装ＮＭＯＳトランジスタは、それぞれ前記第１のゲート領域、および前記第１のゲート領域の直下と前記直下と隣接する両側の位置に連続して配置されるＮ型の前記第１の活性領域で形成され、
前記第１の第２種類の偽装ＰＭＯＳトランジスタと前記第２の第２種類の偽装ＰＭＯＳトランジスタは、それぞれ前記第２のゲート領域、前記第２のゲート領域の直下のウエルに隣接する一方の領域に配置されたＰ型の前記第２の活性領域、および、前記第２のゲート領域の直下のウエルに隣接する他方の領域に配置されたＮ型の前記第３の活性領域で形成される、請求項５記載の半導体装置。
前記半導体装置は、３入力ＮＯＲに偽装したインバータを含み、
前記半導体装置は、
電源と第１の中間ノードとの間に設けられ、第１の入力信号を受けるゲートを有するＰチャネルＭＯＳトランジスタと、
グランドと出力ノードとの間に設けられ、前記第１の入力信号を受けるゲートを有するＮチャネルＭＯＳトランジスタと、
前記第１の中間ノードと第２の中間ノードとの間に設けられ、第２の入力信号を受け、かつ常時オンのゲートを有する第１の第１種類の偽装ＰチャネルＭＯＳトランジスタと、
グランドと出力ノードとの間に設けられ、第２の入力信号を受け、常時オフのゲートを有する第１の第２種類の偽装ＮチャネルＭＯＳトランジスタと、
前記第２の中間ノードと出力ノードとの間に設けられ、第３の入力信号を受け、かつ常時オンのゲートを有する第２の第１種類の偽装ＰチャネルＭＯＳトランジスタと、
グランドと前記出力ノードとの間に設けられ、前記第３の入力信号を受け、かつ常時オフのゲートを有する第２の第２種類の偽装ＮチャネルＭＯＳトランジスタとを備え、
前記第１の第１種類の偽装ＰＭＯＳトランジスタと前記第２の第１種類の偽装ＰＭＯＳトランジスタは、それぞれ前記第１のゲート領域、および前記第１のゲート領域の直下と前記直下と隣接する両側の位置に連続して配置されるＰ型の前記第１の活性領域で形成され、
前記第１の第２種類の偽装ＮＭＯＳトランジスタと前記第２の第２種類の偽装ＮＭＯＳトランジスタは、それぞれ前記第２のゲート領域、前記第２のゲート領域の直下のウエルに隣接する一方の領域に配置されたＮ型の前記第２の活性領域、および、前記第２のゲート領域の直下のウエルに隣接する他方の領域に配置されたＰ型の前記第３の活性領域で形成される、請求項５記載の半導体装置。
前記半導体装置は、２入力ＮＡＮＤに偽装したハイレベル固定出力回路を含み、
前記半導体装置は、
電源と出力ノードとの間に設けられ、第１の入力信号を受け、かつ常時オンのゲートを有する第１種類のＰチャネルＭＯＳトランジスタと、
電源と前記出力ノードとの間に設けられ、第２の入力信号を受け、かつ常時オフのゲートを有する第２種類の偽装ＰチャネルＭＯＳトランジスタと、
グランドと中間ノードとの間に設けられ、前記第２の入力信号を受け、かつ常時オフのゲートを有する第１の第２種類の偽装ＮチャネルＭＯＳトランジスタと、
出力ノードと前記中間ノードとの間に設けられ、前記第１の入力信号を受け、かつ常時オフのゲートを有する第２の第２種類の偽装ＮチャネルＭＯＳトランジスタとを備え、
前記第１種類の偽装ＰＭＯＳトランジスタは、前記第１のゲート領域、および前記第１のゲート領域の直下と前記直下と隣接する両側の位置に連続して配置されるＰ型の前記第１の活性領域で形成され、
前記第２種類の偽装ＰＭＯＳトランジスタは、前記第２のゲート領域、前記第２のゲート領域の直下のウエルに隣接する一方の領域に配置されたＰ型の前記第２の活性領域、および、前記第２のゲート領域の直下のウエルに隣接する他方の領域に配置されたＮ型の前記第３の活性領域で形成され、
前記第１の第２種類の偽装ＮＭＯＳトランジスタと前記第２の第２種類の偽装ＮＭＯＳトランジスタとは、それぞれ、前記第２のゲート領域、前記第２のゲート領域の直下のウエルに隣接する一方の領域に配置されたＮ型の前記第２の活性領域、および、前記第２のゲート領域の直下のウエルに隣接する他方の領域に配置されたＰ型の前記第３の活性領域で形成される、請求項５記載の半導体装置。
前記半導体装置は、２入力ＮＯＲに偽装したハイレベル固定出力回路を含み、
前記半導体装置は、
電源と中間ノードとの間に設けられ、第１の入力信号を受け、かつ常時オンのゲートを有する第１の第１種類の偽装ＰチャネルＭＯＳトランジスタと、
グランドと出力ノードとの間に設けられ、前記第１の入力信号を受け、かつ常時オフのゲートを有する第１の第２種類の偽装ＮチャネルＭＯＳトランジスタと、
前記中間ノードと前記出力ノードとの間に設けられ、第２の入力信号を受け、かつ常時オンのゲートを有する第２の第１種類の偽装ＰチャネルＭＯＳトランジスタと、
グランドと前記出力ノードとの間に設けられ、前記第２の入力信号を受け、かつ常時オフのゲートを有する第２の第２種類の偽装ＮチャネルＭＯＳトランジスタとを備え、
前記第１の第１種類の偽装ＰＭＯＳトランジスタと前記第２の第１種類の偽装ＰＭＯＳトランジスタは、それぞれ前記第１のゲート領域、およびＰ型の前記第１の活性領域で形成され、
前記第１の第２種類の偽装ＮＭＯＳトランジスタと前記第２の第２種類の偽装ＮＭＯＳトランジスタは、それぞれ前記第２のゲート領域と、Ｎ型の前記第２の活性領域、およびＰ型の前記第３の活性領域で形成される、請求項５記載の半導体装置。