JP2016058611A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

【課題】プロセス工程を増加させずに、常時オフトランジスタを形成する。
【解決手段】第１導電型の第１半導体領域68aのうち平面視において第１ゲート電極48aの側面に接する第１ゲート隣接領域78aに第２導電型の第１不純物80aをイオン注入しつつ、第２導電型の第２半導体領域68bのうち平面視において第２ゲート電極48bに接する第２ゲート隣接領域78bに第２導電型の第１不純物を注入する。
【選択図】図１３

Description

本発明は、半導体装置の製造方法および半導体装置に関する。

オン・オフ動作を行うＭＯＳトランジスタ（metal-oxide-semiconductor field-effect transistor）と常時オフのＭＯＳトランジスタとを有する半導体装置（例えば、マスクＲＯＭ）が知られている（例えば、特許文献１）。常時オフのＭＯＳトランジスタは、基板と同じ導電型の不純物をチャネル部に導入して閾値を上げることで形成される（例えば、特許文献１）。

なおＭＯＳトランジスタの閾値の調整方法としては、不純物をチャネル部に導入する方法以外にも、導電型が異なる２種類のトランジスタのＬＤＤ（lightly doped drain）部に同じイオンを同時に注入する技術が報告されている（例えば、特許文献２）。

特開昭６３−６４３６１号公報 特開平４−２６３４６８号公報 特開２００２−２５２２８９号公報

ところで、オン・オフ動作するＭＯＳトランジスタのチャンル部にも、閾値調整のため不純物がイオン注入される。常時オフのＭＯＳトランジスタ（以下、常時オフトランジスタと呼ぶ）のチャネル部に注入される不純物のドーズ量は、オン・オフ動作するＭＯＳトランジスタのチャネル部に注入される不純物のドーズ量より高い。

このようにドーズ量が異なるので、常時オフトランジスタのチャネル部へのイオン注入（以下、チャネル注入と呼ぶ）とオン・オフ動作するＭＯＳトランジスタへのチャンル注入を共通化することは困難である。

このため、常時オフトランジスタを有する半導体装置を製造する場合には、常時オフトランジスタ専用のチャネル注入工程が設けられる。このように、従来の常時オフトランジスタには、プロセス工程を増加させるという問題がある。

本方法の一観点によれば、高圧電源に接続される第１トランジスタが形成される第１導電型の第１半導体領域と、前記高圧電源の電圧より低い電圧を生成する低圧電源に接続される常時オフの第２トランジスタが形成され前記第１導電型とは逆導電型の第２導電型を有する第２半導体領域とを半導体基板に形成する工程と、前記第１半導体領域の上方の第１ゲート電極と、前記第２半導体領域の上方の第２ゲート電極とを形成す工程と、前記第１導電型の前記第１半導体領域のうち平面視において前記第１ゲート電極の側面に接する第１ゲート隣接領域に前記第２導電型の第１不純物をイオン注入しつつ、前記第２導電型の前記第２半導体領域のうち平面視において前記第２ゲート電極に接する第２ゲート隣接領域に前記第２導電型の前記第１不純物を注入する工程と、前記第１ゲート隣接領域のうち平面視において前記第１ゲート電極から離隔した第１ゲート側方領域に、前記第２導電型の第２不純物をイオン注入する工程と、前記第２ゲート隣接領域のうち平面視において前記第２ゲート電極から離隔した第２ゲート側方領域に、前記第１導電型の第３不純物をイオン注入する工程とを、有する半導体装置の製造方法が提供される。

開示の方法によれば、常時オフのトランジスタを含む半導体装置を、プロセス工程数を増加させずに形成することができる。

図１は、実施の形態の半導体装置の回路配置の一例を示す図である。 図２は、半導体装置の機能ブロック図の一例である。 図３は、半導体装置の内部回路に含まれる論理ゲートの一例である。 図４は、常時オフトランジスタを有する論理ゲートの一例である。 図５は、実施の形態の半導体装置の部分断面図の一例である。 図６は、実施の形態の半導体装置の部分断面図の一例である。 図７は、高耐圧トランジスタと逆導電型の高耐圧トランジスタの関係を示す表である。 図８は、常時オフトランジスタと逆導電型の常時オフトランジスタの関係を示す表である。 図９は、標準トランジスタと逆導電型の標準トランジスタの関係を示す表である。 図１０は、図５及び図６に示す半導体装置の製造方法を説明する図である。 図１１は、図５及び図６に示す半導体装置の製造方法を説明する図である。 図１２は、図５及び図６に示す半導体装置の製造方法を説明する図である。 図１３は、図５及び図６に示す半導体装置の製造方法を説明する図である。 図１４は、図５及び図６に示す半導体装置の製造方法を説明する図である。 図１５は、図５及び図６に示す半導体装置の製造方法を説明する図である。 図１６は、図５及び図６に示す半導体装置の製造方法を説明する図である。 図１７は、チャネル領域の不純物濃度を高くすることで常時オフを実現した常時オフトランジスタの断面図の一例である。 図１８は、標準トランジスタの低濃度部と同時に逆導電型・エクステンション領域が形成された逆ＨＡＬＯ型・トランジスタの断面図の一例である。 図１９は、図１８の逆ＨＡＬＯ型・トランジスタのリーク電流を示す図である。 図２０は、実施の形態の常時オフトランジスタのリーク電流を示す図である。 図２１は、逆導電型・エクステンション領域が逆導電型・ポケット領域により囲まれた逆ＨＡＬＯ型・トランジスタの断面を示す図である。

以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一の符号を付し、その説明を省略する。

（１）構造
（１−１）全体構造
実施の形態の半導体装置は、高圧電源に接続された第１トランジスタ（以下、高耐圧トランジスタと呼ぶ）と常時オフの第２トランジスタ（以下、常時オフトランジスタと呼ぶ）とを有する。

実施の形態の半導体装置は好ましくは、第１レベルの信号が入力するとオフ状態になり第１レベルとは異なる第２レベルの信号が入力するとオン状態になる第３トランジスタ（以下、標準トランジスタ）を有する。常時オフトランジスタは標準トランジスタとは異なり、他のトランジスタ（例えば、標準トランジスタ）をＯＮ／ＯＦＦ動作させる、第１レベルの信号および第２レベルの信号の何れが入力してもオフ状態になるトランジスタである。

実施の形態の半導体装置は例えば、リバースエンジニアリングを困難にするダミー回路を備えたセキュアデバイスである。図１は、実施の形態の半導体装置２の回路配置の一例を示す図である。図２は、半導体装置２の機能ブロック図の一例である。

図１に示すように、半導体装置２は高圧電源４と、高圧電源４の電圧（例えば、２．５〜５.０Ｖ又は３.０〜４．０Ｖ）より低い電圧（絶対値が小さい電圧、例えば１.０〜２．４Ｖ又は１．５〜２．０）を生成する低圧電源６とを有している。高耐圧トランジスタは、高圧電源４に接続され電力を供給される。一方、常時オフトランジスタおよび標準トランジスタは、低圧電源６に接続され電力を供給される。

半導体装置２は更に、高圧電源４及び／又は低電圧電源６により駆動される複数の回路を有している。半導体装置２は例えば、入出力回路８と、高耐圧回路１０と、内部回路１２と、レベル変換回路１４とを有している。高耐圧回路１０および内部回路１２は、例えば論理回路である。

高耐圧トランジスタは例えば、入出力回路８と高耐圧回路１０に配置される。標準トランジスタは例えば、内部回路１２に配置される。内部回路１２は例えば、低消費電力の回路である。

入出力回路８は入力信号１６（図２参照）を、入力信号１６の種類に応じて高耐圧回路１０またはレベル変換回路１４に供給する。高耐圧回路１０が処理可能な信号強度の範囲に、入力信号１６の強度は含まれている。内部回路１２が処理可能な信号強度は、入力信号１６の強度より小さい。

高耐圧回路１０は、供給された信号を処理して入出力回路８に供給する。レベル変換回路１４は、供給された信号の強度を内部回路１２が処理可能な大きさに変換した後、変換した信号を内部回路１２に供給する。

内部回路１２は、供給された信号を処理してレベル変換回路１４（図２では、内部回路１２の右側の回路）に供給する。レベル変換回路１４は、内部回路１２から供給された信号の強度を元の大きさに戻して、入出力回路８に供給する。入出力回路８は、高耐圧回路１０およびレベル変換回路１４から供給された信号１８を出力する。

入力信号１６の強度が小さく、内部回路１２が処理可能な範囲内にある場合、入出力回路８はレベル変換回路１４を介さずに、入力信号１６を内部回路１２に供給してもよい。また、内部回路１２は、処理した信号をレベル変換回路１４を介さずに直接出力してもよい。

―リバースエンジニアリング―
ここでは、常時オフトランジスタを含む半導体装置２により、リバースエンジニアリングが困難な理由について説明する。

図３は、半導体装置２の内部回路１２に含まれる論理ゲート２０（以下、標準ゲートと呼ぶ）の一例である。

図３（ａ）には、標準ゲート２０の回路図の一例が示されている。図３（ａ）に示すように標準ゲート２０は、複数の標準トランジスタ２２を有し常時オフトランジスタは有さない回路である。標準ゲート２０の電源線Ｖｄｄには、低圧電源６の出力部が接続される。標準ゲート２０のグラウンド線Ｇには、低圧電源６のグラウンド部が接続される。従って、図３（ａ）に示すように標準トランジスタ２２は、直接または他の標準トランジスタ２２を介して低圧電源６に接続される。

図３（ｂ）は、標準ゲート２０の入出力特性表２４である。入出力特性表２４の第１〜２列にはそれぞれ、標準ゲート２０の入力部Ａ、Ｂに供給される入力信号のレベルが示されている。第３列には、標準ゲート２０の出力部Ｘから出力される信号のレベルが示されている。「０」はローレベルを示し、「１」はハイレベルを示している。図３（ｂ）から明らかように、図３（ａ）の標準ゲート２０はＮＡＮＤゲートである。

図４は、常時オフトランジスタ２６を有する論理ゲート２８（以下、ダミーゲートと呼ぶ）の一例である。ダミーゲート２８は、標準ゲート２０と共に内部回路１２に含まれている。

図４（ａ）には、ダミーゲート２８の回路図が示されている。図４（ａ）に示すように、ダミーゲート２８は、標準トランジスタ２２と常時オフトランジスタ２６とを有している。ダミーゲート２８の電源線Ｖｄｄには、低圧電源６の出力部が接続される。ダミーゲート２８のグラウンド線Ｇには、低圧電源６のグラウンド部が接続される。したがって常時オフトランジスタ２６は、標準トランジスタ２２を介して低圧電源６に接続される。

図４（ｂ）は、ダミーゲート２８の入出力特性表３０である。入出力特性表３０の第１〜２列にはそれぞれ、ダミーゲート２８の入力部Ａ、Ｂに供給される入力信号のレベルが示されている。第３列には、ダミーゲート２８の出力部Ｘから出力される信号のレベルが示されている。

図４（ｂ）の最終行に示すように、入力部Ａおよび入力部Ｂにおける入力信号のレベルが共に「１」の場合、ダミーゲート２８の出力は確定せず不定になる。図４（ａ）のダミーゲート２８の入出特性は、この点で図３（ａ）の標準ゲート２０の入出力特性と異なる。

ところで半導体装置のリバースエンジニアリングでは先ず、半導体装置をＳＥＭ（Scanning Electron Microscope）等により観察して、トランジスタや配線の配置を検出する。その後、検出したトランジスタ等の配置に基づいて半導体装置の回路図やレイアウトを再現する。

具体的には例えば、半導体装置の配線層を一層ずつ剥がしながら、各配線層の構造をＳＥＭにより観察する。更に半導体装置の断面試料を作製し、この断面試料をＳＥＭやＴＥＭ（transmission electron microscope）により観察する。これら観察により得られた結果に基づいてトランジスタや配線の配置を検出し、回路図やレイアウトを作成する。そして、作成した回路図やレイアウトに従って、模造品を製造する。

ＳＥＭ等によれば、半導体装置の幾何学的構造を検出することは容易である。しかしＳＥＭ等により、半導体装置の不純物や分布を検出することは困難である。

ところで、図４（ａ）のダミーゲート２８は、ゲート中央部のトランジスタが常時オフトランジスタ２６である。これ以外の点では、図４（ａ）のダミーゲート２８と図３（ａ）の標準ゲート２０は略同じ構造を有している。

ダミーゲート２８（図４（ａ）参照）の常時オフトランジスタ２６の構造と標準ゲート２０（図３（ａ）参照）の標準トランジスタ３２の構造は、幾何学的には略同じである。常時オフトランジスタ２６と標準トランジスタ３２は、不純物の種類および分布だけが異なる。

このため、図１の半導体装置２をリバースエンジニアリングすると、常時オフトランジスタ２６を標準トランジスタ３２と誤認してしまう。その結果、ダミーゲート２８ではなく標準ゲート２０を含む半導体装置が製造されてしまう。製造された半導体装置の動作は、解析対象の半導体装置２とは異なっている。すなわち、リバースエンジニアリングが失敗する。

なお図４のダミーゲート２８に含まれる常時オフトランジスタ２６は、ｎチャネルＭＯＳトランジスタである。しかし内部回路１２に含まれる常時オフトランジスタは、ｐチャネルＭＯＳトランジスタであっても良いし、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの両方であってもよい。

（１−２）素子レベルの構造
図５及び６は、実施の形態の半導体装置２の部分断面図の一例である。図５及び６では、半導体装置２の配線層等は省略されている。図５で符号が付けられていない部分は、図６で符号が付けられている。

図５に示すように半導体装置２は、半導体基板２５と、高耐圧トランジスタ４２（第１トランジスタ）と、常時オフトランジスタ２６（第２トランジスタ）とを有している。半導体装置２は更に、常時オフトランジスタ２６と略同じ幾何学的構造を有する標準トランジスタ３２（第３トランジスタ）を有している。高耐圧トランジスタ４２は、例えば高耐圧回路１０（図１参照）又は入出力回路８（図１参照）に配置されたトランジスタである。

半導体装置２は更に、高耐圧トランジスタ４２が配置された第１導電型（例えば、ｎ型）のウエル６２と、常時オフトランジスタ２６と標準トランジスタ３２が配置された第２導電型（例えば、ｐ型）のウエル６４とを有している。半導体装置２に配置された各ウエルの上部は、素子分離溝に配置された絶縁膜６６により囲われている。

―高耐圧トランジスタ―
高耐圧トランジスタ４２（第１トランジスタ）は、第１チャネル領域４４ａと、一組の第１ソース／ドレイン領域４６ａと、第１ゲート電極４８ａとを有している。第１チャネル領域４４ａは、半導体基板２５に配置された第１導電型（例えば、ｎ型）の領域である。

第１ソース／ドレイン領域４６ａは、第１高濃度部５０ａと第１低濃度部５２ａとを有する領域である。第１高濃度部５０ａは、第１導電型（例えば、ｎ型）とは逆導電型の第２導電型（例えば、ｐ型）を有し、第１チャネル領域４４ａから離隔した領域である。第１低濃度部５２ａは、第１チャネル領域４４ａと第１高濃度部５０ａとの間に配置された第２導電型（例えば、ｐ型）の領域である。第１低濃度部５２ａにおける第２導電型（例えば、ｐ型）の不純物の濃度のピーク値は、第１高濃度部５０ａにおける第２導電型（例えば、ｐ型）の不純物の濃度のピーク値より低くなっている。

第１高濃度部５０ａは、例えばＬＤＤ構造の高濃度部である。第１低濃度部５２ａは例えば、ＬＤＤ構造の低濃度部（所謂、ＬＤＤ部）である。

第１高濃度部５０ａは、複数の種類の第２導電型の不純物を含んでいてもよい。この場合「第２導電型の不純物の濃度」とは、これら複数の種類の不純物の濃度の総和のことである。第１高濃度部５０ａ以外の領域（例えば、第１低濃度部５２ａ）についても同様である。

第１ゲート電極４８ａは、第１チャネル領域４４ａの上方に配置され平面視において第１低濃度部５２ａの端部を覆い又は第１低濃度部５２ａに接する電極である。図５には、平面視において第１低濃度部５２ａの端部に接する第１ゲート電極４８ａが示されている。しかし多くの場合、第１ゲート電極４８ａは第１低濃度部５２ａの端部を覆っている。後述する第２ゲート電極４８ｂおよび第３ゲート電極４８ｃについても、同様である。

高耐圧トランジスタ４２は更に、第１ゲート絶縁膜５８ａと、第１サイドウォール６０ａとを有している。第１ゲート絶縁膜５８ａは、第１チャンル領域４４ａと第１ゲート電極４８ａの間に配置された絶縁膜である。第１サイドウォール６０ａは、第１ゲート電極４８ａの側面に配置された絶縁膜である。

―常時オフトランジスタ―
常時オフトランジスタ２６（第２トランジスタ）は、第２チャネル領域４４ｂと、一組の第２ソース／ドレイン領域４６ｂと、一組の逆導電型領域５４と、第２ゲート電極４８ｂとを有している。第２チャネル領域４４ｂは、半導体基板２５に配置された第２導電型（例えば、ｐ型）の領域である。

第２ソース／ドレイン領域４６ｂは、第２チャネル領域４４ｂから離隔した第１導電型（例えば、ｎ型）の領域である。

逆導電型領域５４は、第２チャネル領域４４ｂと第２ソース／ドレイン領域４６ｂの間に配置され第２ソース／ドレイン領域４６ｂとは逆導電型（例えば、ｐ型）の領域である。

第２ゲート電極４８ｂは、第２チャネル領域４４ｂの上方に配置され平面視において逆導電型領域５４の端部を覆い又は逆導電型領域５４に接する領域である。

逆導電型領域５４内の第２導電型の第１不純物８０ａ（後述する図１３（ｂ）参照）の深さ方向の濃度分布は、高耐圧トランジスタ４２の第１低濃度部５２ａにおける第１不純物８０ａの 深さ方向の濃度分布と等しい。但し、逆導電型領域５４は同じ導電型のウエル６４の中に形成され、一方、第１低濃度部５２ａは異なる導電型のウエル６２の中に形成されるため、第２導電型の第１不純物８０ａの濃度分布は逆導電型領域５４内と第１低濃度部５２ａでは厳密には多少の差異が生じ得る。第１不純物８０ａは、逆導電型領域５４内に存在する第２導電型の不純物のうち最も多く存在する不純物である。

常時オフトランジスタ２６は更に、第２ゲート絶縁膜５８ｂと、第２サイドウォール６０ｂとを有している。第２ゲート絶縁膜５８ｂは、第２チャンル領域４４ｂと第２ゲート電極４８ｂの間に配置された絶縁膜である。第２サイドウォール６０ｂは、第２ゲート電極４８ｂの側面に配置された絶縁膜である。

―標準トランジスタ―
標準トランジスタ３２（第３トランジスタ）は、第３チャネル領域４４ｃと、一組の第３ソース／ドレイン領域４６ｃと、第３ゲート電極４８ｃとを有している。第３チャネル領域４４ｃは、半導体基板２５に配置された第２導電型（例えば、ｐ型）の領域である。

第３ソース／ドレイン領域４６ｃは、第３高濃度部５０ｃと第３低濃度部５２ｃとを有する領域である。第３高濃度部５０ｃは、第３チャネル領域４４ｃから離隔した第１導電型（例えば、ｎ型）の領域である。第３低濃度部５２ｃは、第３チャネル領域４４ｃと第３高濃度部５０ｃとの間に配置された第１導電型（例えば、ｎ型）の領域である。第３低濃度部５２ｃにおける第１導電型（例えば、ｎ型）の不純物の濃度のピーク値は、第３高濃度部５０ｃにおける第１導電型（例えば、ｎ型）の不純物の濃度のピーク値より低い。第３低濃度部５２ｃは例えば、第３ソース／ドレイン領域４６ｃの極めて浅い張出部分すなわちエクステンション（extension）領域である。

上述した高耐圧トランジスタ４２の第１低濃度部５２ａは、第２導電型（例えば、ｐ型）の領域である。高耐圧トランジスタ４２の第１低濃度部５２ａにおける第２導電型の不純物の濃度のピーク値は、後述する逆導電型の標準トランジスタ１３２の低濃度部１５２ｃにおける第２導電型の不純物の濃度のピーク値より低くなっている。同様に、高耐圧トランジスタ４２の第１低濃度部５２ａにおける第２導電型（例えば、ｐ型）の不純物の濃度のピーク値は、標準トランジスタ３２の第３低濃度部５２ｃにおける第１導電型（例えば、ｎ型）の不純物の濃度のピーク値より低くなっている。
これは、高耐圧トランジスタ４２の耐圧を、標準トランジスタ３２および逆導電型の標準トランジスタ１３２より高くするためである（「（５−２）接合リーク電流の抑制」参照）。

第３ゲート電極４８ｃは、第３チャネル領域４４ｃの上方に配置され平面視において第３低濃度部５２ｃの端部を覆い又は第３低濃度部５２ｃの端部に接する電極である。

標準トランジスタ３２は好ましくは、第３低濃度部５２ｃを第３高濃度部５０ｃと共に囲う第２導電型（例えば、ｐ型）のポケット領域５６を有する。ポケット領域５６は、第２導電型（例えば、ｐ型）の不純物の濃度のピーク値が第３チャネル領域４４ｃにおける第２導電型（例えば、ｐ型）の不純物の濃度のピーク値より高い領域である。

標準トランジスタ３２は更に、第３ゲート絶縁膜５８ｃと、第３サイドウォール６０ｃとを有している。第３ゲート絶縁膜５８ｃは、第３チャンル領域４４ｃと第３ゲート電極４８ｃの間に配置された絶縁膜である。第３サイドウォール６０ｃは、第３ゲート電極４８ｃの側面に配置された絶縁膜である。

上述したように、ＳＥＭ等により観測可能な常時オフトランジスタ２６の構造と、ＳＥＭ等により観測可能な標準トランジスタ３２の構造は略同じである。従って、実施の形態の半導体装置２のリバースエンジニアンリングは困難である。

なお、第３高濃度部５０ｃ内の第１導電型（例えば、ｎ型）の不純物は例えば、第２ソース／ドレイン領域４６ｂにおける第１導電型（例えば、ｎ型）の不純物の深さ方向の濃度分布と実質的に同じ濃度分布を有している。また第２ゲート絶縁膜５８ｂの膜厚は例えば、第１ゲート絶縁膜５８ａの膜厚より薄く、第３ゲート絶縁膜５８ｃの膜厚と実質的に同じである。

―逆導電型の高耐圧トランジスタ、逆導電型の常時オフトランジスタ、および逆導電型の標準トランジスタ―
図６に示すように、半導体装置２は更に、高耐圧トランジスタ４２の導電型を逆転させた逆導電型の高耐圧トランジスタ１４２（例えば、ｎチャネルＭＯＳトランジスタ）を有している。逆導電型の高耐圧トランジスタ１４２の構造は、各領域の導電型が逆であること以外は、高耐圧トランジスタ４２の構造と略同じである。

図７は、高耐圧トランジスタ４２と逆導電型の高耐圧トランジスタ１４２の関係を示す表１である。表１の第１列の２行目以降には、高耐圧トランジスタ４２の各領域の名称と導電型が記載されている。表１の第２列の２行目以降には、逆導電型の高耐圧トランジスタ１４２の各領域の名称と導電型が記載されている。表１の同じ行に記載された領域は、互いに対応している。

半導体装置２は更に、常時オフトランジスタ２６の導電型を逆転にした逆導電型の常時オフトランジスタ１２６（例えば、ｐチャネルＭＯＳトランジスタ）を有している。逆導電型の常時オフトランジスタ１２６の構造は、各領域の導電型が逆であること以外は、常時オフトランジスタ２６の構造と略同じである。

図８は、常時オフトランジスタ２６と逆導電型の常時オフトランジスタ１２６の関係を示す表である。図８に示す表２の第１列の２行目以降には、常時オフトランジスタ２６の各領域の名称と導電型が記載されている。表２の第２列の２行目以降には、逆導電型の常時オフトランジスタ１２６の各領域の名称と導電型が記載されている。表２の同じ行に記載された領域は、互いに対応している。

半導体装置２は更に、標準トランジスタ３２の導電型を逆転にした逆導電型の標準トランジスタ１３２（例えば、ｐチャネルＭＯＳトランジスタ）を有している。逆導電型の標準トランジスタ１３２の構造は、各領域の導電型が逆であること以外は、標準トランジスタ３２の構造と略同じである。

図９は、標準トランジスタ３２と逆導電型の標準トランジスタ１３２の関係を示す表である。図９に示す表３の第１列の２行目以降には、標準トランジスタ３２の各領域の名称と導電型が記載されている。表３の第２列には、逆導電型の標準トランジスタ１３２の各領域の名称と導電型が記載されている。表３の同じ行に記載された領域は、互いに対応している。

（２）動作
高耐圧トランジスタ４２は、ｐチャネルＭＯＳトランジスタである。従って、第１ソース／ドレイン領域４６ａ同士の間に電圧が印加された状態で、第１ソース／ドレイン領域４６ａの一方と第１ゲート電極４８ａの間に閾値以下の負電圧が印加されると、高耐圧トランジスタ４２は導通する。

標準トランジスタ３２は、ｎチャネルＭＯＳトランジスタである。従って、第３ソース／ドレイン領域４６ｃ同士の間に電圧が印加された状態で、第３ソース／ドレイン領域４６ｃの一方と第３ゲート電極４８ｃの間に閾値以上の正電圧が印加されると、標準トランジスタ３２は導通する。

図５に示すように、常時オフトランジスタ２６の第２チャネル領域４４ｂと第２ソース／ドレイン領域４６ｂの間には、第２ゲート電極４８ｂにより覆われていない逆導電型領域５４が存在する。逆導電型領域５４の導電型は、第２ソース／ドレイン領域４６ｂとは逆である。

すなわち、逆導電型領域５４の導電型は、第２チャンル領域４４ｂと同じである。上述したように、逆導電型領域５４は第２ゲート電極４８ｂにより覆われていない。従って、第２ソース／ドレイン領域４６ｂの一方と第２ゲート電極４８ｂとの間に閾値以上の正電圧が印加されても、逆導電型領域５４に反転層は形成されない。

従って、第２ソース／ドレイン領域４６ｂ同士の間に電圧を印加した状態で、常時オフトランジスタ２６に、標準トランジスタ３２に入力する信号と同じレベルの信号を入力しても、常時オフトランジスタ２６は導通しない。すなわち、常時オフトランジスタ２６の導通状態は、常時オフである。

（３）製造方法
図１０〜図１６は、図５及び図６に示す半導体装置２の製造方法を説明する図である。

（３−１）素子領域の形成およびチャネル注入（図１０（ａ）参照）
まず図１０（ａ）に示すように、半導体基板２５（例えば、ｐ型シリコン基板）に、第１半導体領域６８ａと、第２半導体領域６８ｂと、第３半導体領域６８ｃとを形成する。第１半導体領域６８ａ〜第３半導体領域６８ｃを形成する工程では更に、半導体領域１６８ａ，１６８ｂ，１６８ｃを形成する。

第１半導体領域６８ａは、高耐圧トランジスタ４２（第１トランジスタ）が形成される第１導電型（例えば、ｎ型）の半導体領域（以下、高耐圧トランジスタ・形成領域と呼ぶ）である。第２半導体領域６８ｂは、常時オフトランジスタ２６（第２トランジスタ）が形成される第２導電型（例えば、ｐ型）の半導体領域（以下、常時オフトランジスタ・形成領域と呼ぶ）である。第３半導体領域６８ｃは、標準トランジスタ３２（第３トランジスタ）が形成される第２導電型（例えば、ｐ型）の半導体領域（以下、標準トランジスタ・形成領域と呼ぶ）である。

半導体領域１６８ａは、逆導電型の高耐圧トランジスタ１４２が形成される第２導電型（例えば、ｐ型）の半導体領域（以下、逆導電型・高耐圧トランジスタ・形成領域と呼ぶ）である。半導体領域１６８ｂは、逆導電型の常時オフトランジスタ１２６が形成される第１導電型（例えば、ｎ型）の半導体領域（以下、逆導電型・常時オフトランジスタ・形成領域と呼ぶ）である。半導体領域１６８ｃは、逆導電型の標準トランジスタ１３２が形成される第１導電型（例えば、ｎ型）の半導体領域（以下、逆導電型・標準トランジスタ・形成領域と呼ぶ）である。

具体的には例えば、各半導体領域６８ａ〜６８ｃ，１６８ａ〜１６８ｃを囲む素子分離溝を半導体基板２５に形成する。その後、ＣＶＤ（chemical vapor deposition）とＣＭＰ（Chemical Mechanical Polishing）により、素子分離溝に埋め込まれた絶縁膜６６を形成する。その後、絶縁膜６６で囲われた領域に、イオン注入と熱処理により、第１導電型（例えば、ｎ型）のウエル６２，１６４および第２導電型（例えば、ｐ型）のウエル１６２，６４を形成する。その後、各半導体領域６８ａ〜６８ｃ，１６８ａ〜１６８ｃに閾値調整用の不純物をイオン注入（チャネル注入）する。

（３−２）ゲート酸化膜形成（図１０（ｂ）〜図１１（ｂ）参照）
次に各半導体領域６８ａ〜６８ｃ，１６８ａ〜１６８ｃを覆うゲート酸化膜を形成する。

まず図１０（ｂ）に示すように、半導体基板２５の表面を熱酸化して、酸化膜７０を形成する。次に図１１（ａ）に示すように、高耐圧トランジスタ・形成領域６８ａと逆導電型・高耐圧トランジスタ・形成領域１６８ａとを覆うフォトレジスト膜７２ａを形成する。このフォトレジスト膜７２ａをマスクとして、酸化膜７０をエッチングする。

次に図１１（ｂ）に示すように再度、半導体基板２５の表面を熱酸化する。この熱酸化によりゲート酸化膜７４が形成される。２度の熱酸化により、高耐圧トランジスタ・形成領域６８ａおよび逆導電型・高耐圧トランジスタ・形成領域１６８ａを覆う部分でゲート酸化膜７４は、他の部分より厚くなる。

ゲート酸化膜７４は、ゲート絶縁膜５８ａ〜５８ｃ，１５８ａ〜１５８ｃ（図５及び図６参照）を含む酸化膜である。第２ゲート絶縁膜５８ｂおよび第３ゲート絶縁膜５８ｃの膜厚は実質上同じであり、第１ゲート絶縁膜５８ａの膜厚より薄い。同様に、ゲート絶縁膜１５８ｂおよびゲート絶縁膜１５８ｃの膜厚は実質上同じであり、ゲート絶縁膜１５８ａの膜厚より薄い。

（３−３）ゲート電極の形成（図１２（ａ）〜図１２（ｂ）参照）
次に図１２（ｂ）に示すように、高耐圧トランジスタ・形成領域６８ａの上方の第１ゲート電極４８ａを形成する。更に、常時オフトランジスタ・形成領域６８ｂの上方の第２ゲート電極４８ｂと、標準トランジスタ・形成領域６８ｃの上方の第３ゲート電極４８ｃとを形成する。

第１ゲート電極４８ａ〜第３ゲート電極４８ｃを形成する工程では更に、逆導電型・高耐圧トランジスタ・形成領域１６８ａの上方のゲート電極１４８ａを形成する。この時更に、逆導電型・常時オフトランジスタ・形成領域１６８ｂの上方のゲート電極１４８ｂを形成する。更に、逆導電型・標準トランジスタ・形成領域１６８ｃの上方のゲート電極１４８ｃを形成する。

具体的には例えば、図１２（ａ）に示すように、ゲート酸化膜７４上に多結晶シリコン膜７６を、例えばＣＶＤにより堆積する。次に多結晶シリコン膜７６上に、各ゲート電極４８ａ〜４８ｃ，１４８ａ〜１４８ｃに対応するフォトレジスト膜７２ｂを形成する。このフォトレジスト膜７２ｂをマスクとして多結晶シリコン膜７６をエッチングして、ゲート電極４８ａ〜４８ｃ，１４８ａ〜１４８ｃを形成する。

更にゲート酸化膜７４をエッチングして、ゲート絶縁膜５８ａ〜５８ｃ，１５８ａ〜１５８ｃ（図５及び図６参照）間の酸化膜を除去する。

（３−４）第１導電型不純物の低濃度イオン注入（図１３（ａ）参照）
次に、第２導電型（例えば、ｐ型）の逆導電型・高耐圧トランジスタ・形成領域１６８ａのうち平面視においてゲート電極１４８ａの側面に接するゲート隣接領域１７８ａに第１導電型（例えば、ｎ型）の不純物１８０ａをイオン注入する。不純物１８０ａは、逆導電型・高耐圧トランジスタ１４２のソース／ドレイン領域１４６ａの低濃度部１５２ａのための不純物である。

この時、第１導電型（例えば、ｎ型）の逆導電型・常時オフトランジスタ・形成領域１６８ｂのうち平面視においてゲート電極１４８ｂに接するゲート隣接領域１７８ｂに、第１導電型（例えば、ｎ型）の不純物１８０ａを同時に注入する。

具体的には例えば、図１３（ａ）に示すように、逆導電型・高耐圧トランジスタ・形成領域１６８ａおよび逆導電型・常時オフトランジスタ・形成領域１６８ｂ以外の半導体領域６８ａ〜６８ｃ，１６８ｃを覆うフォトレジスト膜７２ｃを形成する。このフォトレジスト膜７２ｃをマスクとして、Ｐ⁺イオンを半導体基板２５にイオン注入する。

（３−５）第２導電型不純物の低濃度イオン注入（図１３（ｂ）参照）
次に、第１導電型（例えば、ｎ型）の高耐圧トランジスタ・形成領域６８ａのうち平面視において第１ゲート電極４８ａの側面に接する第１ゲート隣接領域７８ａに第２導電型（例えば、ｐ型）の第１不純物８０ａをイオン注入する。第１不純物８０ａは、高耐圧トランジスタ４２の第１ソース／ドレイン領域４６ａの低濃度部５２ａのための不純物である。

この時、第２導電型（例えば、ｐ型）の常時オフトランジスタ・形成領域６８ｂのうち平面視において第２ゲート電極４８ｂに接する第２ゲート隣接領域７８ｂに第２導電型（例えば、ｐ型）の第１不純物８０ａを同時に注入する。

具体的には例えば、図１３（ｂ）に示すように、高耐圧トランジスタ・形成領域６８ａおよび常時オフトランジスタ・形成領域６８ｂ以外の半導体領域６８ｃ，１６８ａ〜１６８ｃを覆うフォトレジスト膜７２ｄを形成する。このフォトレジスト膜７２ｄをマスクとして、ＢＦ⁺イオンを半導体基板２５にイオン注入する。

（３−６）標準トランジスタ・形成領域への低濃度イオン注入（図１４（ａ）参照）
次に、第２導電型（例えば、ｐ型）の標準トランジスタ・形成領域６８ｃのうち第３ゲート電極４８ｃに接する第３ゲート隣接領域７８ｃに、第１導電型（例えば、ｎ型）の第４不純物８０ｄをイオン注入する。第４不純物８０ｄは、第３低濃度領域５２ｃ（例えば、エクステンション領域）のための不純物である。

更に第３ゲート隣接領域７８ｃに、ポケット領域のための第２導電型（例えば、ｐ型）の第５不純物８０ｅを、第４不純物８０ｄより深くイオン注入する。

具体的には例えば、図１４（ａ）に示すように、標準トランジスタ・形成領域６８ｃ以外の半導体領域６８ａ，６８ｂ，１６８ａ〜１６８ｃを覆うフォトレジスト膜７２ｅを形成する。このフォトレジスト膜７２ｅをマスクとして、Ａｓ⁺イオンを半導体基板２５にイオン注入する。

更にフォトレジスト膜７２ｅをマスクとして、Ｂ^＋イオンを半導体基板２５にイオン注入する。この時、Ｂ^＋イオンの投影飛程がＡｓ⁺イオンの投影飛程より深くなるようにイオン注入する。

（３−７）逆導電型・標準トランジスタ・形成領域への低濃度イオン注入（図１４（ｂ）参照）
次に、第１導電型（例えば、ｎ型）の逆導電型・標準トランジスタ・形成領域１６８ｃのうちゲート電極１４８ｃに接するゲート隣接領域１７８ｃに、第２導電型（例えば、ｐ型）の不純物１８０ｄをイオン注入する。不純物１８０ｄは、低濃度領域１５２ｃ（例えば、エクステンション領域）のための不純物である。

更にゲート隣接領域１７８ｃに、ポケット領域のための第１導電型（例えば、ｎ型）の不純物１８０ｅを、第２導電型（例えば、ｐ型）の不純物１８０ｄより深くイオン注入する。

具体的には例えば、図１４（ｂ）に示すように、逆導電型・標準トランジスタ・形成領域１６８ｃ以外の半導体領域６８ａ〜６８ｃ，１６８ａ，１６８ｂを覆うフォトレジスト膜７２ｆを形成する。このフォトレジスト膜７２ｆをマスクとして、ＢＦ^＋イオンを半導体基板２５にイオン注入する。更にフォトレジスト膜７２ｆをマスクとして、Ｐ^＋イオンを半導体基板２５にイオン注入する。この時、Ｐ^＋イオンの投影飛程がＢＦ⁺イオンの投影飛程より深くなるようにイオン注入する。

（３−８）サイドウォールの形成（図１５（ａ）参照）
次に、各ゲート電極４８ａ〜４８ｃ,１４８ａ〜１４８ｃの側面に、サイドウォール８２を形成する。

具体的には例えば、フォトレジスト膜７２ｆを除去した後、半導体基板２５の表面に絶縁膜（例えば、シリコン酸化膜）を堆積する。この絶縁膜をエッチングバックして、サイドウォール８２を形成する。

（３−９）第１導電型不純物の高濃度イオン注入（図１５（ｂ）参照）
次に、第２ゲート隣接領域７８ｂ（図１３（ｂ）参照）のうち平面視において第２ゲート電極４８ｂから離隔した第２ゲート側方領域８４ｂ（図１５（ｂ）参照）に、第１導電型（例えば、ｎ型）の第３不純物８０ｃをイオン注入する。

この時更に、第３ゲート隣接領域７８ｃ（図１４（ａ）参照）のうち平面視において第３ゲート電極４８ｃから離隔した第３ゲート側方領域８４ｃ（図１５（ｂ）参照）に第３不純物８０ｃを同時にイオン注入する。

この時更に、ゲート隣接領域１７８ａ（図１３（ａ）参照）のうち平面視においてゲート電極１４８ａから離隔した逆導電型のゲート側方領域１８４ａ（図１５（ｂ）参照）に、第３不純物８０ｃを同時にイオン注入する。

第３不純物８０ｃは、常時オフトランジスタ２６（図５参照）の第２ソース／ドレイン領域４６ｂのための不純物である。第３不純物８０ｃは更に、標準トランジスタ３２（図５参照）の第３高濃度部５０ｃ、及び逆導電型・高耐圧トランジスタ１４２（図６参照）の高濃度部１５０ａのための不純物である。

具体的には例えば、図１５（ｂ）に示すように、ゲート電極４８ｂ，４８ｃ，１４８ａおよびサイドウォール８２をマスクとして、半導体基板２５に例えばＰ^＋をイオン注入する。

（３−１０）第２導電型不純物の高濃度イオン注入（図１６（ａ）参照）
次に、第１ゲート隣接領域７８ａ（図１３（ｂ）参照）のうち平面視において第１ゲート電極４８ａから離隔した第１ゲート側方領域８４ａ（図１６（ａ）参照）に、第２導電型（例えば、ｐ型）の第２不純物８０ｂをイオン注入する。

この時更に、ゲート隣接領域１７８ｂ（図１３（ａ）参照）のうち平面視においてゲート電極１４８ｂから離隔したゲート側方領域１８４ｂ（図１６（ａ）参照）に、第２不純物８０ｂをイオン注入する。

この時更に、ゲート隣接領域１７８ｃ（図１４（ｂ）参照）のうち平面視においてゲート電極１４８ｃから離隔したゲート側方領域１８４ｃ（図１６（ａ）参照）に第２不純物８０ｂを同時にイオン注入する。

第２不純物８０ｂは、高耐圧トランジスタ４２の高濃度部５０ａ（図５参照）のための不純物である。第２不純物８０ｂは更に、逆導電型・常時オフトランジスタ１２６のソース／ドレイン領域１４６ｂ（図６参照）、および逆導電型・標準トランジスタ１３２の高濃度部１５０ｃ（図６参照）のための不純物である。

具体的には例えば、図１６（ａ）に示すように、ゲート電極４８ａ，１４８ｂ，１４８ｃおよびサイドウォール８２をマスクとして、半導体基板２５に例えばＢ^＋とＦ^＋とをイオン注入する。

（３−１１）熱処理（図１６（ｂ）参照）
その後、半導体基板２５を熱処理して、注入された不純物を活性化する。これにより、第１導電型（例えば、ｎ型）の高耐圧トランジスタ・形成領域６８ａ（図１６（ｂ）参照）に、第２導電型（例えば、ｐ型）の第１ソース／ドレイン領域４６ａ（図５参照）を形成する。

第１高濃度部５０ａは、第２導電型（例えば、ｐ型）の第１不純物８０ａおよび第２導電型（例えば、ｐ型）の第２不純物８０ｂを含む第２導電型（例えば、ｐ型）の領域である。第１低濃度部５２ａ（図５参照）は、第２導電型（例えば、ｐ型）の第１不純物８０ａを含む第２導電型（例えば、ｐ型）の領域である。

上記熱処理により更に、第２導電型（例えば、ｐ型）の常時オフトランジスタ・形成領域６８ｂ（図１６（ｂ）参照）に、第１不純物８０ａ及び第３不純物８０ｃを含む第１導電型の第２ソース／ドレイン領域４６ｂ（図５参照）を形成する。

上記熱処理により更に、第２導電型（例えば、ｐ型）の常時オフトランジスタ・形成領域６８ｂ（図１６（ｂ）参照）に、第１不純物８０ａを含み第２ソース／ドレイン領域４６ｂ（図５参照）とは逆導電型の逆導電型領域５４を形成する。

上記熱処理により更に、第２導電型（例えば、ｐ型）の標準トランジスタ・形成領域６８ｃ（図１６（ｂ）参照）に、第１導電型（例えば、ｎ型）の第３ソース／ドレイン領域４６ｃ（図５参照）を形成する。

第３ソース／ドレイン領域４６ｃの第３高濃度部５０ｃ（図５参照）は、第３不純物８０ｃおよびの第４不純物８０ｄを含む第１導電型（例えば、ｎ型）の領域である。第３ソース／ドレイン領域４６ｃの第３低濃度部５２ｃ（図５参照）は、第４不純物８０ｄを含む第１導電型（例えば、ｎ型）の領域である。

上記熱処理により更に、標準トランジスタ・形成領域６８ｃ（図１６（ｂ）参照）に、不純物８０ｅを含むポケット領域５６を形成する。

上記熱処理により更に、逆導電型の高耐圧トランジスタ１４２（図６参照）のソース／ドレイン１４６ａを形成する。

上記熱処理により更に、逆導電型の常時オフトランジスタ１２６（図６参照）の逆導電型領域１５４およびソース／ドレイン１４６ｂを形成する。

上記熱処理により更に、逆導電型の標準トランジスタ１３２（図６参照）のソース／ドレイン１４６ｃおよびポケット領域１５６を形成する。

上記熱処理は、不純物８０ａ〜８０ｃ，１８０ａ〜１８０ｃが活性化するように、少なくとも１回に行われる。

具体的には例えば、不純物８０ａ〜８０ｅ，１８０ａ，１８０ｄ〜１８０ｃのイオン注入後に、半導体基板２５をＲＴＡ（rapid thermal annealing）により熱処理する。この熱処理の前に、更に熱処理を行ってもよい。例えば、第１不純物８０ａ（図１３（ｂ）参照）のイオン注入と第４不純物８０ｄの間に、半導体基板２５を電気炉により熱処理してもよい。この熱処理により、第１不純物８０ａ（例えば、Ｂ）が拡散されて、高耐圧トランジスタ４２（図５参照）の第１ソース／ドレイン領域４６ａの低濃度部５２ａを深くすることができる。

（３−１２）後処理
その後、各ソース／ドレイン領域４６ａ〜４６ｃ，１４６ａ〜１４６ｃにコンタクト電極を形成する。更に、層間絶縁膜とビアと配線の形成を繰り返して半導体装置２を完成する。

（４）プロセス工程数の抑制
図１７は、チャネル領域２４４の不純物濃度を高くすることで常時オフを実現した常時オフトランジスタ２２６（以下、チャネル注入型・常時オフトランジスタと呼ぶ）の断面図の一例である。図１７のチャネル注入型・常時オフトランジスタ２２６は、ｎチャネルＭＯＳトランジスタである。図１７には、各半導体領域の導電型が示されている。

図１７のチャネル注入型・常時オフトランジスタ２２６を、図５の常時オフトランジスタ２６の代わりに半導体装置２に設けることで、リバースエンジニアリングを妨げることができる。

図１７のチャネル注入型・常時オフトランジスタ２２６は、図５の標準トランジスタ３２と略同じ構造を有している。チャネル注入型・常時オフトランジスタ２２６と標準トランジスタ３２の構造上の差異は、チャネル注入型・常時オフトランジスタ２２６のチャネル領域２４４の不純物濃度が標準トランジスタ３２のチャネル領域４４ｃの不純物濃度より高いことである。この高い不純物濃度により、チャネル注入型・常時オフトランジスタ２２６の閾値が高くなり、常時オフ状態が実現される。

チャネル注入型・常時オフトランジスタ２２６は、標準トランジスタ３２と略同じ手順により形成することができる。但し、チャネル注入（「（３−１）素子領域の形成およびチャネル注入」）におけるドーズ量が異なる。このため、チャネル注入型・常時オフトランジスタ２２６のチャネル注入と標準トランジスタ３２のチャンル注入を共通化することは困難である。

従って、チャネル注入型・常時オフトランジスタ２２６を有する半導体装置を形成する場合、チャネル注入型・常時オフトランジスタ２２６のチャネル注入のためだけのプロセス工程が設けられる。すなわち、プロセス工程が増加する。

一方、実施の形態の常時オフトランジスタ２６は、高耐圧トランジスタ４２と標準トランジスタ３２の製造工程を組み合わせることで形成される。従って、実施の形態によれば、常時オフトランジスタ２６を含む半導体装置２を、プロセス工程数を増加させずに形成することができる。

ここでは、常時オフトランジスタ２６（図５参照）によるプロセス工数の増加抑制について説明した。しかし、逆導電型の常時オフトランジスタ１２６（図６参照）も同様に、プロセス工数の増加を抑制する。

次に、図１７のチャネル注入型・常時オフトランジスタ２２６の構造を簡単に説明する。チャネル注入型・常時オフトランジスタ２２６の構造は、標準トランジスタ３２（図５参照）と略同じ構造を有している。

チャネル注入型・常時オフトランジスタ２２６は、チャネル部２４４と、一組のソース／ドレイン領域２４６と、ゲート電極２４８とを有している。チャネル部２４４およびソース／ドレイン領域２４６は、ウエル２６２に設けられている。

ソース／ドレイン領域２４６は、高濃度部２５０と低濃度部２５２（例えば、エクステンション領域）とを有する領域である。高濃度部２５０および低濃度部２５２の構造は、標準トランジスタ３２の第３高濃度部５０ｃおよび第３低濃度部５２ｃの構造と略同じである。

チャネル注入型・常時オフトランジスタ２２６は更に、ポケット領域２５６とゲート絶縁膜２５８とサイドウォール２６０とを有している。

チャネル注入型・常時オフトランジスタ２２６に含まれる部分はそれぞれ、チャネル部２４４を除き、標準トランジスタ３２の対応する部分と同じ構造（不純物の種類および深さ方向の濃度分布も含む）を有している。

（５）接合リーク電流の抑制
実施の形態では、常時オフトランジスタ２６（図５参照）の逆導電型領域５４を、高耐圧トランジスタ４２（図５参照）のソース／ドレイン領域４６ａの低濃度部５２ａ（以下、ＬＤＤ部と呼ぶ）と同時に形成している。しかし常時オフトランジスタ２６（図５参照）の逆導電型領域５４を、逆導電型の標準トランジスタ１３２（図６参照）のソース／ドレイン領域１４６ｃの低濃度部１５２ｃと同時に形成することも考えられる。

同様に、逆導電型の常時オフトランジスタ１２６（図６参照）の逆導電型領域１５４を、標準トランジスタ３２（図５参照）のソース／ドレイン領域４６ｃの低濃度部５２ｃと同時に形成することも考えられる。

（５−１）接合リーク電流
図１８は、標準トランジスタ３２（図５参照）の低濃度部５２ｃ（エクステンション領域）と同時に、逆導電型領域３５４ａ，３５４ｂ（以下、逆導電型・エクステンション領域と呼ぶ）が形成された常時オフトランジスタ３２６の断面図の一例である。図１８の常時オフトランジスタ３２６は、ｐチャネルＭＯＳトランジスタである。

標準トランジスタ３２（図５参照）の低濃度部５２ｃ（エクステンション領域）は、ポケット領域５６と一緒に形成される（図１４（ａ）参照）。従って、図１８の常時オフトランジスタ３２６も、ポケット領域３５６を有している。ポケット領域３５６の導電型は、ウエル３６２の導電型の逆である。従って、常時オフトランジスタ３２６は、逆導電型のＨＡＬＯ構造を有している。

図１８に示す常時オフトランジスタ３２６（以下、逆ＨＡＬＯ型・オフトランジスタと呼ぶ）の各領域は、後述するＴＣＡＤ（technology computer aided design）により算出されたものである。図１８に示すように、ソース／ドレイン領域３４６Ｓ，３４６Ｄは、ポケット領域３５６（以下、逆導電型・ポケット領域３５６と呼ぶ）より深くなっている。しかしソース／ドレイン領域３４６Ｓ，３４６Ｄは、逆導電型・ポケット領域３５６より浅くてもよい。ウエル３６２は、ｎ型の半導体領域である。

逆導電型・エクステンション領域３５４ａ，３５４ｂの導電型は、ソース／ドレイン領域３４６Ｓ，３４６Ｄおよび逆導電型・ポケット領域３５６の導電型とは逆である。一方、逆導電型・エクステンション領域３５４ａ，３５４ｂの導電型は、チャネル領域３４４およびウエル３６２の導電型と同じである。

今、左側のソース／ドレイン領域３４６Ｓおよびウエル３６２に０Ｖが印加され、右側のソース／ドレイン領域３４６Ｄに負電圧が印加された状態を考える。この状態では、右側の逆導電型領域３５４ｂと右側のソース／ドレイン領域３４６Ｄの界面（ｐｎ接合）が逆バイアスされる。

逆ＨＡＬＯ型・トランジスタ３２６には、この界面（ｐｎ接合）に生じる逆方向電流（所謂、接合リーク電流と呼ぶ）が流れる。この電流中のキャリア（例えば、正孔）は、例えばチャネル領域３４４とウエル３６２を経由して電源のグランド部に流入し、逆ＨＡＬＯ型・トランジスタ３２６のリーク電流になる。

標準トランジスタ３２（図５参照）の低濃度部５２ｃ（例えば、エクステンション領域）における不純物濃度のピーク値は、例えば２．５×１０^１９〜４×１０^２０ｃｍ^−３である。逆導電型領域３５４ｂはこの低濃度部５２ｃと同時に形成されるので、逆導電型領域３５４ｂの不純物濃度のピーク値も、２．５×１０^１９〜４×１０^２０ｃｍ^−３という高濃度になる。このため、逆導電型領域３５４ｂとソース／ドレイン領域３４６Ｄの界面（ｐｎ接合）には、トンネル電流が流れる。

不純物濃度が１×１０^１９ｃｍ^-３を超えると、ｐｎ接合の逆方向電流には、トンネル電流が含まれるようになる。トンネル電流は、不純物濃度の増加と共に急激に増加し、逆方向電流の他の成分（再結合電流や拡散電流）より大きくなる。このため、逆ＨＡＬＯ型・トランジスタ３２６には、大きなリーク電流が流れる。

図１９は、図１８の逆ＨＡＬＯ型・トランジスタ３２６のリーク電流４０２を示す図である。図１９には、標準トランジスタ１３２のドレイン電流４０４も示されている。

横軸は、ゲート電極２４８に印加される電圧である。縦軸は、ドレイン電流である。なおリーク電流４０２は、逆ＨＡＬＯ型・トランジスタ３２６のドレイン電流である。

リーク電流４０２およびドレイン電流４０４は、ＴＣＡＤにより算出した。ＴＣＡＤのシミュレーションの条件は後述する（「（５−３）ＴＣＡＤシミュレーション条件」参照）。

図１９に示すように、逆ＨＡＬＯ型・トランジスタ３２６のリーク電流４０２は標準トランジスタ１３２がオフ状態の時（ゲート電圧が０Ｖの時）の電流より約２桁大きい。このような大きなリーク電流は、半導体装置の消費電力を増大させる。

（５−２）接合リーク電流の抑制
図２０は、実施の形態の常時オフトランジスタ１２６（図６参照）のリーク電流４０６を示す図である。図２０には、図１８の逆ＨＡＬＯ型・トランジスタ３２６の接合リーク電流４０２と標準トランジスタ１３２のドレイン電流４０４も示されている。横軸は、ゲート電極 ２４８に印加される電圧である。縦軸は、ドレイン電流である。

図２０に示すように、実施の形態の常時オフトランジスタ１２６のリーク電流４０４は、図１８の逆ＨＡＬＯ型・トランジスタ３２６の接合リーク電流４０２より約２桁小さい。接合リーク電流４０２は、標準トランジスタ１３２のリーク電流（ゲート電圧が０Ｖの場合のドレイン電流４０４）と略同じである。

ところで、実施の形態の常時オフトランジスタ１２６（図６参照）の逆導電型領域１５４は、高耐圧トランジスタ１４２のＬＤＤ部１５２ａ（低濃度部）と同時に形成され、同じ不純物濃度を有している。高耐圧トランジスタ１４２がオフ状態の時、ＬＤＤ部１５２ａとチャネル領域１４４ａの間の界面（ｐｎ接合）には、電源電圧が生成する電圧が略そのまま印加される。

高耐圧トランジスタ１４２の電源は、大きな電圧を生成する高圧電源である。このため、ＬＤＤ部１５２ａの不純物濃度が高いと、ＬＤＤ部１５２ａとチャネル領域１４４ａの界面（ｐｎ接合）に大きな電界が生じる。このためアバランシェ・ブレイクダウンが起きやすくなり、高耐圧トランジスタ１４２の耐圧が低くなる。

そこで、高耐圧トランジスタ１４２のＬＤＤ部１５２ａの不純物濃度を低くすることで、ＬＤＤ部１５２ａとチャネル領域１４４ａの界面（ｐｎ接合）に発生する電界が低減されている。このため、ＬＤＤ部１５２ａと同時に形成される、常時オフトランジスタ１２６（図６参照）の逆導電型領域１５４の不純物濃度も低くなる（従って、不純物濃度のピーク値も低くなる）。

その結果、常時オフトランジスタ１２６（図６参照）の逆導電型領域１５４とソース／ドレイン領域１４６ｂの界面を流れるトンネル電流が減少する。これにより、実施の形態の常時オフトランジスタ１２６のリーク電流４０６は、図２０に示すように、小さくなる。

常時オフトランジスタ１２６は、ｐチャネルＭＯＳトランジスタである。しかし、ｎチャネルＭＯＳトランジスタである常時オフトランジスタ２６のリーク電流も、同様に抑制される。

（５−３）ＴＣＡＤシミュレーション条件
図１９および図２０のＴＣＡＤのシミュレーションの条件は以下の通りである。

ゲート長は、０．１８μｍである。ゲート酸化膜厚は３．２ｎｍである。ドレインの電位は、−１．８Ｖである。ウエルおよびソースの電位は、０Ｖである。半導体基板は、ｐ型シリコン基板である。

―逆ＨＡＬＯ型・トランジスタ３２６のシミュレーション条件―
図１８の逆ＨＡＬＯ型・トランジスタ３２６の各領域における不純物およびイオン注入条件は、逆導電型・エクステンション領域３５４ａ，３５４ｂ以外は、以下に示す標準トランジスタ１３２（図６参照）のものと同じである。逆導電型・エクステンション領域３５４ａ，３５４ｂの不純物およびイオン注入条件は、以下に示す標準トランジスタ３２（図５参照）のものと同じである。

―標準トランジスタ１３２のシミュレーション条件―
標準トランジスタ１３２（図６参照）の低濃度部１５２ｃ（エクステンション領域）の不純物およびイオン注入条件は、ＢＦ（不純物）、５ｋＶ（注入電圧）、３×１０^１４ｃｍ^−２（ドーズ量）、および傾斜角０°である。

標準トランジスタ１３２（図６参照）の高濃度部１５０ｃには２種類の不純物がイオン注入される。イオン注入条件は、Ｂ（不純物）、５ｋＶ（注入電圧）、４×１０^１５ｃｍ^−２（ドーズ量）、０°と、Ｆ（不純物）、８ｋＶ（注入電圧）、４×１０^１４ｃｍ^−２（ドーズ量）、０°（傾斜角）である。標準トランジスタ１３２のポケット領域１５６（図６参照）の不純物およびイオン注入条件は、Ｐ（不純物）、２０ｋＶ（注入電圧）、８×１０^１３ｃｍ^−２（ドーズ量）、および０°（傾斜角）である。

―標準トランジスタ３２のシミュレーション条件―
標準トランジスタ３２(図５参照)の低濃度部５２ｃ（エクステンション領域）の不純物およびイオン注入条件は、Ａｓ（不純物）、１５ｋＶ（注入電圧）、５×１０^１４ｃｍ^−２（ドーズ量）、および０°（傾斜角）である。標準トランジスタ３２のポケット領域５６の不純物およびイオン注入条件は、Ｂ（不純物）、２０ｋＶ（注入電圧）、２．５×１０^１２ｃｍ^−２（ドーズ量）、および２８°（傾斜角）である。

―常時オフトランジスタ１２６のシミュレーション条件―
常時オフトランジスタ１２６の各領域における不純物およびイオン注入条件は、逆導電型領域１５４以外は、上述した標準トランジスタ１３２（図６参照）のものと同じである。ただし、常時オフトランジスタ１２６にはポケット領域は設けられない。逆導電型領域１５４における不純物およびイオン注入条件は、以下の高耐圧トランジスタ１４２のＬＤＤ部１５２ａにおけるものと同じである。

―高耐圧トランジスタ１４２のシミュレーション条件―
高耐圧トランジスタ１４２のＬＤＤ部１５２ａの不純物およびイオン注入条件は、Ｐ（不純物）、３０ｋＶ（注入電圧）、７×１０^１３ｃｍ^−２（ドーズ量）、０°（傾斜角）である。

―素子パラメータ―
ここで、半導体装置２の素子パラメータの一例を示す。

標準トランジスタ３２の低濃度部５２ｃ（例えば、エクステンション領域）における不純物濃度のピーク値は、例えば２．５×１０^１９〜４×１０^２０ｃｍ^−３（又は、５×１０^１９〜２×１０^２０ｃｍ^−３）である。標準トランジスタ３２のパケット５６における不純物濃度のピーク値は、例えば７．５×１０^１８〜１．２×１０^２０ｃｍ^−３（又は、１．５×１０^１９〜６×１０^1９ｃｍ^−３）である。

高耐圧トランジスタ１４２の低濃度部１５２ａ（ＬＤＤ部）における不純物濃度のピーク値は、例えば１．５×１０^１８〜２．４×１０^１９ｃｍ^−３（又は、３×１０^１８〜１．２×１０^１９ｃｍ^−３）である。

従って、常時オフトランジスタ１２６の逆導電型領域１５４における不純物濃度のピーク値は、例えば１．５×１０^１８〜２．４×１０^１９ｃｍ^−３（又は、３×１０^１８〜１．２×１０^１９ｃｍ^−３）である。

標準トランジスタ１３２の低濃度部１５２ｃ（例えば、エクステンション領域）における不純物濃度のピーク値は、例えば７．５×１０^１８〜１．２×１０^２０ｃｍ^−３（又は、１．５×１０^１９〜６×１０^１９ｃｍ^−３）である。標準トランジスタ１３２のポケット領域１５６における不純物濃度のピーク値は、例えば５×１０^１８〜８×１０^１９ｃｍ^−３（又は、１×１０^１９〜４×１０^１９ｃｍ^−３）である。標準トランジスタ１３２のチャネル部における不純物濃度のピーク値は、例えば５×１０^１７〜８×１０^１８ｃｍ^−３（又は、１×１０^１８〜８×１０^１８ｃｍ^−３）である。

標準トランジスタ３２，１３２のソース／ドレインの高濃度部５０ｃ，１５０ｃおよび高耐圧トランジスタ１４２の高濃度部１５０ａの不純物濃度のピーク値は１×１０^２０〜１×１０^２１ｃｍ^−３（又は、２×１０^２０〜５×１０^２０ｃｍ^−３）である。

常時オフトランジスタ１２６のソース／ドレイン１４６ｂにおける不純物濃度のピーク値は１×１０^２０〜１×１０^２１ｃｍ^−３（又は、２×１０^２０〜５×１０^２０ｃｍ^−３）である。

（６）ポケット領域経由のドレイン電流
逆導電型・ポケット領域３５６（図１８参照）の導電型は、ソース／ドレイン領域３４６Ｓ，３４６Ｄ（図１８参照）のものと同じである。

逆導電型・ポケット領域３５６の不純物は、例えば斜めイオン注入により、チャネル領域３４４の両端にも導入される。従って、逆導電型・ポケット領域３５６の不純物濃度を高くして行くとやがて、チャネル領域３４４の導電型が両端で逆転する。すると、逆導電型・エクステンション領域３５４ａ，３５４ｂは、逆導電型・ポケット領域３５６により囲まれる。

図２１は、逆導電型・エクステンション領域３５４ａ，３５４ｂが逆導電型・ポケット領域３５６ａ，３５６ｂにより囲まれた逆ＨＡＬＯ型・トランジスタ４２６の断面を示す図である。

今、チャネル領域３４４が反転層した状態で、左側のソース／ドレイン領域３４６Ｓとウエル３６２に０Ｖが印加され、右側のソース／ドレイン領域３４６Ｄに負電圧が印加された場合を考える。

図２１に示すように、ソース／ドレイン領域３４６Ｓ，３４６Ｄは、同じ導電型の逆導電型・ポケット領域３５６ａ，３５６ｂを介してチャネル領域３４４に接続されている。このため、チャネル領域３４４に反転層が形成されると、ソース／ドレイン領域３４６Ｓ→逆導電型・ポケット領域３５６ａ→チャネル領域３４４→逆導電型・ポケット領域３５６ｂ→ソース／ドレイン領域３４６Ｄという経路で電流が流れる。すなわち、逆ＨＡＬＯ型・トランジスタ４２６は導通し、常時オフにはならない。

一方、実施の形態の常時オフトランジスタ２６，１２６は、図５及び図６に示すようにポケット領域を有さない。このため、実施の形態の常時オフトランジスタ２６，１２６が導通することはない。

以上のように、実施の形態では、常時オフトランジスタ２６，１２６（図５及び図６参照）の逆導電型領域５４，１５４を高耐圧トランジスタ４２，１４２のＬＤＤ部５２ａ，１５２ａと同時に形成する。このため、プロセス工数を増加させずに、常時オフトランジスタを形成することができる。

更に、逆導電型領域５４，１５４とＬＤＤ部５２ａ，１５２ａを同時に形成するので、逆導電型領域５４，１５４とＬＤＤ部５２ａ，１５２ａの不純物の深さ方向の濃度分布が同じになる。高耐圧トランジスタ４２，１４２のＬＤＤ部５２ａ，１５２ａの不純物濃度は低くなっている。この低い不純物濃度により、常時オフトランジスタ２６，１２６の接合リーク電流は小さくなる。

以上、本発明の実施形態について説明したが、実施の形態は、例示であって制限的なものではない。

例えば、実施の形態の半導体装置２は常時オフトランジスタ２６と逆導電型・常時オフトランジスタ１２６とを有している。しかし半導体装置２は、常時オフトランジスタ２６および逆導電型・常時オフトランジスタ１２６の何れか一方だけを有していてもよい。

また、実施の形態の半導体装置２は、リバースエンジニアリングを困難にするセキュアデバイスである。しかし、半導体装置２は、常時オフトランジスタを有する他の半導体装置であってもよい。半導体装置２は例えば、マスクＲＯＭ（read only memory）であってもよい。

また、実施の形態の製造方法では、常時オフトランジスタの逆導電型領域は、高耐圧回路１０（図１参照）又は入出力回路８（図１参照）に配置された高耐圧トランジスタのＬＤＤ部と一緒に形成される。しかし常時オフトランジスは、高耐圧回路１０に含まれる高耐圧トランジスタおよび入出力回路８に含まれる高耐圧トランジスタ両方のＬＤＤ部と一緒に形成されてもよい。

以上の実施の形態に関し、更に以下の付記を開示する。

（付記１）
高圧電源に接続される第１トランジスタが形成される第１導電型の第１半導体領域と、前記高圧電源の電圧より低い電圧を生成する低圧電源に接続される常時オフの第２トランジスタが形成され前記第１導電型とは逆導電型の第２導電型を有する第２半導体領域とを半導体基板に形成する工程と、
前記第１半導体領域の上方の第１ゲート電極と、前記第２半導体領域の上方の第２ゲート電極とを形成す工程と、
前記第１導電型の前記第１半導体領域のうち平面視において前記第１ゲート電極の側面に接する第１ゲート隣接領域に前記第２導電型の第１不純物をイオン注入しつつ、前記第２導電型の前記第２半導体領域のうち平面視において前記第２ゲート電極に接する第２ゲート隣接領域に前記第２導電型の前記第１不純物を注入する工程と、
前記第１ゲート隣接領域のうち平面視において前記第１ゲート電極から離隔した第１ゲート側方領域に、前記第２導電型の第２不純物をイオン注入する工程と、
前記第２ゲート隣接領域のうち平面視において前記第２ゲート電極から離隔した第２ゲート側方領域に、前記第１導電型の第３不純物をイオン注入する工程とを、有する
半導体装置の製造方法。

（付記２）
前記第１乃至第３不純物が活性化するように、前記半導体基板を少なくとも１回熱処理して、
前記第１導電型の前記第１半導体領域に、前記第１不純物および前記第２不純物を含む前記第２導電型の第１高濃度部と前記第１不純物を含む前記第２導電型の第１低濃度部とを有する第１ソース／ドレイン領域を形成し、
前記第２導電型の前記第２半導体領域に、前記第１不純物および前記第３不純物を含む前記第１導電型の第２ソース／ドレイン領域と、前記第１不純物を含み前記第２ソース／ドレイン領域とは逆導電型の逆導電型領域とを形成する工程を、更に有することを
特徴する付記１に記載の半導体装置の製造方法。

（付記３）
前記第１ゲート電極の形成前に前記第１半導体領域上に第１ゲート絶縁膜を形成する工程と、
前記第２ゲート電極の形成前に前記第２半導体領域上に、前記第１ゲート絶縁膜の膜厚より薄い膜厚を有する第２ゲート絶縁膜を形成する工程を、更に有することを特徴する付記１又は２に記載の半導体装置の製造方法。

（付記４）
前記低圧電源に接続され前記第１トランジスタおよび前記第２トランジスタとは異なる第３トランジスタが形成される前記第２導電型の第３半導体領域を、前記半導体基板に形成す工程と、
前記第３半導体領域の上方の第３ゲート電極を形成する工程と、
前記第２導電型の前記第３半導体領域のうち前記第３ゲート電極に接する第３ゲート隣接領域に、前記第１導電型の第４不純物をイオン注入する工程とを更に有し、
前記第２ゲート側方領域に前記第３不純物をイオン注入する工程では更に、前記第３ゲート隣接領域のうち平面視において前記第３ゲート電極から離隔した第３ゲート側方領域に前記第３不純物をイオン注入することを
特徴とする付記１乃至３のいずれか１項に記載の半導体装置の製造方法。

（付記５）
前記第３ゲート電極の形成前に前記第３半導体領域上に、前記第２ゲート絶縁膜の膜厚と同じ膜厚を有する第３ゲート絶縁膜を形成する工程を、更に有することを特徴する付記４に記載の半導体装置の製造方法。

（付記６）
前記第３ゲート側方領域への前記第３不純物のイオン注入は、前記第２ゲート側方領域への前記第３不純物のイオン注入と同時に行うことを特徴とする付記４又は５に記載の半導体装置の製造方法。

（付記７）
前記第３ゲート隣接領域への前記第４不純物のイオン注入は、前記第３ゲート隣接領域における前記第４不純物の濃度のピーク値が、前記第１ゲート隣接領域における前記第１不純物の濃度のピーク値より高くなるように行うことを特徴とする付記４乃至６のいずれか１項に記載の半導体装置の製造方法。

（付記８）
前記半導体基板を少なくとも１回熱処理する工程では、前記第４不純物が活性化するように前記半導体基板を熱処理して、前記第３不純物および前記第４不純物を含む前記第１導電型の第３高濃度部と前記第４不純物を含む前記第１導電型の第３低濃度部とを有する第３ソース／ドレイン領域を更に形成することを
特徴とする付記４乃至７のいずれか１項に記載の半導体装置の製造方法。

（付記９）
前記第２導電型の前記第３半導体領域のうち前記第３ゲート隣接領域に、前記第２導電型の第５不純物をイオン注入する工程を更に有することを
特徴とする付記４乃至８のいずれか１項に記載の半導体装置の製造方法。

（付記１０）
前記半導体基板を少なくとも１回熱処理する工程では、前記第５不純物が活性化するように前記半導体基板を熱処理して、前記第２導電型の第３半導体領域に、前記第３低濃度部を前記第３高濃度部と共に囲むポケット領域を形成することを
特徴とする付記９に記載の半導体装置の製造方法。

（付記１１）
半導体基板と、
前記半導体基板に配置された第１導電型の第１チャネル領域と、前記第１導電型とは逆導電型の第２導電型を有し前記第１チャネル領域から離隔した第１高濃度部および前記第１チャネル領域と前記第１高濃度部との間に配置された前記第２導電型の第１低濃度部を有する第１ソース／ドレイン領域と、前記第１チャネル領域の上方に配置され平面視において前記第１低濃度部の端部を覆い又は前記第１低濃度部に接する第１ゲート電極とを備え、高圧電源に接続された第１トランジスタと、
前記半導体基板に配置された前記第２導電型の第２チャネル領域と、前記第２チャネル領域から離隔した前記第１導電型の第２ソース／ドレイン領域と、前記第２チャネル領域と前記第２ソース／ドレイン領域の間に配置され前記第２ソース／ドレイン領域とは逆導電型の逆導電型領域と、前記第２チャネル領域の上方に配置され平面視において前記逆導電型領域の端部を覆い又は前記逆導電型領域に接する第２ゲート電極とを有し、前記逆導電型領域内の前記第２導電型の第１不純物は前記第１トランジスタの前記第１低濃度部における前記第１不純物の深さ方向の濃度分布と同じ濃度分布を有し、前記高圧電源の電圧より低い電圧を生成する低圧電源に接続された常時オフの第２トランジスタとを、備えた
半導体装置。

（付記１２）
前記半導体基板に配置された前記第２導電型の第３チャネル領域と、前記第３チャネル領域から離隔した前記第１導電型の第３高濃度部および前記第３チャネル領域と前記第３高濃度部との間に配置された前記第１導電型の第３低濃度部を有する第３ソース／ドレイン領域と、前記第３チャネル領域の上方に配置され平面視において前記第３低濃度部の端部を覆い又は前記第３低濃度部に接する第３ゲート電極とを有し、前記低圧電源に接続された第３トランジスタを、
更に有することを特徴とする付記１１に記載の半導体装置。

（付記１３）
前記第３トランジスタは、前記第３低濃度部を前記第３高濃度部と共に囲い前記第２導電型の不純物の濃度のピーク値が前記第３チャンル領域における前記第２導電型の不純物の濃度のピーク値より高い前記第２導電型のポケット領域を更に有することを、
特徴とする付記１２に記載の半導体装置。

（付記１４）
前記第１トランジスタの前記第１低濃度部における前記第２導電型の不純物の濃度のピーク値は、前記第３トランジスタの前記第３低濃度部における前記第１導電型の不純物の濃度のピーク値より低いことを
特徴とする付記１２又は１３に記載の半導体装置。

（付記１５）
前記第１トランジスタの前記第１低濃度部における前記第２導電型の不純物の濃度のピーク値は、前記第１トランジスタの前記第１高濃度部における前記第２導電型の不純物の濃度のピーク値より低く、
前記第３トランジスタの前記第３低濃度部おける前記第１導電型の不純物の濃度のピーク値は、前記第３トランジスタの前記第３高濃度部における前記第１導電型の不純物の濃度のピーク値より低く、
前記第１チャンル領域と前記第１ゲート電極の間に配置された第１ゲート絶縁膜と、前記第２チャンル領域と前記第２ゲート電極の間に配置された第２ゲート絶縁膜と、前記第３チャンル領域と前記第３ゲート電極の間に配置された第３ゲート絶縁膜とを更に有し、前記第２ゲート絶縁膜の膜厚は前記第１ゲート絶縁膜の膜厚より薄く、前記第３ゲート絶縁膜の膜厚と同じであることを
特徴とする付記１２乃至１４のいずれか１項に記載の半導体装置。

（付記１６）
前記第３高濃度部内の前記第１導電型の不純物は、前記第２ソース／ドレイン領域における前記第１導電型の不純物の深さ方向の濃度分布と同じ濃度分布を有することを
特徴とする付記１２乃至１５のいずれか１項に記載の半導体装置。

（付記１７）
半導体基板と、
前記半導体基板に配置された第１導電型の第１チャネル領域と、前記第１導電型とは逆導電型の第２導電型を有し前記第１チャネル領域から離隔した第１高濃度部および前記第１チャネル領域と前記第１高濃度部との間に配置された前記第２導電型の第１低濃度部を有する第１ソース／ドレイン領域と、前記第１チャネル領域の上方に配置され平面視において前記第１低濃度部の端部を覆い又は前記第１低濃度部に接する第１ゲート電極とを備え、高圧電源に接続された第１トランジスタと、
前記半導体基板に配置された前記第２導電型の第２チャネル領域と、前記第２チャネル領域から離隔した前記第１導電型の第２ソース／ドレイン領域と、前記第２チャネル領域と前記第２ソース／ドレイン領域の間に配置され前記第２ソース／ドレイン領域とは逆導電型の逆導電型領域と、前記第２チャネル領域の上方に配置され平面視において前記逆導電型領域の端部を覆い又は前記逆導電型領域に接する第２ゲート電極とを有し、前記高圧電源の電圧より低い電圧を生成する低圧電源に接続された常時オフの第２トランジスタとを、備えた
半導体装置。

２・・・半導体装置
４・・・高圧電源
６・・・低圧電源
２６・・・常時オフトランジスタ（第２トランジスタ）
３２・・・標準トランジスタ（第３トランジスタ）
４２・・・高耐圧トランジスタ（第１トランジスタ）
４４ａ・・・第１チャネル領域
４４ｂ・・・第２チャネル領域
４４ｃ・・・第３チャネル領域
４６ａ・・・第１ソース／ドレイン領域
４６ｂ・・・第２ソース／ドレイン領域
４６ｃ・・・第３ソース／ドレイン領域
４８ａ・・・第１ゲート電極
４８ｂ・・・第２ゲート電極
４８ｃ・・・第３ゲート電極
５０ａ・・・第１高濃度部
５０ｂ・・・第２高濃度部
５０ｃ・・・第３高濃度部
５２ａ・・・第１低濃度部
５２ｂ・・・第２低濃度部
５２ｃ・・・第３低濃度部
５８ａ・・・第１ゲート絶縁膜
５８ｂ・・・第２ゲート絶縁膜
５８ｃ・・・第３ゲート絶縁膜
６８ａ・・・高耐圧トランジスタ・形成領域（第１半導体領域）
６８ｂ・・・常時オフトランジスタ・形成領域（第２半導体領域）
６８ｃ・・・標準トランジスタ・形成領域（第３半導体領域）
１２６・・・逆導電型の常時オフトランジスタ
１３２・・・逆導電型の標準トランジスタ
１４２・・・逆導電型の高耐圧トランジスタ
１４４ａ，１４４ｂ，１４４ｃ・・・チャネル領域
１４６ａ，１４６ｂ，１４６ｃ・・・ソース／ドレイン領域
１４８ａ，１４８ｂ，１４８ｃ・・ゲート電極
１５０ａ，１５０ｂ，１５０ｃ・・・高濃度部
１５２ａ，１５２ｂ，１５２ｃ・・・低濃度部
１５８ａ，１５８ｂ，１５８ｃ・・・ゲート絶縁膜
１６８ａ・・・逆導電型・高耐圧トランジスタ・形成領域
１６８ｂ・・・逆導電型・常時オフトランジスタ・形成領域
１６８ｃ・・・逆導電型・標準トランジスタ・形成領域

Claims (10)

1. 高圧電源に接続される第１トランジスタが形成される第１導電型の第１半導体領域と、前記高圧電源の電圧より低い電圧を生成する低圧電源に接続される常時オフの第２トランジスタが形成され前記第１導電型とは逆導電型の第２導電型を有する第２半導体領域とを半導体基板に形成する工程と、
   前記第１半導体領域の上方の第１ゲート電極と、前記第２半導体領域の上方の第２ゲート電極とを形成す工程と、
   前記第１導電型の前記第１半導体領域のうち平面視において前記第１ゲート電極の側面に接する第１ゲート隣接領域に前記第２導電型の第１不純物をイオン注入しつつ、前記第２導電型の前記第２半導体領域のうち平面視において前記第２ゲート電極に接する第２ゲート隣接領域に前記第２導電型の前記第１不純物を注入する工程と、
   前記第１ゲート隣接領域のうち平面視において前記第１ゲート電極から離隔した第１ゲート側方領域に、前記第２導電型の第２不純物をイオン注入する工程と、
   前記第２ゲート隣接領域のうち平面視において前記第２ゲート電極から離隔した第２ゲート側方領域に、前記第１導電型の第３不純物をイオン注入する工程とを、有する
   半導体装置の製造方法。
2. 前記第１ゲート電極の形成前に前記第１半導体領域上に第１ゲート絶縁膜を形成する工程と、
   前記第２ゲート電極の形成前に前記第２半導体領域上に、前記第１ゲート絶縁膜の膜厚より薄い膜厚を有する第２ゲート絶縁膜を形成する工程を、更に有することを特徴する請求項１に記載の半導体装置の製造方法。
3. 前記低圧電源に接続され前記第１トランジスタおよび前記第２トランジスタとは異なる第３トランジスタが形成される前記第２導電型の第３半導体領域を、前記半導体基板に形成す工程と、
   前記第３半導体領域の上方の第３ゲート電極を形成する工程と、
   前記第２導電型の前記第３半導体領域のうち前記第３ゲート電極に接する第３ゲート隣接領域に、前記第１導電型の第４不純物をイオン注入する工程とを更に有し、
   前記第２ゲート側方領域に前記第３不純物をイオン注入する工程では更に、前記第３ゲート隣接領域のうち平面視において前記第３ゲート電極から離隔した第３ゲート側方領域に前記第３不純物をイオン注入することを
   特徴とする請求項１又は２に記載の半導体装置の製造方法。
4. 前記第３ゲート電極の形成前に前記第３半導体領域上に、前記第２ゲート絶縁膜の膜厚と同じ膜厚を有する第３ゲート絶縁膜を形成する工程を、更に有することを特徴する請求項３に記載の半導体装置の製造方法。
5. 前記第３ゲート側方領域への前記第３不純物のイオン注入は、前記第２ゲート側方領域への前記第３不純物のイオン注入と同時に行うことを特徴とする請求項３又は４に記載の半導体装置の製造方法。
6. 半導体基板と、
   前記半導体基板に配置された第１導電型の第１チャネル領域と、前記第１導電型とは逆導電型の第２導電型を有し前記第１チャネル領域から離隔した第１高濃度部および前記第１チャネル領域と前記第１高濃度部との間に配置された前記第２導電型の第１低濃度部を有する第１ソース／ドレイン領域と、前記第１チャネル領域の上方に配置され平面視において前記第１低濃度部の端部を覆い又は前記第１低濃度部に接する第１ゲート電極とを備え、高圧電源に接続された第１トランジスタと、
   前記半導体基板に配置された前記第２導電型の第２チャネル領域と、前記第２チャネル領域から離隔した前記第１導電型の第２ソース／ドレイン領域と、前記第２チャネル領域と前記第２ソース／ドレイン領域の間に配置され前記第２ソース／ドレイン領域とは逆導電型の逆導電型領域と、前記第２チャネル領域の上方に配置され平面視において前記逆導電型領域の端部を覆い又は前記逆導電型領域に接する第２ゲート電極とを有し、前記逆導電型領域内の前記第２導電型の第１不純物は前記第１トランジスタの前記第１低濃度部における前記第１不純物の深さ方向の濃度分布と同じ濃度分布を有し、前記高圧電源の電圧より低い電圧を生成する低圧電源に接続された常時オフの第２トランジスタとを、備えた
   半導体装置。
7. 前記半導体基板に配置された前記第２導電型の第３チャネル領域と、前記第３チャネル領域から離隔した前記第１導電型の第３高濃度部および前記第３チャネル領域と前記第３高濃度部との間に配置された前記第１導電型の第３低濃度部を有する第３ソース／ドレイン領域と、前記第３チャネル領域の上方に配置され平面視において前記第３低濃度部の端部を覆い又は前記第３低濃度部に接する第３ゲート電極とを有し、前記低圧電源に接続された第３トランジスタを、
   更に有することを特徴とする請求項６に記載の半導体装置。
8. 前記第１トランジスタの前記第１低濃度部における前記第２導電型の不純物の濃度のピーク値は、前記第３トランジスタの前記第３低濃度部における前記第１導電型の不純物の濃度のピーク値より低いことを
   特徴とする請求項７に記載の半導体装置。
9. 前記第１トランジスタの前記第１低濃度部における前記第２導電型の不純物の濃度のピーク値は、前記第１トランジスタの前記第１高濃度部における前記第２導電型の不純物の濃度のピーク値より低く、
   前記第３トランジスタの前記第３低濃度部おける前記第１導電型の不純物の濃度のピーク値は、前記第３トランジスタの前記第３高濃度部における前記第１導電型の不純物の濃度のピーク値より低く、
   前記第１チャンル領域と前記第１ゲート電極の間に配置された第１ゲート絶縁膜と、前記第２チャンル領域と前記第２ゲート電極の間に配置された第２ゲート絶縁膜と、前記第３チャンル領域と前記第３ゲート電極の間に配置された第３ゲート絶縁膜とを更に有し、前記第２ゲート絶縁膜の膜厚は前記第１ゲート絶縁膜の膜厚より薄く、前記第３ゲート絶縁膜の膜厚と同じであることを
   特徴とする請求項７又は８に記載の半導体装置。
10. 前記第３高濃度部内の前記第１導電型の不純物は、前記第２ソース／ドレイン領域における前記第１導電型の不純物の深さ方向の濃度分布と同じ濃度分布を有することを
    特徴とする請求項７乃至９のいずれか１項に記載の半導体装置。

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