JPS6364361A - マスクｒｏｍの製造方法 - Google Patents
マスクｒｏｍの製造方法Info
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- JPS6364361A JPS6364361A JP61208452A JP20845286A JPS6364361A JP S6364361 A JPS6364361 A JP S6364361A JP 61208452 A JP61208452 A JP 61208452A JP 20845286 A JP20845286 A JP 20845286A JP S6364361 A JPS6364361 A JP S6364361A
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- mos transistor
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- gate electrode
- mask rom
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/383—Channel doping programmed
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
木冷叩とマスクＲ１Ｏ〜■の型造方法に係るものであり
、特には、ゲート電極及びンース、ドレイン部形成後の
選択的イオン注入によって常時オフのＭＯＳトランジス
タを形成することにより情報書き込みを行うようにした
マスクＲＯＭの製造方法に関するものである。
、特には、ゲート電極及びンース、ドレイン部形成後の
選択的イオン注入によって常時オフのＭＯＳトランジス
タを形成することにより情報書き込みを行うようにした
マスクＲＯＭの製造方法に関するものである。
〈従来の技術〉
まず、従来の製造方法を説明する。
第２図は従来の製造方法を示す図である。
ゲート電極３及びソース、ドレイン部４を形成する（第
２図（１））。その後、高エネルギーのイオン注入によ
ってゲート電極下部のチャネル部５に基板と同一導電型
の不純物を導入し、ゲートのしきい値電圧を上げること
によって常時オフのＭＯＳトランジスタを形成する（第
２図・２））。このとき、通常のオン・オフ゛動作を行
うＭＯＳトランジスタ部分はホトレジスト・マスク６で
被覆されている。
２図（１））。その後、高エネルギーのイオン注入によ
ってゲート電極下部のチャネル部５に基板と同一導電型
の不純物を導入し、ゲートのしきい値電圧を上げること
によって常時オフのＭＯＳトランジスタを形成する（第
２図・２））。このとき、通常のオン・オフ゛動作を行
うＭＯＳトランジスタ部分はホトレジスト・マスク６で
被覆されている。
これにより情報書き込みが行われる。なお、第２図に於
いて、１ばＳｉ基板、２はゲート絶縁膜である。
いて、１ばＳｉ基板、２はゲート絶縁膜である。
〈発明が解決しようとする間頂点〉
しかしながら、上記従来■製造方法シては以下シて示す
問題点があった。
問題点があった。
（１）近年、ゲート電極に高融点金属が使われ始めたが
、こ几らの物質はイオン注入に対する阻止能が高く、高
エネルギーのイオン注入によってもチャネル部への不純
物導入が困難になってきている。
、こ几らの物質はイオン注入に対する阻止能が高く、高
エネルギーのイオン注入によってもチャネル部への不純
物導入が困難になってきている。
（２）微細なＬＳＩに於いてはゲート絶縁膜が薄くなっ
てきており、しきい値電圧を上げるために必要な注入量
はかなり高くなってきている。この副作用として、トラ
ンジスタのオフ時の耐圧の低下、リーク電流の増加等の
問題が生じる。
てきており、しきい値電圧を上げるために必要な注入量
はかなり高くなってきている。この副作用として、トラ
ンジスタのオフ時の耐圧の低下、リーク電流の増加等の
問題が生じる。
本発明は上記問題点を解決することを目的としているも
のである。
のである。
〈問題点を解決するだめの手段〉
ＬＤＤ構造のソース、ドレイン部を形成し、その後、選
択的イオン注入により、チャネル部に隣接する低濃度領
域の導電型を反転させてゲート電極とソース、ドレイン
部とを非整合とすることにより常時オフのｈｉＯ３トラ
ンジスタを形成し、情報書き込みを行う。
択的イオン注入により、チャネル部に隣接する低濃度領
域の導電型を反転させてゲート電極とソース、ドレイン
部とを非整合とすることにより常時オフのｈｉＯ３トラ
ンジスタを形成し、情報書き込みを行う。
〈実施例〉
以下、実施例に基づいて本発明の詳細な説明する０
第１図は本発明の実施例を示す図である１、ゲート電極
１３（ポ’ＪＳｉ、高融点金属、そのシリサイド、又は
ポリサイド等）を形成した後、ＳｉＯ２のサイドウオー
ルを用いる方法によりＬＤＤ構造のソース、ドレイ／部
１７を形成する（第１図（１）〜（５））。なお、図に
於いて、１１はＰ型Ｓｉ基板、１２はゲート絶縁膜、１
４はＮ−領域、１５はＣＶＤＳｉＯ３膜、１５′はＳ
ｉｏ２のサイドウオール、１６はＮ＋領領域１４′はＮ
−’領域である。
１３（ポ’ＪＳｉ、高融点金属、そのシリサイド、又は
ポリサイド等）を形成した後、ＳｉＯ２のサイドウオー
ルを用いる方法によりＬＤＤ構造のソース、ドレイ／部
１７を形成する（第１図（１）〜（５））。なお、図に
於いて、１１はＰ型Ｓｉ基板、１２はゲート絶縁膜、１
４はＮ−領域、１５はＣＶＤＳｉＯ３膜、１５′はＳ
ｉｏ２のサイドウオール、１６はＮ＋領領域１４′はＮ
−’領域である。
その後、上記サイドウオールを残したまま、或いは、Ｈ
Ｆ（ぶつ酸）によるウェノトエノチングンこよって上記
サイドウナールを除去した後、Ｂ＋を、Ｎ′″領域を打
ち消す程度の注入量だ：すイオン生しカ 入す６（第１図１６） 、”ｌ−）。このとき、；、！
Ｉ’：”Ｔ’ｌのオン・オフ動作を行うＭＯＳトランジ
スタ部分はホトレジスト その後、通常の熱処理を行うことに：す、第１ｔ９） 図［７Ｌ′＋１＋に示すように、Ｎ−領域がＰ−領域１
９に変化してゲート電極１３とソース、ドレイン部２０
．２０とが非整合となった、常時オフのＭＯＳトランジ
スタが形成さｎて、情報書き込みが完了する。
Ｆ（ぶつ酸）によるウェノトエノチングンこよって上記
サイドウナールを除去した後、Ｂ＋を、Ｎ′″領域を打
ち消す程度の注入量だ：すイオン生しカ 入す６（第１図１６） 、”ｌ−）。このとき、；、！
Ｉ’：”Ｔ’ｌのオン・オフ動作を行うＭＯＳトランジ
スタ部分はホトレジスト その後、通常の熱処理を行うことに：す、第１ｔ９） 図［７Ｌ′＋１＋に示すように、Ｎ−領域がＰ−領域１
９に変化してゲート電極１３とソース、ドレイン部２０
．２０とが非整合となった、常時オフのＭＯＳトランジ
スタが形成さｎて、情報書き込みが完了する。
〈発明の効果〉
以上詳細に説明したように、本発明のマスクＲＯＭの製
造方法は、ゲート電５及びＬＤＤ構造のソース、ドレイ
ン部を形成した後、選択的イオン注入によって、チャネ
ル部に隣接する低濃度領域の導電型を反転させ、ゲート
電極とソース、ドレイン部とを非整合にすることにより
常時オフのＭＯＳトランジスタを形成し、情報書き込み
を行うようにしたことを特徴とするものであり、本発明
によれば、従来方法に於ける問題点を解決できる極めて
有用なマスクＲＯＭの製造方法を提供することができる
ものである。
造方法は、ゲート電５及びＬＤＤ構造のソース、ドレイ
ン部を形成した後、選択的イオン注入によって、チャネ
ル部に隣接する低濃度領域の導電型を反転させ、ゲート
電極とソース、ドレイン部とを非整合にすることにより
常時オフのＭＯＳトランジスタを形成し、情報書き込み
を行うようにしたことを特徴とするものであり、本発明
によれば、従来方法に於ける問題点を解決できる極めて
有用なマスクＲＯＭの製造方法を提供することができる
ものである。
范１図は本発明の宙肩侶１仝云寸口、竺２［又は従来の
製造方法を示す図である。 符号の説明 １１：Ｐ型Ｓｉ基板、１２：ゲート絶縁膜、１３：ゲー
ト電極、１４．１４’：Ｎ−領域、１５ ： ＣＶＤ
５ｉ０２膜、１５′：ＳｉＯ２のサイドウオール、１
６二Ｎ＋領域、１７：ＬＤＤ構造つソース、ドレイン部
、１８：ホトレジスト・マスク、１９：Ｐ−領域、２０
：ソース、ドレイン部。
製造方法を示す図である。 符号の説明 １１：Ｐ型Ｓｉ基板、１２：ゲート絶縁膜、１３：ゲー
ト電極、１４．１４’：Ｎ−領域、１５ ： ＣＶＤ
５ｉ０２膜、１５′：ＳｉＯ２のサイドウオール、１
６二Ｎ＋領域、１７：ＬＤＤ構造つソース、ドレイン部
、１８：ホトレジスト・マスク、１９：Ｐ−領域、２０
：ソース、ドレイン部。
Claims (1)
- 【特許請求の範囲】 １、ゲート電極及びソース、ドレイン部形成後の選択的
イオン圧入によって常時オフのＭＯＳトランジスタを形
成することにより情報書き込みを行うようにしたマスク
ＲＯＭの製造方法に於いて、 ゲート電極及びＬＤＤ構造のソース、ドレイン部を形成
した後、選択的イオン注入によって、チャネル部に隣接
する低濃度領域の導電型を反転させ、ゲート電極とソー
ス、ドレイン部とを非整合にすることにより常時オフの
ＭＯＳトランジスタを形成し、情報書き込みを行うよう
にしたことを特徴とする、マスクＲＯＭの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61208452A JPS6364361A (ja) | 1986-09-03 | 1986-09-03 | マスクｒｏｍの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61208452A JPS6364361A (ja) | 1986-09-03 | 1986-09-03 | マスクｒｏｍの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6364361A true JPS6364361A (ja) | 1988-03-22 |
Family
ID=16556428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61208452A Pending JPS6364361A (ja) | 1986-09-03 | 1986-09-03 | マスクｒｏｍの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6364361A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0436184A2 (en) * | 1989-12-20 | 1991-07-10 | Fujitsu Limited | Method of manufacturing a semiconductor device utilising an impurity segregation phenomenon |
| JPH05259412A (ja) * | 1990-03-15 | 1993-10-08 | Sgs Thomson Microelectron Srl | 低ドレイン容量のｒｏｍ記憶セルの製造方法 |
| EP0575688A2 (en) * | 1992-06-26 | 1993-12-29 | STMicroelectronics S.r.l. | Programming of LDD-ROM cells |
| US5811862A (en) * | 1994-11-29 | 1998-09-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a mask programmable memory and manufacturing method thereof |
| JP2016058611A (ja) * | 2014-09-11 | 2016-04-21 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法および半導体装置 |
| JP2017191926A (ja) * | 2016-04-13 | 2017-10-19 | イーメモリー テクノロジー インコーポレイテッド | 偽装機能を有する半導体装置 |
-
1986
- 1986-09-03 JP JP61208452A patent/JPS6364361A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0436184A2 (en) * | 1989-12-20 | 1991-07-10 | Fujitsu Limited | Method of manufacturing a semiconductor device utilising an impurity segregation phenomenon |
| JPH05259412A (ja) * | 1990-03-15 | 1993-10-08 | Sgs Thomson Microelectron Srl | 低ドレイン容量のｒｏｍ記憶セルの製造方法 |
| US5732012A (en) * | 1990-03-15 | 1998-03-24 | Sgs-Thomson Microelectronics, S.R.L. | Rom cell with reduced drain capacitance |
| EP0575688A2 (en) * | 1992-06-26 | 1993-12-29 | STMicroelectronics S.r.l. | Programming of LDD-ROM cells |
| EP0575688A3 (ja) * | 1992-06-26 | 1994-03-16 | St Microelectronics Srl | |
| US5407852A (en) * | 1992-06-26 | 1995-04-18 | Sgs-Thomson Microelectronics, S.R.L. | Method of making NOR-type ROM with LDD cells |
| US5811862A (en) * | 1994-11-29 | 1998-09-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a mask programmable memory and manufacturing method thereof |
| JP2016058611A (ja) * | 2014-09-11 | 2016-04-21 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法および半導体装置 |
| JP2017191926A (ja) * | 2016-04-13 | 2017-10-19 | イーメモリー テクノロジー インコーポレイテッド | 偽装機能を有する半導体装置 |
| US10090260B2 (en) | 2016-04-13 | 2018-10-02 | Ememory Technology Inc. | Semiconductor apparatus with fake functionality |
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