CN107644898B - 一种半导体结构 - Google Patents

Abstract

本发明公开了一种半导体结构，包含一第一井区；一半导体组件，形成或接触于该第一井区；一第二井区，该第一井区是形成于该第二井区；及一第一隔离层，用以降低该第一井区及该第二井区间的寄生效应。该第一隔离层的底部的深度是至少深达该第一井区的底部的深度。该第一隔离层是实质上沿着该第一井区的侧部边界形成一环状结构，其中该第二井区的参杂类型是相异于该第一井区的参杂类型。

Description

一种半导体结构

技术领域

本发明是关于一种半导体结构，尤指具有隔离层以降低寄生效应的半导体结构。

背景技术

随着高频应用逐渐普及，半导体结构的制程领域亦面临高频操作所导致的寄生电容与寄生电阻增加的寄生效应的问题。举例而言，于一般的单阱(single-well)互补式金氧半导体组件中，仅具有单一阱区，其设置于半导体基板(substrate)上，当此单阱晶体管结构操作于高频时，阱区及基板间的寄生效应将造成干扰而导致电路特性不良。因此，目前本领域已有多重阱(multi-well)的半导体组件，例如三重阱(triple-well)晶体管组件，其是使用多重阱区以提供较高的隔离效果。然而，当使用于更高频的操作，例如射频(radiofrequency)应用时，寄生效应仍难以降低，故本领域实须解决方案以更有效地降低晶体管组件的寄生效应。

有鉴于此，如何设计一种新的半导体结构，以消除现有技术中的上述缺陷和不足，是业内相关技术人员亟待解决的一项课题。

发明内容

为了克服现有技术中的技术问题，本发明提供了一种具有较低寄生效应的半导体结构。

本发明一实施例公开了一种半导体结构，包含一第一阱区、一半导体组件、一第二阱区及一第一隔离层。该半导体组件形成或接触于该第一阱区。该第一阱区是形成于该第二阱区内。该第一隔离层是用以降低该第一阱区及该第二阱区间的寄生效应，该第一隔离层的底部的深度是至少深达该第一阱区的底部的深度，且该第一隔离层是实质上沿着该第一阱区的侧部边界形成一第一环状结构，其中该第二阱区的掺杂类型是相异于该第一阱区的掺杂类型。

本发明的另一实施例公开一种半导体结构，包含一第一阱区、一半导体组件、一第二阱区、一重掺杂区、一第二隔离层。该半导体组件形成或接触于该第一阱区。该第一阱区是形成于该第二阱区内。该重掺杂区是形成于该第一阱区，并位于该半导体组件及该第一阱区的侧部边界之间。该第二隔离层是用以降低该重掺杂区及该半导体组件之间的寄生效应，该第二隔离层形成一第二环状结构，该第二隔离层的底部的深度是至少深达该第一阱区的底部的深度。该第二环状结构具有N个第二开口，该第二阱区的掺杂类型是相异于该第一阱区的掺杂类型，N为大于0的正整数。

本发明实施例的具有足够深度的隔离层结构的半导体结构，实可于高频操作下有效提高等效寄生电阻与降低寄生电容，从而避免寄生效应而提高组件效能，又因隔离层形成之环状结构可视其深度留有开口，故可支持逆向偏压之施加而进一步削减寄生效应，故本发明对于提升高频操作的效能实有帮助。

附图说明

关于本发明的优点与精神可以通过以下的发明详述及所附图式得到进一步的了解。

图1是本发明实施例的半导体结构的剖面示意图；

图2是本发明另一实施例的半导体结构的剖面示意图；

图3是图2的实施例的半导体结构的布局示意图；

图4是本发明另一实施例的半导体结构的剖面示意图；

图5是图4的实施例的半导体结构的布局示意图；

图6是本发明另一实施例的半导体结构的剖面示意图；

图7是本发明另一实施例的半导体结构的剖面示意图；

图8是本发明另一实施例的半导体结构的剖面示意图；

图9是本发明另一实施例的半导体结构的剖面示意图；

图10是图9的半导体结构的布局示意图；

图11是本发明另一实施例的半导体结构的剖面示意图；

图12是图11的半导体结构的布局示意图；

图13是本发明另一实施例的半导体结构的剖面示意图；

图14是本发明另一实施例的半导体结构的剖面示意图；

图15是本发明另一实施例的半导体结构的剖面示意图；

图16是本发明另一实施例的半导体结构的剖面示意图；

图17是本发明另一实施例中半导体结构的剖面示意图；

图18是本发明另一实施例中半导体结构的剖面示意图；

图19是图18的半导体结构的布局示意图。

主要图示说明：

10、100、100a至100c、20、200、 半导体结构

300、400、400a至400c、500、600

1105 半导体组件

150、160、170 隔离层

1501、1601、1701 开口

1110 第一掺杂区

1120 第二掺杂区

1130、1210 重掺杂区

110 第一阱区

120 第二阱区

130 第三阱区

1101、1201、1301 侧部边界

1102、1202、1302 底部边界

Rp 寄生电阻

Cp 寄生电容

具体实施方式

下面结合附图详细说明本发明的具体实施例。然而，应当将本发明理解成并不局限于以下描述的这种实施方式，并且本发明的技术理念可以与其他公知技术或功能与那些公知技术相同的其他技术组合实施。

在以下具体实施例的说明中，为了清楚展示本发明的结构及工作方式，将借助诸多方向性词语进行描述，但是应当将“前”、“后”、“左”、“右”、“外”、“内”、“向外”、“向内”、“轴向”、“径向”等词语理解为方便用语，而不应当理解为限定性词语。

下面结合附图1-19详细说明本发明的具体实施例。

US0022图1是本发明实施例的半导体结构10的剖面示意图。半导体结构10包含第一阱区110、半导体组件1105、第二阱区120、隔离层150。半导体组件1105形成于该第一阱区110。半导体组件1105亦可位于第一阱区110的外部并接触于该第一阱区110。第一阱区110是形成于该第二阱区120内。隔离层150用以降低第一阱区110及第二阱区120间的寄生效应。其中，半导体组件1105可为主动组件或被动组件，例如包含电容、电感、二极管组件及/或晶体管组件等。第二阱区120可位于第一阱区110的外部，第二阱区120与第一阱区110之间形成侧部边界1101与底部边界1102，且第二阱区120的外围形成侧部边界1201及底部边界1202。隔离层150可用以降低第一阱区110及第二阱区120间的寄生效应，隔离层150的底部的深度是至少深达第一阱区110的底部的深度，亦即隔离层150的底部的深度可等于第一阱区110的底部的深度，从而比浅沟槽(shallow trench isolation；STI)制程的深度更深，隔离层150的底部的深度亦可比第一阱区110的底部更深，且隔离层150是实质上可沿着侧部边界1101形成连续或不连续的环状结构，也就是环状结构的延伸方向大致上是沿着侧部边界1101。其中第二阱区120的掺杂类型是相异于第一阱区110的掺杂类型，举例而言，当第一阱区110的掺杂类型是p型掺杂则第二阱区120的掺杂类型是n型掺杂；当第一阱区110的掺杂类型是n型掺杂则第二阱区120的掺杂类型是p型掺杂。

US0023由于第一阱区110与第二阱区120的掺杂类型是相异，故第一阱区110与第二阱区120之间会有寄生效应产生，如图1所示的寄生电容Cp(发生于第一阱区110与第二阱区120之间的边界)与寄生电阻Rp，藉由设置隔离层150，可有效隔离抑制第一阱区110与第二阱区120之间的寄生效应。根据本发明实施例，隔离层150的底部的深度可为略浅于第二阱区120的底部1202的深度，在此情况下，隔离层150的底部的深度是相对远大于第一阱区110的底部，从而提供足够之隔离效果。

图2为本发明另一实施例的半导体结构100的剖面示意图。相较于半导体结构10，半导体结构100另包含第一掺杂区1110、第二掺杂区1120。第一掺杂区1110及第二掺杂区1120皆位于第一阱区110，用以与第一阱区110形成半导体组件1105。此实施例中，半导体组件1105可为晶体管组件。举例而言，若第一掺杂区1110与第二掺杂区1120是n型掺杂，且第一阱区110是p型掺杂，则第一阱区110、第一掺杂区1110及第二掺杂区1120可形成npn晶体管组件；又若第一掺杂区1110与第二掺杂区1120是p型掺杂，且第一阱区110是n型掺杂，则第一阱区110、第一掺杂区1110及第二掺杂区1120可形成pnp晶体管组件。

图3是图2的实施例的半导体结构100的布局(layout)示意图。图3可视为图2的半导体结构于布局布线(place and route；P&R)的俯瞰示意图。由图3可见到隔离层150形成的连续的环状结构。

US0026图4是本发明另一实施例的半导体结构100a的剖面示意图，图5是图4的实施例的半导体结构100a的布局示意图。根据本发明实施例，隔离层150的底部的深度亦可深达甚至于超过第二阱区120的底部1202的深度，如图4所示。类似于图3，图5中，隔离层150可形成不连续的环状结构，例如具有M个开口1501，M是为大于0的正整数。M个开口1501可在环状结构的延伸方向完全断开环状结构、或仅部份断开环状结构，并为施加逆向偏压时的路径。举例而言，当第一阱区110是p型掺杂且第二阱区120是n型掺杂时，可外加较低电压于第一阱区110且外加较高电压于第二阱区120，从而形成逆向偏压以更加抑制寄生效应，当隔离层150的底部的深度等于或深于底部边界1202时，则可设计留有开口的布局方式，使隔离层150的环状结构具有M个开口1501，作为外部施加的逆向偏压的路径。

US0027图6是本发明另一实施例的半导体结构100b的剖面示意图。上述图1、3的实施例是以隔离层150位于第一阱区110的侧部边界1101的外侧，亦即位于第二阱区120为例，然而，根据本发明另一实施例，隔离层150亦可如图6所示，位于第一阱区110的侧部边界1101的内侧，亦即俯瞰时位于第一阱区110。图7是本发明另一实施例的半导体结构100c的剖面示意图，根据本发明另一实施例，隔离层150亦可如图7所示，位于第一阱区110的侧部边界1101上且接触第一阱区110与第二阱区120。

由于第一阱区110与第二阱区120之间的寄生电容Cp是发生于第一阱区110与第二阱区120之间的边界(如侧部边界1101、底部边界1102等)，寄生电阻Rp是发生于第一阱区110与第二阱区120的边界的周遭且可位于第一阱区110及/或第二阱区120，故图1～6所示的半导体结构(隔离层150可位于第一阱区110或第二阱区120)可提高寄生电阻，且图7所示的布局方式可提高寄生电阻及降低寄生电容。当采用图1～6所示的半导体结构，若隔离层150深达第二阱区120的底部时，隔离层150形成的环状结构可具有M个开口1501以利施加上述的逆向偏压。上述是以单一隔离层150为例，根据本案实施例，亦可有多个隔离层，被配置而位于侧部边界1101上、侧部边界1101的内侧及/或侧部边界1101的外侧，以提高隔离效果。

US0029图8是本发明另一实施例的半导体结构20的剖面示意图。除了如前述的第一阱区110、第二阱区120、半导体组件1105，半导体结构20更具有重掺杂区1130及隔离层160。重掺杂区1130形成于第一阱区110，并位于半导体组件1105及第一阱区110的侧部边界1101之间。隔离层160是用以降低重掺杂区1130及半导体组件1105之间的寄生效应。隔离层160可位于重掺杂区1130与半导体组件1105之间，隔离层160可实质上不接触重掺杂区1130或半导体组件1105，亦可接触于重掺杂区1130或半导体组件1105其中至少之一。隔离层160可形成类似前述的连续或不连续的环状结构。由于隔离层160是可采用深沟槽(deeptrench isolation；DTI)制程制造，故可深达第一阱区110的底部(例如深过底部边界1102)，此时可设计隔离层160为类似前述的不连续的环状结构，使其具有N个开口1601(见于下文提及之图10)，N为大于0的正整数。

US0030图9是本发明另一实施例的半导体结构200的剖面示意图。图10是图9的半导体结构200的布局示意图。半导体结构200中，除了前述之第一阱区110、第二阱区120、第一掺杂区1110、第二掺杂区1120、隔离层150、隔离层160，更包含位于第一阱区110的重掺杂区1130及隔离层160、及位于第二阱区120的重掺杂区1210。第一掺杂区1110、第二掺杂区1120及第一阱区110形成半导体组件1105，其可为晶体管组件。重掺杂区1130、1210可用以施加外部电压，从而形成前述的逆向偏压。根据本案实施例，重掺杂区1130、1210亦可只有其中之一。

如图9所示，根据本发明实施例，各布局区域的掺杂类型可例如为(但不限于)表1所示：

表1

US0034上述表1是以npn晶体管的半导体组件为例，根据本发明另一实施例，上表的p型掺杂与n型掺杂种类可互换，且p⁺型掺杂与n⁺型掺杂种类可互换，从而形成pnp晶体管的半导体组件，其亦属于本发明实施例的范围。

US0035如图9、10所示的实施例可见，隔离层150的深度可深达甚至于超过第二阱区120的底部，故隔离层150可为前述的不连续的环状结构，其具有M个开口1501，任一开口1501与任一开口1601之间可设计为相隔至少一预定距离，从而提高任一开口1501与任一开口1601之间的等效阻抗值，以提供更佳的阻隔效果而降低寄生效应。实作上可例如藉由编撰布局对应电路/设计规则检查LVS/DRC(Layout Versus Schematic/Design rule check；LVS/DRC)文件，由电子设计自动化(electronic design automation；EDA)执行此项检查，亦可搭配人工检查。图10是以隔离层150、160的环状结构皆有开口为例，但根据本发明另一实施例，也可隔离层150、160仅其中一的环状结构具有开口。

图11是本发明另一实施例的半导体结构300的剖面示意图。图12是图11的半导体结构300的布局示意图。半导体结构300除了有第一阱区110、第二阱区120及隔离层150，更具有第三阱区130及隔离层170。第三阱区130可位于第二阱区120的外侧，第二阱区120是形成于第三阱区130上。隔离层170是用以降低第二阱区120及第三阱区130间的寄生效应，且可沿着第二阱区120的侧部边界1201形成类似前述的连续或不连续的环状结构。第三阱区130的掺杂类型是相异于第二阱区120。第三阱区130的外围可形成第三阱区130的侧部边界1301与底部边界1302，当隔离层170的底部的深度是至少深达底部边界1302的深度时，隔离层170可为类似前述的不连续的环状结构，其可具有K个开口1701作为逆向偏压的路径，K为大于0的正整数。图12是图11的半导体结构300的布局示意图，可见到隔离层170的环状结构及开口1701的示意图。同理，任一开口1501与任一开口1701之间可相隔至少一预定距离，以提高等效阻抗，从而加强隔离效果并降低寄生效应。隔离层170可位于第二阱区120的侧部边界1201的内侧或外侧以位于第二阱区120或第三阱区130从而提高寄生电阻。隔离层170亦可位于第二阱区120与第三阱区130的侧部边界1201并接触第二阱区120及第三阱区130以提高寄生电阻及降低寄生电容。当隔离层170位于第二阱区120的侧部边界1201的内侧或外侧，隔离层170可实质上不接触侧部边界1201。

US0037图13至图16是分别为本发明另四个实施例中的半导体结构400、400a、400b、400c的剖面示意图。图13可见隔离层160位于第一掺杂区1110与重掺杂区1130之间，且位于第二掺杂区1120与重掺杂区1130之间，用以降低重掺杂区1130及第一掺杂区1110或第二掺杂区1120之间的寄生效应。如图14所示，隔离层160可接触重掺杂区1130，且未接触第一掺杂区1110及第二掺杂区1120中的至少之一。如图15所示，隔离层160可位于重掺杂区1130及第一掺杂区1110之间，且接触于重掺杂区1130及第一掺杂区1110；及/或位于重掺杂区1130及第二掺杂区1120之间，且接触于重掺杂区1130及第二掺杂区1120。如图16所示，隔离层160可位于重掺杂区1130及第一掺杂区1110之间及重掺杂区1130及第二掺杂区1120之间，且接触于第一掺杂区1110及/或第二掺杂区1120，但实质上未接触重掺杂区1130。

图17是本发明另一实施例中半导体结构500的剖面示意图。半导体结构500是于图11至14所示的实施例，第二阱区120的外部可另具有第三阱区130，且设有隔离层170以降低第二阱区120及第三阱区130间的寄生效应，隔离层170可沿着第二阱区120的侧部边界1201形成前述的连续或不连续的环状结构。其中，隔离层170可位于侧部边界1201且接触第二阱区120与第三阱区130。隔离层170亦可位于侧部边界1201的内侧或外侧，从而位于第二阱区120、或第三阱区130。图17中，是以隔离层170位于侧部边界1201的外侧而位于第三阱区130为例。

图18是本发明另一实施例中半导体结构600的剖面示意图，图19是图18的半导体结构600的布局示意图。半导体结构600是具有上述第一阱区110、第二阱区120及第三阱区130，亦具有隔离层150、160、170，故可降低重掺杂区1130与第一掺杂区1110或第二掺杂区1120之间的寄生效应、且可降低第一阱区110、第二阱区120及第三阱区130两两之间的寄生效应，上述的寄生效应可如图18中发生于各边界周遭的寄生电容与寄生电阻所示。隔离层150、160、170可视为第一隔离层、第二隔离层、第三隔离层。上述各实施例的第一阱区110是具有第一掺杂区1110及第二掺杂区1120以形成一个半导体组件，然而上述仅为举例说明，本发明实施例中，第一阱区110不限于具有两个掺杂区，亦可具有更多数量的掺杂区，其可例如作为源极、闸极、汲极等电极，从而于第一阱区110上形成复数个半导体组件。根据本案实施例，上述的隔离层150、160、170中的任一隔离层可采用深沟槽制程而非浅沟槽(shallow trench isolation；STI)制程，以提升抑制寄生效应效果。上述各图式的实施例是举例说明，当半导体结构具有上述的隔离层150、160、170中的任一项，且采用深沟槽制程制作，则是涵盖于本发明实施例的范围。

综上所述，本发明实施例的具有足够深度的隔离层结构的半导体结构，实可于高频操作下有效提高等效寄生电阻与降低寄生电容，从而避免寄生效应而提高组件效能，又因隔离层形成之环状结构可视其深度留有开口，故可支持逆向偏压之施加而进一步削减寄生效应，故本发明对于提升高频操作的效能实有帮助。

以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做之均等变化与修饰，皆应属本发明之涵盖范围。

如无特别说明，本文中出现的类似于“第一”、“第二”的限定语并非是指对时间顺序、数量、或者重要性的限定，而仅仅是为了将本技术方案中的一个技术特征与另一个技术特征相区分。同样地，本文中出现的类似于“一”的限定语并非是指对数量的限定，而是描述在前文中未曾出现的技术特征。同样地，本文中在数词前出现的类似于“大约”、“近似地”的修饰语通常包含本数，并且其具体的含义应当结合上下文意理解。同样地，除非是有特定的数量量词修饰的名词，否则在本文中应当视作即包含单数形式又包含复数形式，在该技术方案中即可以包括单数个该技术特征，也可以包括复数个该技术特征。

本说明书中所述的只是本发明的较佳具体实施例，以上实施例仅用以说明本发明的技术方案而非对本发明的限制。凡本领域技术人员依本发明的构思通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在本发明的范围之内。

Claims (14)

1.一种半导体结构，包含：

一第一阱区；

一半导体组件，形成或接触于该第一阱区；

一第二阱区，其中该第一阱区是形成于该第二阱区内；及

一第一隔离层，用以降低该第一阱区及该第二阱区间的寄生效应，该第一隔离层的底部的深度是至少深达该第一阱区的底部的深度，且该第一隔离层是实质上沿着该第一阱区和第二阱区之间的边界形成一第一环状结构；

其中该第二阱区的掺杂类型系相异于该第一阱区的掺杂类型；

一第一掺杂区，位于该第一阱区；

一第二掺杂区，位于该第一阱区；

一重掺杂区，形成于该第一阱区，并位于该第一掺杂区及该第一阱区的侧部边界之间、及该第二掺杂区及该第一阱区的侧部边界之间；

一第二隔离层，位于该重掺杂区及该第一掺杂区之间、及该重掺杂区及该第二掺杂区之间，用以降低该重掺杂区及该第一掺杂区之间、及该重掺杂区及该第二掺杂区之间的寄生效应，该第二隔离层形成一第二环状结构；

其中该第二环状结构具有N个第二开口，N为大于0的正整数。

2.根据权利要求1所述的半导体结构，其中该第一隔离层的底部是浅于该第二阱区的底部。

3.根据权利要求1所述的半导体结构，其中该第一隔离层的底部的深度是至少深达该第二阱区的底部的深度，该第一环状结构是具有M个第一开口，且M为大于0的正整数。

4.根据权利要求1所述的半导体结构，其中该第一隔离层是位于该第一阱区的侧部边界且接触该第一阱区与该第二阱区。

5.根据权利要求1所述的半导体结构，其中该第一隔离层是位于该第一阱区的侧部边界的内侧或外侧，且该第一隔离层是实质上未接触该第一阱区的侧部边界。

6.根据权利要求1所述的半导体结构，其中该第二掺杂区、该第一阱区及该第一掺杂区形成一晶体管组件。

7.根据权利要求1所述的半导体结构，其中该第二隔离层是接触该重掺杂区、该第一掺杂区及/或该第二掺杂区。

8.根据权利要求1所述的半导体结构，该半导体结构另包含：

一第三阱区，其中该第二阱区是形成于该第三阱区内；及

一第三隔离层，用以降低该第二阱区及该第三阱区间的寄生效应，该第三隔离层是实质上沿着该第二阱区的侧部边界形成一第三环状结构；

其中该第三阱区的掺杂类型是相异于该第二阱区的掺杂类型。

9.根据权利要求8所述的半导体结构，其中该第三隔离层的底部的深度是至少深达该第三阱区的底部的深度，该第三环状结构是具有K个第三开口，K为大于0的正整数。

10.一种半导体结构，包含：

一第一阱区；

一半导体组件，形成或接触于该第一阱区；

一第二阱区，其中该第一阱区是形成于该第二阱区内；

一重掺杂区，形成于该第一阱区，位于该半导体组件及该第一阱区的侧部边界之间；及

一第二隔离层，用以降低该重掺杂区及该半导体组件之间的寄生效应，该第二隔离层沿着该第一阱区和第二阱区之间的边界形成一第二环状结构，该第二隔离层的底部的深度是至少深达该第一阱区的底部的深度；

其中该第二环状结构具有N个第二开口，该第二阱区的掺杂类型是相异于该第一阱区，N为大于0正整数。

11.根据权利要求10所述的半导体结构，另包含：

一第一掺杂区，形成于该第一阱区；

一第二掺杂区，形成于该第一阱区，用以与该第一阱区及该第一掺杂区形成该半导体组件；

其中该重掺杂区是位于第一掺杂区及该第一阱区的侧部边界之间、及该第二掺杂区及该第一阱区的侧部边界之间，该第二隔离层是用以降低该重掺杂区及该第一掺杂区或该第二掺杂区之间的寄生效应。

12.根据权利要求11所述的半导体结构，其中该第二隔离层接触于该重掺杂区且未接触该第一掺杂区或该第二掺杂区、或该第二隔离层未接触该重掺杂区且接触于该第一掺杂区及/或该第二掺杂区。

13.根据权利要求11所述的半导体结构，其中该第二隔离层位于该重掺杂区及该第一掺杂区之间且接触于该重掺杂区及该第一掺杂区、或该第二隔离层位于该重掺杂区及该第二掺杂区之间且接触于该重掺杂区及该第二掺杂区。

14.一种半导体结构，包含：

一第一阱区；

一半导体组件，形成或接触于该第一阱区；

一第二阱区，其中该第一阱区是形成于该第二阱区内；及

一第一隔离层，用以降低该第一阱区及该第二阱区间的寄生效应，该第一隔离层的底部的深度是至少深达该第一阱区的底部的深度，且该第一隔离层是实质上沿着该第一阱区和第二阱区之间的边界形成一第一环状结构；

其中该第二阱区的掺杂类型系相异于该第一阱区的掺杂类型；

一重掺杂区，形成于该第一阱区，并位于该半导体组件及该第一阱区的侧部边界之间；

一第二隔离层，位于该重掺杂区及该半导体组件之间，用以降低该重掺杂区及该半导体组件之间的寄生效应，该第二隔离层形成一第二环状结构；

其中该第二环状结构具有N个第二开口，N为大于0的正整数。

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