TWI693713B - 半導體結構 - Google Patents

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Abstract

一種半導體結構，包含一第一井區；一半導體元件，形成或接觸於該第一井區；一第二井區，該第一井區係形成於該第二井區；及一第一隔離層，用以降低該第一井區及該第二井區間的寄生效應。該第一隔離層之底部的深度係至少深達該第一井區之底部的深度。該第一隔離層係實質上沿著該第一井區之側部邊界形成一環狀結構，其中該第二井區之參雜類型係相異於該第一井區之參雜類型。

Description

半導體結構
本發明係關於一種半導體結構，尤指具有隔離層以降低寄生效應之半導體結構。
隨著高頻應用逐漸普及，半導體結構之製程領域亦面臨高頻操作所導致之寄生電容與寄生電阻增加之寄生效應的問題。舉例而言，於一般的單井(single-well)互補式金氧半導體元件中，僅具有單一井區，其設置於半導體基板(substrate)上，當此單井電晶體結構操作於高頻時，井區及基板間的寄生效應將造成干擾而導致電路特性不良。因此，目前本領域已有多重井(multi-well)之半導體元件，例如三重井(triple-well)電晶體元件，其係使用多重井區以提供較高的隔離效果。然而，當使用於更高頻之操作，例如射頻(radio frequency)應用時，寄生效應仍難以降低，故本領域實須解決方案以更有效地降低電晶體元件之寄生效應。
本發明一實施例揭露一種半導體結構，包含一第一井區、一半導體元件、一第二井區及一第一隔離層。該半導體元件形成或接觸於該第一井區。該第一井區係形成於該第二井區之上。該第一隔離層係用以降低該第一井區及 該第二井區間的寄生效應，該第一隔離層之底部的深度係至少深達該第一井區之底部的深度，且該第一隔離層係實質上沿著該第一井區之側部邊界形成一第一環狀結構，其中該第二井區之參雜類型係相異於該第一井區之參雜類型。
本發明之另一實施例揭露一種半導體結構，包含一第一井區、一半導體元件、一第二井區、一重參雜區、一第二隔離層。該半導體元件形成或接觸於該第一井區。該第一井區係形成於該第二井區之上。該重參雜區係形成於該第一井區，並位於該半導體元件及該第一井區之側部邊界之間。該第二隔離層係用以降低該重參雜區及該半導體元件之間的寄生效應，該第二隔離層形成一第二環狀結構，該第二隔離層之底部的深度係至少深達該第一井區之底部的深度。該第二環狀結構具有N個第二開口，該第二井區之參雜類型係相異於該第一井區之參雜類型，N係為大於0之正整數。
10、100、100a至100c、20、200、300、400、400a至400c、500、600‧‧‧半導體結構
1105:半導體元件
150、160、170:隔離層
1501、1601、1701:開口
1110:第一參雜區
1120:第二參雜區
1130、1210:重參雜區
110:第一井區
120:第二井區
130:第三井區
1101、1201、1301:側部邊界
1102、1202、1302:底部邊界
Rp:寄生電阻
Cp:寄生電容
第1圖係本發明實施例之半導體結構之剖面示意圖
第2圖係本發明另一實施例之半導體結構之剖面示意圖。
第3圖係第2圖之實施例之半導體結構的佈局示意圖。
第4圖係本發明另一實施例之半導體結構之剖面示意圖。
第5圖係第4圖之實施例之半導體結構的佈局示意圖。
第6圖係本發明另一實施例之半導體結構之剖面示意圖。
第7圖係本發明另一實施例之半導體結構之剖面示意圖。
第8圖係本發明另一實施例之半導體結構之剖面示意圖。
第9圖係本發明另一實施例之半導體結構之剖面示意圖。
第10圖係第9圖之半導體結構之佈局示意圖。
第11圖係本發明另一實施例之半導體結構之剖面示意圖。
第12圖係第11圖之半導體結構之佈局示意圖。
第13圖係本發明另一實施例之半導體結構之剖面示意圖。
第14圖係本發明另一實施例之半導體結構之剖面示意圖。
第15圖係本發明另一實施例之半導體結構之剖面示意圖。
第16圖係本發明另一實施例之半導體結構之剖面示意圖。
第17圖係本發明另一實施例中半導體結構之剖面示意圖。
第18圖係本發明另一實施例中半導體結構之剖面示意圖。
第19圖係第18圖之半導體結構之佈局示意圖。
第1圖係本發明實施例之半導體結構10之剖面示意圖。半導體結構10包含第一井區110、半導體元件1105、第二井區120、隔離層150。半導體元件1105形成於該第一井區110。半導體元件1105亦可位於第一井區110之外部並接觸於該第一井區110。第一井區110係形成於該第二井區120之上。隔離層150用以降低第一井區110及第二井區120間的寄生效應。其中，半導體元件1105可為主動元件或被動元件，例如包含電容、電感、二極體元件及/或電晶體元件等。第二井區120可位於第一井區110之外部，第二井區120與第一井區110之間形成側部邊界1101與底部邊界1102，且第二井區120之外圍形成側部邊界1201及底部邊界1202。隔離層150可用以降低第一井區110及第二井區120間的寄生效應，隔離層150之底部之深度係至少深達第一井區110之底部的深度，亦即隔離層150之底部的深度可等於第一井區110之底部的深度，從而比淺溝槽(shallow trench isolation；STI)製程之深度更深，隔離層150之底部的深度亦可比第一井區110 之底部更深，且隔離層150係實質上可沿著側部邊界1101形成連續或不連續的環狀結構，也就是環狀結構的延伸方向大致上是沿著側部邊界1101。其中第二井區120之參雜類型係相異於第一井區110之參雜類型，舉例而言，當第一井區110之參雜類型係p型參雜則第二井區120之參雜類型係n型參雜；當第一井區110之參雜類型係n型參雜則第二井區120之參雜類型係p型參雜。
由於第一井區110與第二井區120之參雜類型係相異，故第一井區110與第二井區120之間會有寄生效應產生，如第1圖所示之寄生電容Cp(發生於第一井區110與第二井區120之間的邊界)與寄生電阻Rp，藉由設置隔離層150，可有效隔離抑制第一井區110與第二井區120之間的寄生效應。根據本發明實施例，隔離層150之底部之深度可為略淺於第二井區120之底部1202之深度，在此情況下，隔離層150之底部之深度係相對遠大於第一井區110之底部，從而提供足夠之隔離效果。
第2圖為本發明另一實施例之半導體結構100之剖面示意圖。相較於半導體結構10，半導體結構100另包含第一參雜區1110、第二參雜區1120。第一參雜區1110及第二參雜區1120皆位於第一井區110，用以與第一井區110形成半導體元件1105。此實施例中，半導體元件1105可為電晶體元件。舉例而言，若第一參雜區1110與第二參雜區1120係n型參雜，且第一井區110係p型參雜，則第一井區110、第一參雜區1110及第二參雜區1120可形成npn電晶體元件；又若第一參雜區1110與第二參雜區1120係p型參雜，且第一井區110係n型參雜，則第一井區110、第一參雜區1110及第二參雜區1120可形成pnp電晶體元件。
第3圖係第2圖之實施例之半導體結構100的佈局(layout)示意圖。 第3圖可視為第2圖之半導體結構於佈局佈線(place and route；P&R)之俯瞰示意圖。由第3圖可見到隔離層150形成之連續的環狀結構。
第4圖係本發明另一實施例之半導體結構100a之剖面示意圖，第5圖係第4圖之實施例之半導體結構100a的佈局示意圖。根據本發明實施例，隔離層150之底部的深度亦可深達甚至於超過第二井區120之底部1202之深度，如第4圖所示。類似於第3圖，第5圖中，隔離層150可形成不連續的環狀結構，例如具有M個開口1501，M係為大於0之正整數。M個開口1501可在環狀結構的延伸方向完全斷開環狀結構、或僅部份斷開環狀結構，並為施加逆向偏壓時之路徑。舉例而言，當第一井區110係p型參雜且第二井區120係n型參雜時，可外加較低電壓於第一井區110且外加較高電壓於第二井區120，從而形成逆向偏壓以更加抑制寄生效應，當隔離層150之底部的深度等於或深於底部邊界1202時，則可設計留有開口之佈局方式，使隔離層150的環狀結構具有M個開口1501，作為外部施加的逆向偏壓之路徑。
第6圖係本發明另一實施例之半導體結構100b之剖面示意圖。上述第1、3圖之實施例係以隔離層150位於第一井區110之側部邊界1101的外側，亦即位於第二井區120為例，然而，根據本發明另一實施例，隔離層150亦可如第6圖所示，位於第一井區110之側部邊界1101的內側，亦即俯瞰時位於第一井區110。第7圖係本發明另一實施例之半導體結構100c之剖面示意圖，根據本發明另一實施例，隔離層150亦可如第7圖所示，位於第一井區110之側部邊界1101上且接觸第一井區110與第二井區120。
由於第一井區110與第二井區120之間的寄生電容Cp係發生於第一井 區110與第二井區120之間的邊界(如側部邊界1101、底部邊界1102等)，寄生電阻Rp係發生於第一井區110與第二井區120之邊界之周遭且可位於第一井區110及/或第二井區120，故第1~6圖所示之半導體結構(隔離層150可位於第一井區110或第二井區120)可提高寄生電阻，且第7圖所示之佈局方式可提高寄生電阻及降低寄生電容。當採用第1~6圖所示之半導體結構，若隔離層150深達第二井區120之底部時，隔離層150形成之環狀結構可具有M個開口1501以利施加上述的逆向偏壓。上述係以單一隔離層150為例，根據本案實施例，亦可有多個隔離層，被配置而位於側部邊界1101上、側部邊界1101之內側及/或側部邊界1101之外側，以提高隔離效果。
第8圖係本發明另一實施例之半導體結構20之剖面示意圖。除了如前述的第一井區110、第二井區120、半導體元件1105，半導體結構20更具有重參雜區1130及隔離層160。重參雜區1130形成於第一井區110，並位於半導體元件1105及第一井區110之側部邊界1101之間。隔離層160係用以降低重參雜區1130及半導體元件1105之間的寄生效應。隔離層160可位於重參雜區1130與半導體元件1105之間，隔離層160可實質上不接觸重參雜區1130或半導體元件1105，亦可接觸於重參雜區1130或半導體元件1105其中至少之一。隔離層160可形成類似前述的連續或不連續的環狀結構。由於隔離層160係可採用深溝槽(deep trench isolation；DTI)製程製造，故可深達第一井區110之底部(例如深過底部邊界1102)，此時可設計隔離層160為類似前述的不連續的環狀結構，使其具有N個開口1601(見於下文提及之第10圖)，N係為大於0之正整數。
第9圖係本發明另一實施例之半導體結構200之剖面示意圖。第10圖係第9圖之半導體結構200之佈局示意圖。半導體結構200中，除了前述之第一井 區110、第二井區120、第一參雜區1110、第二參雜區1120、隔離層150、隔離層160，更包含位於第一井區110之重參雜區1130及隔離層160、及位於第二井區120之重參雜區1210。第一參雜區1110、第二參雜區1120及第一井區110形成半導體元件1105，其可為電晶體元件。重參雜區1130、1210可用以施加外部電壓，從而形成前述之逆向偏壓。根據本案實施例，重參雜區1130、1210亦可只有其中之一。
如第9圖所示，根據本發明實施例，各佈局區域之參雜類型可例如為(但不限於)第1表所示：
Figure 105123123-A0305-02-0009-2
上述第1表係以npn電晶體之半導體元件為例，根據本發明另一實施例，上表之p型參雜與n型參雜種類可互換，且p+型參雜與n+型參雜種類可互換，從而形成pnp電晶體之半導體元件，其亦屬於本發明實施例之範圍。
如第9、10圖所示之實施例可見，隔離層150之深度可深達甚至於超過第二井區120之底部，故隔離層150可為前述的不連續的環狀結構，其具有M 個開口1501，任一開口1501與任一開口1601之間可設計為相隔至少一預定距離，從而提高任一開口1501與任一開口1601之間的等效阻抗值，以提供更佳的阻隔效果而降低寄生效應。實作上可例如藉由編撰佈局對應電路/設計規則檢查LVS/DRC(Layout Versus Schematic/Design rule check；LVS/DRC)檔，由電子設計自動化(electronic design automation；EDA)執行此項檢查，亦可搭配人工檢查。第10圖係以隔離層150、160之環狀結構皆有開口為例，但根據本發明另一實施例，也可隔離層150、160僅其中一之環狀結構具有開口。
第11圖係本發明另一實施例之半導體結構300之剖面示意圖。第12圖係第11圖之半導體結構300之佈局示意圖。半導體結構300除了有第一井區110、第二井區120及隔離層150，更具有第三井區130及隔離層170。第三井區130可位於第二井區120之外側，第二井區120係形成於第三井區130上。隔離層170係用以降低第二井區120及第三井區130間的寄生效應，且可沿著第二井區120之側部邊界1201形成類似前述的連續或不連續的環狀結構。第三井區130之參雜類型係相異於第二井區120。第三井區130之外圍可形成第三井區130之側部邊界1301與底部邊界1302，當隔離層170之底部的深度係至少深達底部邊界1302之深度時，隔離層170可為類似前述的不連續的環狀結構，其可具有K個開口1701作為逆向偏壓之路徑，K係為大於0之正整數。第12圖係第11圖之半導體結構300之佈局示意圖，可見到隔離層170之環狀結構及開口1701之示意圖。同理，任一開口1501與任一開口1701之間可相隔至少一預定距離，以提高等效阻抗，從而加強隔離效果並降低寄生效應。隔離層170可位於第二井區120之側部邊界1201之內側或外側以位於第二井區120或第三井區130從而提高寄生電阻。隔離層170亦可位於第二井區120與第三井區130之側部邊界1201並接觸第二井區120及第三井區130以提高寄生電阻及降低寄生電容。當隔離層170位於第二井區120之側部邊界 1201之內側或外側，隔離層170可實質上不接觸側部邊界1201。
第13圖至第16圖係分別為本發明另四個實施例中的半導體結構400、400a、400b、400c之剖面示意圖。第13圖可見隔離層160位於第一參雜區1110與重參雜區1130之間，且位於第二參雜區1120與重參雜區1130之間，用以降低重參雜區1130及第一參雜區1110或第二參雜區1120之間的寄生效應。如第14圖所示，隔離層160可接觸重參雜區1130，且未接觸第一參雜區1110及第二參雜區1120中的至少之一。如第15圖所示，隔離層160可位於重參雜區1130及第一參雜區1110之間，且接觸於重參雜區1130及第一參雜區1110；及/或位於重參雜區1130及第二參雜區1120之間，且接觸於重參雜區1130及第二參雜區1120。如第16圖所示，隔離層160可位於重參雜區1130及第一參雜區1110之間及重參雜區1130及第二參雜區1120之間，且接觸於第一參雜區1110及/或第二參雜區1120，但實質上未接觸重參雜區1130。
第17圖係本發明另一實施例中半導體結構500之剖面示意圖。半導體結構500係於第11至14圖所示之實施例，第二井區120之外部可另具有第三井區130，且設有隔離層170以降低第二井區120及第三井區130間的寄生效應，隔離層170可沿著第二井區120之側部邊界1201形成前述的連續或不連續的環狀結構。其中，隔離層170可位於側部邊界1201且接觸第二井區120與第三井區130。隔離層170亦可位於側部邊界1201之內側或外側，從而位於第二井區120、或第三井區130。第17圖中，係以隔離層170位於側部邊界1201之外側而位於第三井區130為例。
第18圖係本發明另一實施例中半導體結構600之剖面示意圖，第19圖 係第18圖之半導體結構600之佈局示意圖。半導體結構600係具有上述之第一井區110、第二井區120及第三井區130，亦具有隔離層150、160、170，故可降低重參雜區1130與第一參雜區1110或第二參雜區1120之間的寄生效應、且可降低第一井區110、第二井區120及第三井區130兩兩之間的寄生效應，上述之寄生效應可如第18圖中發生於各邊界周遭之寄生電容與寄生電阻所示。隔離層150、160、170可視為第一隔離層、第二隔離層、第三隔離層。上述各實施例之第一井區110係具有第一參雜區1110及第二參雜區1120以形成一個半導體元件，然而上述僅為舉例說明，本發明實施例中，第一井區110不限於具有兩個參雜區，亦可具有更多數量之參雜區，其可例如作為源極、閘極、汲極等電極，從而於第一井區110上形成複數個半導體元件。根據本案實施例，上述之隔離層150、160、170中的任一隔離層可採用深溝槽製程而非淺溝槽(shallow trench isolation；STI)製程，以提昇抑制寄生效應之效果。上述各圖式之實施例係舉例說明，當半導體結構具有上述之隔離層150、160、170中的任一項，且採用深溝槽製程製作，則係涵蓋於本發明實施例之範圍。
綜上所述，本發明實施例之具有足夠深度之隔離層結構的半導體結構，實可於高頻操作下有效提高等效寄生電阻與降低寄生電容，從而避免寄生效應而提高元件效能，又因隔離層形成之環狀結構可視其深度留有開口，故可支援逆向偏壓之施加而進一步削減寄生效應，故本發明對於提昇高頻操作之效能實有助益。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:半導體結構
1105:半導體元件
150:隔離層
110:第一井區
120:第二井區
1101、1201:側部接面
1102、1202:底部邊界
Rp:寄生電阻
Cp:寄生電容

Claims (10)

  1. 一種半導體結構，包含：一第一井區；一半導體元件，形成或接觸於該第一井區；一第二井區，其中該第一井區係形成於該第二井區之內；及一第一隔離層，用以降低該第一井區及該第二井區間的寄生效應，該第一隔離層之底部的深度係至少深達該第一井區之底部的深度，且該第一隔離層係實質上沿著該第一井區及該第二井區之間的邊界形成一第一環狀結構；其中該第二井區之參雜類型係相異於該第一井區之參雜類型，該第一隔離層係位於該第一井區之側部邊界的內側或外側，且該第一隔離層係實質上未接觸該第一井區之側部邊界。
  2. 如請求項1所述的半導體結構，其中該第一隔離層之底部係略淺於該第二井區之底部。
  3. 如請求項1所述的半導體結構，其中該第一隔離層之底部的深度係至少深達該第二井區之底部的深度，該第一環狀結構係具有M個第一開口，且M係為大於0之正整數。
  4. 如請求項1所述的半導體結構，另包含：一重參雜區，形成於該第一井區，並位於該半導體元件及該第一井區之側部邊界之間； 一第二隔離層，位於該重參雜區及該半導體元件之間，用以降低該重參雜區及該半導體元件之間的寄生效應，該第二隔離層形成一第二環狀結構；其中該第二環狀結構具有N個第二開口，N係為大於0之正整數。
  5. 如請求項1所述的半導體結構，另包含：一第一參雜區，位於該第一井區；一第二參雜區，位於該第一井區；其中該第二參雜區、該第一井區及該第一參雜區形成該半導體元件，且該半導體元件係一電晶體元件。
  6. 一種半導體結構，包含：一第一井區；一半導體元件，形成或接觸於該第一井區；一第二井區，其中該第一井區係形成於該第二井區之內；一第一隔離層，用以降低該第一井區及該第二井區間的寄生效應，該第一隔離層之底部的深度係至少深達該第一井區之底部的深度，且該第一隔離層係實質上沿著該第一井區及該第二井區之間的邊界形成一第一環狀結構；一第一參雜區，位於該第一井區；一第二參雜區，位於該第一井區；一重參雜區，形成於該第一井區，並位於該第一參雜區及該第一井區之側部邊界之間、及該第二參雜區及該第一井區之側部邊界之間；及一第二隔離層，位於該重參雜區及該第一參雜區之間、及該重參雜區及該第二參雜區之間，用以降低該重參雜區及該第一參雜區之間、及該重參雜區及該第二參雜區之間的寄生效應，該第二隔離層形成一第二環狀結構； 其中該第二井區之參雜類型係相異於該第一井區之參雜類型，該第二參雜區、該第一井區及該第一參雜區形成該半導體元件，且該半導體元件係一電晶體元件，該第二環狀結構具有N個第二開口，N係為大於0之正整數。
  7. 如請求項6所述之半導體結構，其中該第二隔離層係接觸該重參雜區、該第一參雜區及/或該第二參雜區。
  8. 一種半導體結構，包含：一第一井區；一半導體元件，形成或接觸於該第一井區；一第二井區，其中該第一井區係形成於該第二井區之內；一第一隔離層，用以降低該第一井區及該第二井區間的寄生效應，該第一隔離層之底部的深度係至少深達該第一井區之底部的深度，且該第一隔離層係實質上沿著該第一井區及該第二井區之間的邊界形成一第一環狀結構；一第三井區，其中該第二井區係形成於該第三井區之內；及一第三隔離層，用以降低該第二井區及該第三井區間的寄生效應，該第三隔離層係實質上沿著該第二井區之側部邊界形成一第三環狀結構；其中該第二井區之參雜類型係相異於該第一井區之參雜類型，該第三井區之參雜類型係相異於該第二井區之參雜類型。
  9. 如請求項8所述之半導體結構，其中該第三隔離層之底部的深度係至少深達該第三井區之底部的深度，該第三環狀結構係具有K個第三開口，K係為大於0之正整數。
  10. 一種半導體結構，包含：一第一井區；一半導體元件，形成或接觸於該第一井區；一第二井區，其中該第一井區係形成於該第二井區之內；一重參雜區，形成於該第一井區，位於該半導體元件及該第一井區之側部邊界之間；一第二隔離層，用以降低該重參雜區及該半導體元件之間的寄生效應，該第二隔離層沿著該第一井區及該第二井區之間的邊界形成一第二環狀結構，該第二隔離層之底部的深度係至少深達該第一井區之底部的深度；一第一參雜區，形成於該第一井區；及一第二參雜區，形成於該第一井區，用以與該第一井區及該第一參雜區形成該半導體元件；其中該第二環狀結構具有N個第二開口，該第二井區之參雜類型係相異於該第一井區，N係為大於0之正整數；該重參雜區係位於第一參雜區及該第一井區之側部邊界之間、及該第二參雜區及該第一井區之側部邊界之間，該第二隔離層係用以降低該重參雜區及該第一參雜區或該第二參雜區之間的寄生效應；及該第二隔離層位於該重參雜區及該第一參雜區之間且接觸於該重參雜區及該第一參雜區、或該第二隔離層位於該重參雜區及該第二參雜區之間且接觸於該重參雜區及該第二參雜區。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080290452A1 (en) * 2002-08-14 2008-11-27 Advanced Analogic Technologies, Inc. Trench-constrained isolation diffusion for integrated circuit die
TW200945589A (en) * 2008-02-27 2009-11-01 Advanced Analogic Tech Inc Isolated transistors and diodes and isolation and termination structures for semiconductor die
TWI322504B (en) * 2005-12-27 2010-03-21 Taiwan Semiconductor Mfg Semiconductor structure
US20100127318A1 (en) * 2008-11-24 2010-05-27 Nxp B.V. Bicmos integration of multiple-times-programmable non-volatile memories
TWI399855B (zh) * 2003-12-30 2013-06-21 Fairchild Semiconductor 功率半導體元件及其製造方法（一）
US20140035035A1 (en) * 2012-02-13 2014-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Insulated gate bipolar transistor structure having low substrate leakage
TW201711190A (zh) * 2015-06-18 2017-03-16 東部高科股份有限公司 於高電阻基板上形成的半導體器件及射頻模組

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW536801B (en) * 2002-04-22 2003-06-11 United Microelectronics Corp Structure and fabrication method of electrostatic discharge protection circuit
US9543454B1 (en) * 2015-08-21 2017-01-10 Nxp Usa, Inc. Diodes with multiple junctions

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080290452A1 (en) * 2002-08-14 2008-11-27 Advanced Analogic Technologies, Inc. Trench-constrained isolation diffusion for integrated circuit die
TWI399855B (zh) * 2003-12-30 2013-06-21 Fairchild Semiconductor 功率半導體元件及其製造方法（一）
TWI322504B (en) * 2005-12-27 2010-03-21 Taiwan Semiconductor Mfg Semiconductor structure
TW200945589A (en) * 2008-02-27 2009-11-01 Advanced Analogic Tech Inc Isolated transistors and diodes and isolation and termination structures for semiconductor die
US20100127318A1 (en) * 2008-11-24 2010-05-27 Nxp B.V. Bicmos integration of multiple-times-programmable non-volatile memories
US20140035035A1 (en) * 2012-02-13 2014-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Insulated gate bipolar transistor structure having low substrate leakage
TW201711190A (zh) * 2015-06-18 2017-03-16 東部高科股份有限公司 於高電阻基板上形成的半導體器件及射頻模組

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