TW201711190A - 於高電阻基板上形成的半導體器件及射頻模組 - Google Patents

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Abstract

在實施例中，半導體器件包括高電阻基板、設置在高電阻基板上的電晶體，和設置在高電阻基板中圍繞電晶體的深溝槽器件隔離區。特別地，高電阻基板具有第一導電類型，具有第二導電類型的深阱區設置在高電阻基板中。進一步地，具有第一導電類型的第一阱區設置在深阱區上，電晶體設置在第一阱區上。

Description

於高電阻基板上形成的半導體器件及射頻模組
本發明關於在高電阻基板上形成的半導體器件和射頻（RF）模組，更明確地說，是關於在高電阻矽基板上形成的半導體器件及包括該半導體器件的射頻模組。
如射頻前端模組（FEM）的射頻模組可整合到各種無線裝置中，包括行動電話、智慧型電話、筆記型電腦、平板電腦、掌上型電腦、電子遊戲裝置、多媒體系統等。射頻模組可包括射頻主動器件、射頻被動器件、射頻切換器件和控制器件。
射頻切換器件通常可在SOI（silicon on insulator，絕緣體上矽薄膜）基板上進行製造以降低射頻雜訊耦合，並且射頻模組可具有SIP/MCM（single in-line package/multi-chip module，單列直插式封裝/多晶片模組）結構，其包括射頻切換器件、射頻主動器件、射頻被動器件和控制器件。
然而，基於SOI基板的相對高價，以及SIP/MCM製程之緣故，射頻前端模組的製造成本的壓縮空間受到限制。
本發明提供了一種在高電阻基板上形成的半導體器件以及包括該半導體器件的RF模組。
根據本發明申請的一個面向，半導體器件可包括高電阻基板、在高電阻基板上形成的電晶體和在高電阻基板中形成以圍繞電晶體的深溝槽器件隔離區。
根據一些示例性實施例，半導體器件還可包括在深溝槽器件隔離區上形成的淺溝槽器件隔離區。
根據一些示例性實施例，電晶體可包括在高電阻基板上形成的閘極結構；分別在高電阻基板鄰近閘極結構的兩側的表面部分形成的源區和漏區；以及在源區的一側形成的高濃度雜質區。
根據一些示例性實施例，源區可具有第二導電類型，高濃度雜質區可具有第一導電類型，且源區和高濃度雜質區可彼此電連接。
根據一些示例性實施例，高電阻基板可具有第一導電類型，具有第二導電類型的深阱區可形成在高電阻基板中，具有第一導電類型的第一阱區可形成在深阱區上，且電晶體可形成在第一阱區上。
根據一些示例性實施例，深阱區和第一阱區可形成在深溝槽器件隔離區的內側，且深溝槽器件隔離區可形成得比深阱區更深。
根據一些示例性實施例，具有第一導電類型的第二阱區可形成在深溝槽器件隔離區的外側，且具有第一導電類型的第二高濃度雜質區可形成在第二阱區上。
根據一些示例性實施例，深阱區可形成得比第一阱區更寬，且深溝槽器件隔離區可形成得比深阱區更深以穿過深阱區。
根據一些示例性實施例，具有第二導電類型的第二阱區可形成在深溝槽器件隔離區的外側，且具有第二導電類型的第二高濃度雜質區可形成在第二阱區上。
根據一些示例性實施例，深溝槽器件隔離區可具有狹縫以將深阱區與第二阱區電連接。
根據一些示例性實施例，具有第一導電類型的第三阱區可形成在第二阱區的外側。
根據一些示例性實施例，第二器件隔離區可形成為圍繞第二阱區和第二高濃度雜質區。
根據一些示例性實施例，第二器件隔離區可包括形成為圍繞第二阱區的第二深溝槽器件隔離區，以及在第二深溝槽器件隔離區上形成的第二淺溝槽器件隔離區。
根據一些示例性實施例，具有第一導電類型的第三阱區可形成在第二器件隔離區的外側。
根據本發明申請的另一方面，半導體器件可包括：具有第一導電類型的高電阻基板；形成在高電阻基板中、具有第二導電類型的深阱區；形成在深阱區上、具有第一導電類型的第一阱區；在第一阱區上形成的多個電晶體；以及具有環形以圍繞多個電晶體、並形成為比深阱區更深的深溝槽器件隔離區。
根據一些示例性實施例，多個電晶體可設置成多指結構，在其中多個電晶體相互電連接。
根據一些示例性實施例，具有第一導電類型的高濃度雜質區可形成在多個電晶體中設置為彼此相鄰的電晶體的源區之間，且高濃度雜質區和相鄰電晶體的源區可彼此電連接。
根據一些示例性實施例，具有第二導電類型的第二阱區可形成在深溝槽器件隔離區的外側，具有第二導電類型的第二高濃度雜質區可形成在第二阱區上，且深溝槽器件隔離區可具有狹縫以將深阱區與第二阱區電連接。
根據一些示例性實施例，第二深溝槽器件隔離區可形成在第二阱區的外側，具有第一導電類型的第三阱區可形成在第二深溝槽器件隔離區的外側，且具有第一導電類型的第三高濃度雜質區可形成在第三阱區上。
根據本發明申請的又另一面向，RF模組可包括：在高電阻基板上形成的RF切換器件；在高電阻基板上形成的RF主動器件；在高電阻基板上形成的RF被動器件以及在高電阻基板上形成的控制器件。特別地，RF切換器件和RF主動器件中的至少一個可包括在高電阻基板上形成的電晶體和在高電阻基板中形成以圍繞電晶體的深溝槽器件隔離區。
本發明的以上概述並不旨在描述本發明示出的每個實施例或每個實施方式。下面的具體實施方式和申請專利範圍更詳細地舉例說明了這些實施例。
以下，參照附圖更詳細地描述具體實施例。然而，本發明申請可以不同方式實施，並且不應解釋為局限於本文提出的實施例。
如本申請中使用的明確定義，當提及層、薄膜、區域或板在另一個“上面”時，其可直接在另一個的上面，或者也可以存在一個或多個居於中間的層、薄膜、區域或板。與此不同地，也應當瞭解，當提及層、薄膜、區域或板直接在另一個“上面”時，其直接在另一個的上面，並且不存在一個或多個居於中間的層、薄膜、區域或板。而且，儘管如第一、第二和第三的術語在本發明申請的各種實施例中用來描述各種元件、成分、區域和層，但並不受限於這些術語。
此外，僅為了便於描述，元件可被稱為在另一個“之上”或“之下”。應理解，這種描述是指圖中所描述的取向，並且在各種使用和替代實施例中，這些元件可在替代佈局和構造中旋轉或調換。
在以下描述中，技術術語僅用於解釋具體實施例，而並不限制本發明申請的範圍。除非本文另有定義，本文中所使用的所有術語，包括技術或科學術語，可具有本領域技術者通常所理解的相同的含義。
參照本發明申請的一些實施例的示意圖描述描繪的實施例。於是，圖中的形狀變化，例如，製造技術的變化和/或容許誤差是可充分預期的。於是，本發明申請的實施例並不描述成局限於用圖所描述的區域的特定形狀，包括形狀上的偏差，並且，用圖描述的區域完全是示意性的，它們的形狀並不代表準確的形狀，也不限制本發明申請的範圍。
參照圖1，其示出了根據一實施例的半導體器件100的剖面圖。在實施例中，半導體器件100可用來製造RF模組，如RF前端模組。RF前端模組可整合到各種無線裝置中，包括行動電話、智慧型電話、筆記型電腦、平板電腦、掌上型電腦、電子遊戲裝置、多媒體系統等。半導體器件100可用作RF切換器件或RF主動器件，如RF前端模組的功率放大器。
在實施例中，半導體器件100可包括在高電阻基板102上形成的電晶體110，如場效應電晶體（FET）。高電阻基板102可由矽（Si）製成並具有第一導電類型，例如P型。
例如，高電阻基板102可輕微摻雜有P型雜質，例如，硼、銦或其組合，並可具有高於約100ohm•cm的相對較高的電阻率。更明確地說，高電阻基板102可具有約1,000ohm•cm至約20,000ohm•cm的高電阻率。
如圖1所示，單個電晶體110形成在高電阻基板102上，然而，應注意，在其他實施例中，多個電晶體可形成在高電阻基板102的主動區上。
在實施例中，半導體器件100可包括配置成圍繞電晶體110的器件隔離區120。更明確地說，器件隔離區120可具有環形以圍繞電晶體110，並包括深溝槽器件隔離（DTI）區122和可形成在DTI區122上的淺溝槽器件隔離（STI）區124。
DTI區122的深度可大於約5㎛。更明確地說，DTI區122的深度可在約5㎛至約10㎛的範圍。DTI區122可用來減少RF雜訊耦合並改善鄰近半導體器件100的RF被動器件的電特性。
為了形成DTI區122，深溝槽可藉由深反應離子刻蝕（DRIE）工藝形成，氧化物襯墊（未示出）可藉由熱氧化工藝在深溝槽的內表面上形成。隨後，深溝槽可填充有未摻雜的多晶矽，從而形成DTI區122。在一些實施例中，淺溝槽可在高電阻基板102的表面部分形成，隨後可填充有氧化矽，從而形成STI區124。
電晶體110可包括在高電阻基板102上形成的閘極結構112，以及分別在高電阻基板102鄰近閘極結構112的兩側的表面部分形成的源區114和漏區116。源區114和漏區116可摻雜有具有第二導電類型的雜質。例如，源區114和漏區116可摻雜有N型雜質，如磷、砷或其組合。閘極結構112可包括在高電阻基板102上形成的閘極絕緣層；以及在閘極絕緣層上形成的閘極電極以及在閘極電極的側表面形成的隔片。
具有第一導電類型（即P型）的第一阱區132可形成在電晶體110的下方，具有第二導電類型（即N型）的深阱區130可形成在第一阱區132的下方。例如，深N型阱（DNW）區130可形成在高電阻基板102中，第一P型阱（PW）區132可形成在DNW區130上。電晶體110可在第一PW區132上形成。
特別地，在一些實施例中，DNW區130和第一PW區132可形成在DTI區122的內側。DTI區122可形成為比DNW區130更深。因此，半導體器件100的RF雜訊耦合可充分地減少，且鄰近半導體器件100的RF被動器件的電特性可藉著DTI區122充分改善。進一步地，DNW區130和高電阻基板102之間的接面電容可充分地減少。
在一個實施例中，具有第一導電類型（即P型）的高濃度雜質區140可形成在源區114的一側，其可用作基板凸出部（tab）或阱凸出部。高濃度雜質區140可與源區114電連接。高濃度雜質區140可用來改善源極接觸並減少半導體器件100的壓降。
如描述的，除了第一PW區132外，具有第一導電類型的第二阱區，例如，第二P型阱（PW）區134可形成在器件隔離區120的外側，具有第一導電類型（即P型）的第二高濃度雜質區142可形成在第二PW區134上。第二高濃度雜質區142可用來施加PW偏置電壓至高電阻基板102。
現在參照圖2-4，其示出了根據一實施例的半導體器件200的各種視圖。在圖2中，示出了半導體器件200的平面圖，而在圖3和4中示出了剖面圖。特別地，圖3為沿圖2中所示的線Ⅲ-Ⅲ΄的剖面圖，圖4為沿圖2中所示的線Ⅳ-Ⅳ΄的剖面圖。
如圖2至4所示，半導體器件200可包括在高電阻基板202上形成的多個電晶體210。DNW區230可形成在高電阻基板202中，第一PW區232可形成在DNW區230上。
電晶體210可在第一PW區232上形成。電晶體210中的每一個可包括：形成在第一PW區232上的閘極結構212；以及分別在第一PW區232鄰近閘極結構212的兩側的表面部分形成的源區214和漏區216，且P型高濃度雜質區240可形成在源區214的一側。閘極結構212可包括在第一PW區232上形成的閘極絕緣層、在閘極絕緣層上形成的閘極電極以及在閘極電極的側表面形成的隔片。
在一些實施例中，半導體器件200可包括配置成圍繞主動區的器件隔離區220，電晶體210在主動區上形成。器件隔離區220可包括：形成得比DNW區230更深的DTI區222；以及在DTI區222上形成的STI區224。
N型阱（NW）區234可形成在器件隔離區220的外側，N型高濃度雜質區242可形成在NW區234上。
例如，在一些實施例中，第一PW區232可形成在器件隔離區220的內側，且DNW區230可形成為比第一PW區232更寬。DTI區222可穿過DNW區230，並比DNW區230延伸地更深。NW區234可形成在DNW區230的邊緣部分上。
在一些實施例中，NW區234可與DNW區230的邊緣部分電連接，且DTI區222可具有狹縫226以將DNW區230與NW區234電連接。狹縫226用以藉N型高濃度雜質區242和NW區234向DNW區230施加NW偏置電壓或反向偏置電壓。例如，狹縫226的寬度可在約1㎛至約2㎛的範圍。
如此，在第一PW區232與DNW區230之間的空乏區；以及在DNW區230與高電阻基板202之間的空乏區可延伸，且在第一PW區232與DNW區230之間的接面電容；以及在DNW區230與高電阻基板202之間的接面電容可充分地減少。結果，半導體器件200的RF雜訊耦合和通過高電阻基板202的漏電流可充分地減少。
在一些實施例中，第二PW區236可形成在NW區234的外側，且第二P型高濃度雜質區244可形成在第二PW區236上。第二P型高濃度雜質區244可用來向高電阻基板202施加PW偏置電壓，且第二PW區236可用來減少或防止空乏區在NW區234與高電阻基板202之間延伸。在其他實施例中，第二STI區250可形成在N型高濃度雜質區242與第二P型高濃度雜質區244之間。
參照圖5-7，其示出了根據一實施例的半導體器件300的各種視圖。在圖5中，示出了半導體器件300的平面圖，而在圖6和7中示出了半導體器件300的剖面圖。特別地，圖6為沿圖5中所示的線Ⅵ-Ⅵ΄的剖面圖，圖7為沿圖5中所示的線Ⅶ-Ⅶ΄的剖面圖。
如圖5-7所示，半導體器件300可包括在高電阻基板302上形成的多個電晶體310。DNW區330可形成在高電阻基板302中，第一PW區332可形成在DNW區330上。
電晶體310可在第一PW區332上形成。電晶體310中的每一個可包括：形成在第一PW區332上的閘極結構312；以及分別在第一PW區332鄰近閘極結構312的兩側的表面部分形成的源區314和漏區316，P型高濃度雜質區340可形成在源區314的一側。閘極結構312可包括在第一PW區332上形成的閘極絕緣層、在閘極絕緣層上形成的閘極電極以及在閘極電極的側表面上形成的隔片。
在一些實施例中，半導體器件300可包括配置成圍繞主動區的第一器件隔離區320，電晶體310在主動區上形成。第一器件隔離區320可包括：形成得比DNW區330更深的第一DTI區322；以及在第一DTI區322上形成的第一STI區324。
NW區334可形成在第一器件隔離區320的外側，N型高濃度雜質區342可形成在NW區334上。
第一PW區332可形成在第一器件隔離區320的內側，且DNW區330可形成為比第一PW區332更寬。第一DTI區322可穿過DNW區330，並比DNW區330延伸地更深。NW區334可形成在DNW區330的邊緣部分上從而具有環形。
在一些實施例中，NW區334可與DNW區330的邊緣部分電連接，第一DTI區322可具有狹縫326以將DNW區330與NW區334電連接。狹縫326可用以藉由N型高濃度雜質區342和NW區334向DNW區330施加NW偏置電壓或反向偏置電壓。例如，狹縫326的寬度可在約1㎛至約2㎛的範圍。
更明確地說，在一些實施例中，第二器件隔離區350可形成在NW區334的外側，其可具有環形以圍繞NW區334和N型高濃度雜質區342。第二器件隔離區350可包括：第二DTI區352；以及在第二DTI區352上形成的第二STI區354。例如，第二DTI區352的深度可大於約5㎛。特別地，第二DTI區352的深度可在約5㎛至約10㎛的範圍。
第二器件隔離區350可用來減少或防止空乏區在DNW區330、NW區334和高電阻基板302之間延伸。進一步地，第二器件隔離區350可用來將半導體器件300與鄰近其的控制器件電隔離。
在一些實施例中，第二PW區336可形成在第二器件隔離區350的外側，且第二P型高濃度雜質區344可形成在第二PW區336上。第二P型高濃度雜質區344可用來施加PW偏置電壓至高電阻基板302。
參照圖8，其示出了根據一實施例的半導體器件的剖面圖。在實施例中，半導體器件400可包括在高電阻基板402上形成的多個電晶體410。更明確地說，半導體器件400可具有在其中電晶體410相互電連接的多指結構。
DNW區430可形成在高電阻基板402中，第一PW區432可形成在DNW區430上。電晶體410可在第一PW區432上形成。電晶體410中的每一個可包括：在第一PW區432上形成的閘極結構412；以及分別在第一PW區432鄰近閘極結構412的兩側的表面部分形成的源區414和漏區416。閘極結構412可包括：在第一PW區432上形成的閘極絕緣層；在閘極絕緣層上形成的閘極電極；以及在閘極電極的側表面形成的隔片。
在一些實施例中，彼此相鄰的電晶體410可使用共同的漏區416，如圖8所示。在其他實施例中，彼此相鄰的電晶體410可使用共同的P型高濃度雜質區440。更明確地說，充當基板凸出部或阱凸出部的P型高濃度雜質區440可形成在彼此相鄰的電晶體410的源區414之間，且相鄰的源區414和P型高濃度雜質區440可彼此電連接。與相鄰的源區414連接的P型高濃度雜質區440可用來改善半導體器件400的擊穿電壓。
半導體器件400可包括配置成圍繞主動區的器件隔離區420，電晶體410在主動區上形成。器件隔離區420可包括：形成得比DNW區430更深的DTI區422；以及在DTI區422上形成的STI區424。DNW區430和第一PW區432可形成在器件隔離區420的內側。
在一些實施例中，第二PW區434可形成在器件隔離區420的外側，且第二P型高濃度雜質區442可形成在第二PW區434上。第二P型高濃度雜質區442可用來施加PW偏置電壓至高電阻基板402。
參照圖9，其示出了根據一實施例的半導體器件的剖面圖。在一些實施例中，半導體器件500可包括在高電阻基板502上形成的多個電晶體510。更明確地說，半導體器件500可具有在其中電晶體510相互電連接的多指結構。
DNW區530可形成在高電阻基板502中，第一PW區532可形成在DNW區530上。電晶體510可在第一PW區532上形成。電晶體510中的每一個可包括在第一PW區532上形成的閘極結構512；以及分別在第一PW區532鄰近閘極結構512的兩側的表面部分形成的源區514和漏區516。閘極結構512可包括在第一PW區532上形成的閘極絕緣層；在閘極絕緣層上形成的閘極電極以及在閘極電極的側表面形成的隔片。
如圖9所示，在一些實施例中，彼此相鄰的電晶體510可使用共同的漏區516。在其他實施例中，彼此相鄰的電晶體510可使用共同的P型高濃度雜質區540。更明確地說，充當基板凸出部或阱凸出部的P型高濃度雜質區540可形成在彼此相鄰的電晶體510的源區514之間，且相鄰的源區514和P型高濃度雜質區540可彼此電連接。
半導體器件500可包括配置成圍繞主動區的器件隔離區520，電晶體510在主動區上形成。器件隔離區520可包括：形成得比DNW區530更深的DTI區522；以及在DTI區522上形成的STI區524。NW區534可形成在器件隔離區520的外側，N型高濃度雜質區542可形成在NW區534上。
更明確地說，第一PW區532可形成在器件隔離區520的內側，且DNW區530可形成為比第一PW區532更寬。DTI區522可穿過DNW區530，並比DNW區530延伸地更深。NW區534可形成在DNW區530的邊緣部分上從而具有環形。
在圖9所示的實施例中，NW區534可與DNW區530的邊緣部分電連接，且DTI區522可具有狹縫526以將DNW區530與NW區534電連接。狹縫526可用來藉著N型高濃度雜質區542和NW區534向DNW區530施加NW偏置電壓或反向偏置電壓。例如，狹縫526的寬度可在約1㎛至約2㎛的範圍。
另一實施例中，第二PW區536可形成在NW區534的外側，且第二P型高濃度雜質區544可形成在第二PW區536上。第二P型高濃度雜質區544可用來向高電阻基板502施加PW偏置電壓，且第二PW區536可用來減少或防止空乏區在NW區534和高電阻基板502之間延伸。另外，在其他實施例中，第二STI區550可形成在N型高濃度雜質區542和第二P型高濃度雜質區544之間。
參照圖10，其示出了根據一實施例的半導體器件的剖面圖。在實施例中，半導體器件600可包括在高電阻基板602上形成的多個電晶體610。更明確地說，半導體器件600可具有在其中電晶體610相互電連接的多指結構。
DNW區630可形成在高電阻基板602中，第一PW區632可形成在DNW區630上。電晶體610可在第一PW區632上形成。電晶體610中的每一個可包括：在第一PW區632上形成的閘極結構612；以及分別在第一PW區632鄰近閘極結構612的兩側的表面部分形成的源區614和漏區616。閘極結構612可包括：在第一PW區632上形成的閘極絕緣層；在閘極絕緣層上形成的閘極電極；以及在閘極電極的側表面上形成的隔片。
在一些實施例中，彼此相鄰的電晶體610可使用共同的漏區616，如圖10所示。進一步地，彼此相鄰的電晶體610可使用共同的P型高濃度雜質區640。更明確地說，充當基板凸出部或阱凸出部的P型高濃度雜質區640可形成在彼此相鄰的電晶體610的源區614之間，且相鄰的源區614和P型高濃度雜質區640可彼此電連接。
半導體器件600可包括配置成圍繞主動區的第一器件隔離區620，電晶體610在主動區上形成。第一器件隔離區620可包括：形成得比DNW區630更深的第一DTI區622；以及在第一DTI區622上形成的第一STI區624。NW區634可形成在第一器件隔離區620的外側，N型高濃度雜質區642可形成在NW區634上。
更明確地說，第一PW區632可形成在第一器件隔離區620的內側，DNW區630可形成為比第一PW區632更寬。第一DTI區622可穿過DNW區630，並比DNW區630延伸地更深。NW區634可形成在DNW區630的邊緣部分上從而具有環形。
如圖10中的實施例所示，NW區634可與DNW區630的邊緣部分電連接，且第一DTI區622可具有狹縫626以將DNW區630與NW區634電連接。狹縫626可用來藉著N型高濃度雜質區642和NW區634向DNW區630施加NW偏置電壓或反向偏置電壓。例如，狹縫626的寬度可在約1㎛至約2㎛的範圍。
更明確地說，第二器件隔離區650可形成在NW區634的外側，其可具有環形以圍繞NW區634和N型高濃度雜質區642。第二器件隔離區650可包括第二DTI區652和在第二DTI區652上形成的第二STI區654。例如，第二DTI區652的深度可大於約5㎛。更具體地說，第二DTI區652的深度可在約5㎛至約10㎛的範圍。
在實施例中，第二器件隔離區650可用來減少或防止空乏區在DNW區630、NW區634和高電阻基板602之間延伸。進一步地，第二器件隔離區650可用來將半導體器件600與鄰近其的控制器件電隔離。
在一些實施例中，第二PW區636可形成在第二器件隔離區650的外側，且第二P型高濃度雜質區644可形成在第二PW區636上。第二P型高濃度雜質區644可用來施加PW偏置電壓至高電阻基板602。
在其他實施例中，半導體器件100或200可用作RF切換器件或RF主動器件，如RF模組（如RF前端模組）的功率放大器。
參照圖11，示出了根據一實施例在高電阻基板上形成的RF模組的示意圖。在實施例中，RF模組700（如RF前端模組）可包括RF切換器件710、RF主動器件720、RF被動器件730和控制器件740，其可形成在高電阻基板702上。例如，RF主動器件720可包括功率放大器，RF被動器件730可包括如電容器、電感器、變壓器等的被動元件。
更明確地說，與常規SOI基板相比，藉由高電阻基板702可充分地改善散熱效率。因此，可充分地改善RF主動器件720的性能和RF被動器件730的電特性。
根據本文所討論的各種實施例，半導體器件可包括高電阻基板、在高電阻基板上形成的電晶體，和在高電阻基板中形成的以圍繞電晶體的器件隔離區。器件隔離區可包括DTI區和在DTI區上形成的STI區。在一些實施例中，半導體器件可包括：在高電阻基板中形成的DNW區；以及在DNW區上形成的第一PW區，且電晶體可形成在第一PW區上。
如上所述，與使用SOI基板的常規技術相比，由於可藉由使用高電阻基板來製造半導體器件，因此半導體器件的製造成本可充分地降低。進一步地，半導體器件的接面電容和RF雜訊耦合可通過DTI區和DNW區而充分地減少。
在另一實施例中，DTI區可具有狹縫以向穿過其的DNW區施加NW偏置電壓或反向偏置電壓。如此，由於DNW區，接面電容可充分地減少，因此充分改善了RF切換器件或RF主動器件的電特性。
本文已描述了系統、器件和方法的各種實施例。這些實施例僅是示例性的，並不旨在限制本發明的範圍。此外，應理解，已描述的實施例的各種特徵可按各種方式組合以產生許多附加的實施例。此外，雖然已描述了公開的實施例使用的各種材料、尺寸、形狀、結構和位置等，但在不超出本發明範圍的情況下，也可使用除公開的那些以外的其他材料、尺寸、形狀、結構和位置等。
所屬技術領域具通常知識者將認識到，本發明可包括比在上述任何個別實施例中所說明的更少的特徵。本文描述的實施例並不意味著是對本發明各種特徵可組合方式的詳盡表述。因此，如所屬技術領域具通常知識者所理解的，實施例並不是特徵相互排斥的組合；相反地，本發明可包括選自不同的個別實施例的不同的個別特徵的組合。此外，關於一個實施例所描述的元件可在其他實施例中實施，即使未在這種實施例中描述過，除非另有說明。儘管在申請專利範圍中附屬項可引用具有一個或多個其他請求項的特定組合，其他實施例也可包括附屬項與其他附屬項的主題的組合或一個或多個特徵與其他附屬或獨立項的組合。本文中提出了這樣的組合，除非表明本發明並不意指特定的組合。此外，本發明還旨在包括在任何其他獨立項中的申請專利範圍的特徵，即使該請求項並不直接附屬於該獨立項。
藉由參照上述文獻所進行的任何併入是受到限制的，使得與本文明確公開的內容相反的主題不會併入到本文中。通過參照上述文獻所進行的任何併入進一步受到限制，使得文獻中的專利範圍不會通過引用併入到本文中。藉由參照上述文獻所進行的任何併入又進一步受到限制，使得文獻中所提供的任何定義不會藉由引用併入到本文中，除非在本文中明確地表明包括。
為了解釋本發明申請專利範圍的目的，清楚表明，不會援用35 U. S. C.第112（f）節的條款，除非在申請專利範圍中引用了特定術語“用於......的方式”或“用於......的步驟”。
100，200，300，400，500，600‧‧‧半導體器件
102，202，302，402，502，602，702‧‧‧高電阻基板
110，210，310，410，510，610‧‧‧電晶體
112，212，312，412，512，612‧‧‧閘極結構（G）
114，214，314，414，514‧‧‧源區（S）
116，216，316，416，516‧‧‧漏區（D）
120，220，420，520‧‧‧器件隔離區
122，222，422，522‧‧‧深溝槽器件隔離區（DTI區）
124，224，424，524‧‧‧淺溝槽器件隔離區（STI區）
130，230，330，430，530，630‧‧‧深阱區（深N型阱區、DNW區）
132，232，332，432，532，632‧‧‧第一阱區（第一P型阱區、第一PW區）
134．236，336，434，536，636‧‧‧第二阱區（第二P型阱區、第二PW區）
140‧‧‧高濃度雜質區
142‧‧‧第二高濃度雜質區
234，334，534，634‧‧‧N型阱區（NW區）
240，340，440，540，640‧‧‧P型高濃度雜質區
242，342，542，642‧‧‧N型高濃度雜質區
244，344，544，644‧‧‧第二P型高濃度雜質區
250，354，550，654‧‧‧第二淺溝槽器件隔離區（第二STI區）
320，620‧‧‧第一器件隔離區
322，622‧‧‧第一深溝槽器件隔離區（第一DTI區）
324，624‧‧‧第一淺溝槽器件隔離區（第一STI區）
226，326，626‧‧‧狹縫
350，650‧‧‧第二器件隔離區
352，652‧‧‧第二深溝槽器件隔離區（第二DTI區）
442‧‧‧第二P型高濃度雜質區
700‧‧‧RF模組
710‧‧‧RF切換器件
720‧‧‧RF主動器件
730‧‧‧RF被動器件
740‧‧‧控制器件
根據以下說明，結合附圖，可更詳細地理解示例性實施例，其中：
圖1為根據本發明申請的第一示例性實施例的半導體器件的剖面圖；
圖2為根據本發明申請的第二示例性實施例的半導體器件的平面圖；
圖3為沿圖2中所示的線Ⅲ-Ⅲ’的剖面圖；
圖4為沿圖2中所示的線Ⅳ-Ⅳ΄的剖面圖；
圖5為根據本發明申請的第三示例性實施例的半導體器件的平面圖；
圖6為沿圖5中所示的線Ⅵ-Ⅵ΄的剖面圖；
圖7為沿圖5中所示的線Ⅶ-Ⅶ΄的剖面圖；
圖8為根據本發明申請的第四示例性實施例的半導體器件的剖面圖；
圖9為根據本發明申請的第五示例性實施例的半導體器件的剖面圖；
圖10為根據本發明申請的第六示例性實施例的半導體器件的剖面圖；和
圖11為在高電阻基板上形成的射頻模組的示意圖。
雖然實施例可作出各種改型和替代形式，其細節已經由附圖中的實例示出並將詳細描述。然而，應理解，本發明並不旨在將本發明限制為所述的特定實施例。相反地，本發明旨在涵蓋落入所附專利申請範圍限定的本發明的實質和範圍內的所有改型、等同物和替代方案。
100‧‧‧半導體器件
102‧‧‧高電阻基板
110‧‧‧電晶體
112‧‧‧閘極結構(G)
114‧‧‧源區(S)
116‧‧‧漏區(D)
120‧‧‧器件隔離區
122‧‧‧深溝槽器件隔離區(DTI區)
124‧‧‧淺溝槽器件隔離區(STI區)
130‧‧‧深阱區(深N型阱區、DNW區)
132‧‧‧第一阱區(第一P型阱區、第一PW區)
134‧‧‧第二阱區(第二P型阱區、第二PW區)
140‧‧‧高濃度雜質區
142‧‧‧第二高濃度雜質區

Claims (20)

  1. 半導體器件，包括： 　　高電阻基板； 　　設置在所述高電阻基板上的電晶體；以及 　　設置在所述高電阻基板中圍繞所述電晶體的深溝槽器件隔離區。
  2. 如請求項第1項所述的半導體器件，還包括： 　　設置在所述深溝槽器件隔離區上的淺溝槽器件隔離區。
  3. 如請求項第1項所述的半導體器件，其中所述電晶體包括： 　　設置在所述高電阻基板上的閘極結構； 　　分別設置在所述高電阻基板鄰近所述閘極結構的兩側的表面部分的源區和漏區；和 　　設置在所述源區的一側的高濃度雜質區。
  4. 如請求項第3項所述的半導體器件，其中所述源區具有第二導電類型； 　　所述高濃度雜質區具有第一導電類型；並且 　　所述源區與所述高濃度雜質區彼此電連接。
  5. 如請求項第1項所述的半導體器件，其中所述高電阻基板具有第一導電類型； 　　具有第二導電類型的深阱區設置在所述高電阻基板中； 　　具有所述第一導電類型的第一阱區設置在所述深阱區上；並且 　　其中所述電晶體設置在所述第一阱區上。
  6. 如請求項第5項所述的半導體器件，其中所述深阱區和所述第一阱區設置在所述深溝槽器件隔離區的內側，且其中所述深溝槽器件隔離區形成得比所述深阱區更深。
  7. 如請求項第5項所述的半導體器件，其中具有所述第一導電類型的第二阱區設置在所述深溝槽器件隔離區的外側，且其中具有所述第一導電類型的第二高濃度雜質區設置在所述第二阱區上。
  8. 如請求項第5項所述的半導體器件，其中所述深阱區設置為比所述第一阱區更寬，且所述深溝槽器件隔離區延伸穿過所述深阱區從而比所述深阱區更深。
  9. 如請求項第6項所述的半導體器件，其中具有所述第二導電類型的第二阱區設置在所述深溝槽器件隔離區的外側；且具有所述第二導電類型的第二高濃度雜質區設置在所述第二阱區上。
  10. 如請求項第9項所述的半導體器件，其中所述深溝槽器件隔離區具有狹縫以將所述深阱區與所述第二阱區電連接。
  11. 如請求項第9項所述的半導體器件，其中具有所述第一導電類型的第三阱區設置在所述第二阱區的外側。
  12. 如請求項第9項所述的半導體器件，其中第二器件隔離區設置為圍繞所述第二阱區和所述第二高濃度雜質區。
  13. 如請求項第12項所述的半導體器件，其中所述第二器件隔離區包括： 　　設置為圍繞所述第二阱區的第二深溝槽器件隔離區；以及 　　設置在所述第二深溝槽器件隔離區上的第二淺溝槽器件隔離區。
  14. 如請求項第12項所述的半導體器件，其中具有所述第一導電類型的第三阱區設置在所述第二器件隔離區的外側。
  15. 半導體器件，包括： 　　具有第一導電類型的高電阻基板； 　　設置在所述高電阻基板中、具有第二導電類型的深阱區； 　　設置在所述深阱區上、具有所述第一導電類型的第一阱區； 　　設置在所述第一阱區上的多個電晶體；以及 　　具有環形以圍繞所述多個電晶體、並設置為比所述深阱區更深的深溝槽器件隔離區。
  16. 如請求項第15項所述的半導體器件，其中所述多個電晶體設置成多指結構，在其中所述多個電晶體相互電連接。
  17. 如請求項第16項所述的半導體器件，其中具有所述第一導電類型的高濃度雜質區設置在所述多個電晶體中設置為彼此相鄰的電晶體的源區之間；並且 所述高濃度雜質區和相鄰電晶體的所述源區彼此電連接。
  18. 如請求項第15項所述的半導體器件，其中具有所述第二導電類型的第二阱區設置在所述深溝槽器件隔離區的外側； 　　具有所述第二導電類型的第二高濃度雜質區設置在所述第二阱區上；並且 　　所述深溝槽器件隔離區具有狹縫以將所述深阱區與所述第二阱區電連接。
  19. 如請求項第18項所述的半導體器件，其中第二深溝槽器件隔離區設置在所述第二阱區的外側； 　　具有所述第一導電類型的第三阱區設置在所述第二深溝槽器件隔離區的外側；並且 　　具有所述第一導電類型的第三高濃度雜質區設置在所述第三阱區上。
  20. 射頻（RF）模組，包括： 　　設置在高電阻基板上的RF切換器件； 　　設置在所述高電阻基板上的RF主動器件； 　　設置在所述高電阻基板上的RF被動器件；以及 　　設置在所述高電阻基板上的控制器件； 　　其中所述RF切換器件和所述RF主動器件中的至少一個包括： 　　　　設置在所述高電阻基板上的電晶體；及 　　　　設置在所述高電阻基板中圍繞所述電晶體的深溝槽器件隔離區。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10446643B2 (en) 2018-01-22 2019-10-15 Globalfoundries Inc. Sealed cavity structures with a planar surface
US10461152B2 (en) 2017-07-10 2019-10-29 Globalfoundries Inc. Radio frequency switches with air gap structures
TWI693713B (zh) * 2016-07-22 2020-05-11 立積電子股份有限公司 半導體結構
US10833153B2 (en) 2017-09-13 2020-11-10 Globalfoundries Inc. Switch with local silicon on insulator (SOI) and deep trench isolation
US10923577B2 (en) 2019-01-07 2021-02-16 Globalfoundries U.S. Inc. Cavity structures under shallow trench isolation regions
US11127816B2 (en) 2020-02-14 2021-09-21 Globalfoundries U.S. Inc. Heterojunction bipolar transistors with one or more sealed airgap
TWI766024B (zh) * 2017-05-23 2022-06-01 法商索泰克公司 用以使射頻電路中信號失真最小化之方法及射頻裝置
US11410872B2 (en) 2018-11-30 2022-08-09 Globalfoundries U.S. Inc. Oxidized cavity structures within and under semiconductor devices

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107644898B (zh) * 2016-07-22 2021-03-26 立积电子股份有限公司 一种半导体结构
DE102016115286A1 (de) * 2016-08-17 2018-02-22 Infineon Technologies Ag Integrierte Schaltung mit Verstärker-MOSFET
US10243047B2 (en) * 2016-12-08 2019-03-26 Globalfoundries Inc. Active and passive components with deep trench isolation structures
US9922973B1 (en) * 2017-06-01 2018-03-20 Globalfoundries Inc. Switches with deep trench depletion and isolation structures
JP7043194B2 (ja) * 2017-07-25 2022-03-29 ラピスセミコンダクタ株式会社 静電保護素子および半導体装置
US20210351066A1 (en) * 2017-12-29 2021-11-11 United Microelectronics Corp. Semiconductor device and method for fabricating the same
CN115332153A (zh) 2017-12-29 2022-11-11 联华电子股份有限公司 半导体元件及其制作方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10163342A (ja) 1996-12-04 1998-06-19 Sharp Corp 半導体装置
KR100250488B1 (ko) 1997-12-23 2000-04-01 정선종 초고속-고내압-저열화 특성을 갖는 바이폴라-래터널파워모스페트의 제조 방법
KR100346547B1 (ko) * 1999-11-26 2002-07-26 삼성에스디아이 주식회사 화상 표시장치
SE0200414D0 (sv) 2002-02-13 2002-02-13 Ericsson Telefon Ab L M Semiconductor fabrication process lateral pnp transistor, and integrated circuit
TW536801B (en) * 2002-04-22 2003-06-11 United Microelectronics Corp Structure and fabrication method of electrostatic discharge protection circuit
CN1302547C (zh) * 2002-04-29 2007-02-28 联华电子股份有限公司 静电放电保护电路与其制造方法及半导体元件的制造方法
US8089129B2 (en) 2002-08-14 2012-01-03 Advanced Analogic Technologies, Inc. Isolated CMOS transistors
TW200524139A (en) * 2003-12-24 2005-07-16 Renesas Tech Corp Voltage generating circuit and semiconductor integrated circuit
US6956266B1 (en) * 2004-09-09 2005-10-18 International Business Machines Corporation Structure and method for latchup suppression utilizing trench and masked sub-collector implantation
KR100854440B1 (ko) * 2006-04-26 2008-08-26 매그나칩 반도체 유한회사 반도체 집적회로
KR100873892B1 (ko) 2007-02-27 2008-12-15 삼성전자주식회사 멀티 핑거 트랜지스터
US7541247B2 (en) * 2007-07-16 2009-06-02 International Business Machines Corporation Guard ring structures for high voltage CMOS/low voltage CMOS technology using LDMOS (lateral double-diffused metal oxide semiconductor) device fabrication
US7999320B2 (en) 2008-12-23 2011-08-16 International Business Machines Corporation SOI radio frequency switch with enhanced signal fidelity and electrical isolation
US8304835B2 (en) 2009-03-27 2012-11-06 National Semiconductor Corporation Configuration and fabrication of semiconductor structure using empty and filled wells
JP5432751B2 (ja) 2010-02-01 2014-03-05 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US8349648B2 (en) * 2010-06-15 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming RF FEM with IC filter and IPD filter over substrate
KR101821413B1 (ko) * 2011-09-26 2018-01-24 매그나칩 반도체 유한회사 소자분리구조물, 이를 포함하는 반도체 소자 및 그의 소자분리 구조물 제조 방법
KR101986090B1 (ko) 2012-04-06 2019-06-05 삼성전자 주식회사 가드링을 포함하는 반도체 장치 및 이를 포함하는 반도체 시스템
KR102070477B1 (ko) * 2012-06-28 2020-01-29 스카이워크스 솔루션즈, 인코포레이티드 고저항률 기판 상의 쌍극성 트랜지스터
KR102046138B1 (ko) * 2013-02-08 2019-11-18 삼성전자주식회사 무선 통신 시스템에서 사용되는 믹서의 iip2 특성 보정 방법과 그 믹서
CN104051529B (zh) * 2013-03-13 2017-07-28 台湾积体电路制造股份有限公司 高阻抗衬底上的rf开关
KR101666753B1 (ko) * 2015-06-18 2016-10-14 주식회사 동부하이텍 고비저항 기판 상에 형성된 반도체 소자 및 무선 주파수 모듈
KR101692625B1 (ko) * 2015-06-18 2017-01-03 주식회사 동부하이텍 고비저항 기판 상에 형성된 반도체 소자 및 무선 주파수 모듈

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI693713B (zh) * 2016-07-22 2020-05-11 立積電子股份有限公司 半導體結構
TWI766024B (zh) * 2017-05-23 2022-06-01 法商索泰克公司 用以使射頻電路中信號失真最小化之方法及射頻裝置
US10461152B2 (en) 2017-07-10 2019-10-29 Globalfoundries Inc. Radio frequency switches with air gap structures
TWI707475B (zh) * 2017-07-10 2020-10-11 美商格芯（美國）集成電路科技有限公司 具有氣隙結構的射頻切換器
US10903316B2 (en) 2017-07-10 2021-01-26 Globalfoundries Inc. Radio frequency switches with air gap structures
US10833153B2 (en) 2017-09-13 2020-11-10 Globalfoundries Inc. Switch with local silicon on insulator (SOI) and deep trench isolation
US10446643B2 (en) 2018-01-22 2019-10-15 Globalfoundries Inc. Sealed cavity structures with a planar surface
US11107884B2 (en) 2018-01-22 2021-08-31 Globalfoundries U.S. Inc. Sealed cavity structures with a planar surface
US11410872B2 (en) 2018-11-30 2022-08-09 Globalfoundries U.S. Inc. Oxidized cavity structures within and under semiconductor devices
US10923577B2 (en) 2019-01-07 2021-02-16 Globalfoundries U.S. Inc. Cavity structures under shallow trench isolation regions
US11127816B2 (en) 2020-02-14 2021-09-21 Globalfoundries U.S. Inc. Heterojunction bipolar transistors with one or more sealed airgap

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US9755068B2 (en) 2017-09-05
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