TWI766024B - 用以使射頻電路中信號失真最小化之方法及射頻裝置 - Google Patents

用以使射頻電路中信號失真最小化之方法及射頻裝置 Download PDF

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Abstract

本發明係關於一種用於使在一射頻電路中傳播之一射頻信號之諧波失真及/或互調變失真最小化的方法，該射頻電路形成於被塗佈有一電絕緣層之一半導體基體上，其中表示隨輸入或輸出信號之一功率而變之該失真的一曲線展現在一給定功率周圍之一凹點， 該方法的特徵在於，其包含在該射頻電路與該半導體基體之間施加一電位差，該電位差經選擇為朝向該射頻電路之一給定操作功率移動該凹點。

Description

用以使射頻電路中信號失真最小化之方法及射頻裝置
發明領域
本發明係關於一種用於使射頻電路中之信號之諧波失真及/或互調變失真最小化的方法。
發明背景
形成於半導體基體上之射頻(radiofrequency；RF)電路會遭受形成該等基體之材料的非線性。
此非線性會引起基體之材料與在射頻電路內傳輸之信號之間的相互作用，該等相互作用係以諧波失真及/或互調變失真(intermodulation distortion；IMD)而反映。
為了射頻電路之最佳效能，因此設法使基體之線性最大化。
就此而言，電信領域中之逐次標準愈來愈嚴格。
在射頻應用中，已知的是使用絕緣體上矽 (silicon on insulator；SOI)類型之基體，該類型自其表面至其基底包含例如由矽製成之導電薄層、電絕緣層，及具有高電阻率之矽載體基體。
在本文中，「高電阻率」被理解為意謂大於500Ω.cm、較佳地大於1000Ω.cm或甚至更大之電阻率。
圖1A因此繪示形成於SOI上之射頻電路的透視圖，SOI之載體基體為具有高電阻率之矽基體1。該基體被塗佈有例如由氧化矽(SiO2)製成之電絕緣層2。意欲傳導信號之金屬線L形成於電絕緣層2上。SOI之半導體薄層──該層位於電絕緣層2上──已被至少局部地移除以便沈積線L，且因此在下文中所描述之圖1A中或圖1B及圖1C中係不可見的。
然而，此類基體之線性對於某些應用而言保持為過於受限制。
此外，已開發出電荷陷阱層位於電絕緣層下方之SOI基體。在射頻應用領域中通常使用術語「富陷阱(trap rich)」來提及此等基體。
圖1B因此繪示射頻電路之透視圖，射頻電路逐次地包含具有高電阻率之矽基體1、多晶矽層3、例如由氧化矽製成之電絕緣層2，及意欲傳導信號之金屬線L。多晶矽層3依靠晶界之存在而執行電荷捕集功能，在該等晶界處可捕集存在於電絕緣層下方之電荷。
圖1C繪示射頻電路之透視圖，射頻電路具有被稱為「雙重BOX」(或「雙重嵌埋式氧化物」)結構之結 構，亦即，逐次地包含具有高電阻率之矽基體1、第一電絕緣層2a(例如由氧化矽製成)、多晶矽層3、第二電絕緣層2b(例如由氧化矽製成)，及意欲傳導信號之金屬線L。
儘管「富陷阱」類型之基體在射頻應用中給予良好結果，但增加在電路效能方面之要求會使有必要開發用於使寄生諧波之產生最小化的額外構件。
發明概要
本發明之一個目標因此係設計一種用於控制一射頻電路之方法，該方法使有可能減小由基體之非線性造成之諧波失真及/或互調變失真，該電路形成於該基體上。
為此目的，本發明提議一種用於使在一射頻電路中傳播之一射頻信號之諧波失真及/或互調變失真最小化的方法，該射頻電路形成於被塗佈有一電絕緣層之一半導體基體上，其中表示隨輸入或輸出信號之一功率而變之該失真的一曲線展現在一給定功率周圍之一凹點，該方法的特徵在於，其包含在該射頻電路與該半導體基體之間施加一電位差，該電位差經選擇為朝向該射頻電路之一給定操作功率移動該凹點。
特別有利地，該電位差經選擇為符合以下方程式：V pk =｜V GB -V FB ｜，其中Vpk為該射頻信號之峰值電壓且VFB為金屬(射頻電路之半導體線)-絕緣體-半導體結構之平能帶電壓。
根據一個實施例，該半導體基體具有大於 500Ω.cm之一電阻率。
根據一個實施例，一多晶矽層配置於該半導體基體與該電絕緣層之間。
視情況，一額外電絕緣層可配置於該半導體基體與該多晶矽層之間。
根據一個實施例，該半導體基體係由矽製成。
根據本發明之一個實施例，該方法包含取決於該射頻電路之該操作功率而調整施加於該半導體基體與該射頻電路之間的該電位差。
有利地，該方法可此外包含量測該射頻電路之溫度，以及取決於該經量測溫度而調整施加於該半導體基體與該射頻電路之間的該電位差。
表示該信號之該失真的該曲線典型地為隨該輸入信號或該輸出信號之基波分量之功率而變之該輸入信號或該輸出信號之二次或三次諧波之產生位準的一曲線。
本發明之另一主題係關於一種射頻裝置，其中能夠使此類諧波及/或互調變失真最小化。
該裝置包含：-一射頻電路，其形成於被塗佈有一電絕緣層之一半導體基體上，-一接點，其電連接至該半導體基體，-一用於在該接點與該射頻電路之間施加一電位差的 構件，該裝置的特徵在於，該施加構件經組配以施加該電位差，該電位差經選擇為朝向該射頻電路之一給定操作功率移動一曲線中在一給定功率周圍之一凹點，該曲線表示在該電路中傳播之一射頻信號隨輸入或輸出信號之一功率而變之諧波失真及/或互調變失真。
根據一個實施例，該用於施加該電位差的構件包含一電壓產生器及一電壓控制模組，該電壓控制模組經組配以取決於該射頻電路之該操作功率而調整該產生器之電壓。
根據一個實施例，該半導體基體具有大於500Ω.cm之一電阻率。
根據一個實施例，一多晶矽層配置於該半導體基體與該電絕緣層之間。
視情況，一額外電絕緣層配置於該半導體基體與該多晶矽層之間。
根據一個實施例，該半導體基體係由矽製成。
該裝置可此外包含一溫度感測器，該溫度感測器耦接至該用於施加該電位差的構件，該構件經組配以取決於由該感測器量測之溫度而調整該電位差。
1:矽基體
2:電絕緣層
2a:第一電絕緣層
2b:第二電絕緣層
3:多晶矽層
4:背閘極層
A:直線
B:曲線
HD2:二次諧波
HD3:三次諧波
L:金屬線
Pin、Pout:功率
PDip:功率/凹點
VGB:電位差
Vpk:峰值振幅/峰值電壓
VFB:平能帶電壓
參考隨附圖式，本發明之其他優勢及特徵將自以下實施方式浮現，圖式中： -圖1A為形成於具有高電阻率之SOI基體上之射頻電路的透視圖；-圖1B為形成於「富陷阱」類型之SOI基體上之射頻電路的透視圖；-圖1C為形成於「雙重BOX」類型之「富陷阱」SOI上之射頻電路的透視圖；-圖2展示對於具有標準電阻率之矽基體，針對施加於基體與射頻電路之間的各種電位差，隨輸出信號之一次諧波之位準(以dBm為單位)而變之三次諧波之產生位準(以dBm為單位)的曲線；-圖3展示對於矽載體基體具有高電阻率之「富陷阱」SOI基體，隨輸入信號之一次諧波之位準(以dBm為單位)而變之二次諧波之產生位準(以dBm為單位)的曲線；-圖4展示電壓之各種組配，該電壓將被施加於半導體基體與射頻電路之間，以便依據信號之峰值電壓而獲得金屬-絕緣體-半導體結構之平能帶電壓；-圖5展示藉由依據一次諧波之位準而調整二次諧波之產生位準之凹點位置而給予的效能最佳化原理；-圖6展示對於矽載體基體具有高電阻率之SOI基體，針對施加於半導體基體與射頻電路之間的電位差，隨輸出信號之一次諧波之位準(以dBm為單位)而變之二次諧波之產生位準(以dBm為單位)的曲線；-圖7A及圖7B展示在60℃及90℃之溫度下，對於「富陷阱」SOI基體，隨一次諧波之位準而變之二次諧波之 產生位準的曲線，「富陷阱」SOI基體在電絕緣層下方具有多晶矽層，多晶矽層分別具有0.4μm之厚度及1.7μm之厚度；-圖8A至圖8C繪示分別應用於矽載體基體具有高電阻率之SOI基體、「富陷阱」SOI基體及「富陷阱雙重BOX」SOI基體的本發明之實施例。
為了使各圖清晰，未必按比例展示形成基體之各個層。
較佳實施例之詳細說明
本發明係基於針對輸入信號之某一功率的諧波之產生位準或互調變之位準之局部下降的觀測，其中某些半導體基體被塗佈有電絕緣層。
在本文中，術語「諧波之產生位準」被理解為意謂在射頻電路之輸出處所量測的給定諧波之功率，以dBm為單位而表達。此功率可針對輸入信號(記號「in」接著將被使用)或輸出信號(記號「out」接著將被使用)之基波分量之功率而表達。
在實施方式之剩餘部分中，常常將考慮二次諧波(被表示為HD2)之產生位準，但亦可藉由考慮高次產生諧波──例如三次諧波(被表示為HD3)──之位準或甚至是互調變之位準來實施本發明。以一般方式，此等位準表示基體之非線性。
在實施方式之剩餘部分中，通常將採取被塗 佈有氧化矽層之具有高電阻率之矽基體的實例，但本發明更一般化地應用於被塗佈有電絕緣層之半導體基體。一般而言，此等半導體基體屬於SOI基體，SOI基體之半導體薄層被至少局部地移除以便將導電線沈積於電絕緣層上(半導體薄層可保持於基體之其他區中以便形成電子組件)。作為一替代方案，電絕緣層可藉由具有高電阻率或具有標準電阻率之半導體基體之氧化而形成，其中不形成SOI基體。
三次諧波之產生位準之下降在圖2中係可見的，圖2係關於形成於SOI上之射頻電路，SOI包含具有標準電阻率(低於上述高電阻率，例如大約10Ω.cm)之矽基體，該下降係針對施加於矽基體與射頻電路之間的各種電位差VGB而言。
二次諧波之產生位準之下降在圖3中亦係可見的，圖3係關於形成於SOI上之射頻電路，SOI包含具有高電阻率之矽基體，該下降係針對施加於「富陷阱」SOI基體之具有高電阻率之矽基體與射頻電路之間的給定電位差VGB而言。
圖2及圖3展示隨以dBm為單位而表達的輸入信號之一次諧波，亦即基波分量，之位準而變之分別亦以dBm為單位而表達的輸出信號之三次諧波及二次諧波之產生位準。
回顧到，以dBm為單位之功率Pin及Pout僅僅被偏移對應於以dBm為單位的導電線之損耗的區間。舉例而言，若損耗在基波分量之頻率下遍及整個線為3dBm， 且在自Pin起之+20dBm處的曲線Pin對HD2中觀測到凹點，則此凹點將位於曲線Pout_H1對HD2中自Pout_H1起之+17dBm處。
應看出，此等曲線具有在功率Pin之給定範圍內具有顯著振幅的凹點，此範圍具有小寬度且通常位於高功率值中，在圖3中被表示為PDip之值周圍。
此凹點之存在暗示：令人驚訝地，在此功率範圍內，三次諧波──各別地，二次諧波──之產生位準實質上低於曲線已保持實質上筆直之情況下的產生位準。
本發明人慮及此凹點通過對應於如下情形之輸入功率的位置：被表示為Vpk的射頻信號之峰值振幅達到或超過被表示為VFB的平能帶電壓。此凹點因此對於以瓦特為單位之功率位準P Dip 而顯現，該功率位準與信號振幅
Figure 107117577-A0305-02-0011-4
相關聯，且由以下方程式表達：
Figure 107117577-A0305-02-0011-3
因此：
Figure 107117577-A0305-02-0011-2
其中Z REF 為系統之參考阻抗(通常為50歐姆)，VGB為施加於射頻電路與半導體基體之間的電位差，且VFB為半導體-絕緣體-金屬結構之平能帶電壓。此電壓特性化半導體基體在電絕緣層下方之狀態，其既不處於遺棄型態 (desertion regime)亦不處於累積型態(accumulation regime)。在此狀態下，金屬之費米能階(Fermi level)、絕緣體之費米能階及半導體材料之費米能階對準。
凹點因此可藉由施加適當電位差VGB而定位於所要功率位準處，以便符合以上方程式。
如圖4(a)至圖4(d)所繪示，取決於電壓Vpk及VFB之位置，存在各種情形。
在任何狀況下，有可能界定電位差VGB，電位差VGB使有可能符合此方程式
Figure 107117577-A0305-02-0012-7
或最低限度地接近該方程式。
應注意，可存在沿著導電線之衰減，以dB/mm為單位而表達。沿著幾毫米之線在具有高電阻率之基體上的在Vpk方面之損耗可因此為2倍。
在此類狀況下，代替如上考慮單一值Vpk，有可能區分終點Vpk_in及Vpk_out：
Figure 107117577-A0305-02-0012-5
詳言之，當考慮隨Pout之H1而變之Pout之HD2的曲線且凹點PDip位於某一輸出功率點(Pout之H1)處時，待考慮的Vpk之值為Vpk_out。
應注意，在圖3之狀況下，射頻電路形成於具有不良品質之「富陷阱」類型之SOI基體上，亦即，對於該SOI基體，多晶矽層已部分地再結晶。凹點現象係歸因於如下事實：該基體之行為因而相似於具有高電阻率之矽基 體的行為。
本發明人已因此採用上述現象以便使諧波失真及/或互調變失真最小化，此係由於其能夠將凹點之位置設計及/或調整至所要操作功率，以便使所產生之失真或互調變項最小化。
因此，如在圖5中所見，若將不具有上述凹點的對應於第一基體之直線A與具有凹點的第二基體之曲線B進行比較，則觀測到，對於輸入信號之給定功率，二次諧波之產生位準達到低於在第一曲線之情況下所達到之值的高限值。
在所繪示之實例中，對於對應於20dBm的輸入信號之功率Pin，二次諧波之產生位準對於第一基體為-80dBm且對於第二基體至多為-95dBm。因此，若輸入信號之一次諧波之位準在對應於凹點之範圍內，則在第二基體之情況下存在大約15dBm之增益。
調整電位差VGB會使有可能將失真曲線之凹點移動至對應於輸入信號之功率的範圍內。
圖6展示針對各種施加電位差VGB，隨輸出信號之一次諧波之位準(以dBm為單位)而變之二次諧波之產生位準(以dBm為單位)的曲線。
如可在此圖中所見，使VGB變化會使有可能顯著地移動凹點。
根據一個實施例，電位差VGB係固定的。
根據另一實施例，在射頻電路之操作期間動 態地調整電位差VGB，以便確保失真曲線之凹點始終對應於射頻電路之給定操作功率；該功率可尤其為輸入信號之最大功率或由熟習此項技術者所選擇之另一功率值。
為此目的，射頻裝置包含用於將電位差VGB伺服控制至輸入信號之功率Pin之迴路。
應注意，半導體基體及電絕緣層之設計可使有可能調整平能帶電壓VFB。因此，舉例而言，可藉由修改電絕緣層中之電荷的數量來修改電壓VFB。亦可藉由對半導體基體進行摻雜來修改電壓VFB，但假如摻雜劑可能會導致半導體基體之電阻率減小且因此導致其非線性本質擴大，則此解決方案尤其在具有高電阻率之基體的狀況下較不較佳。
此外，量測已表明射頻電路之溫度對凹點在失真曲線中之出現的影響。
圖7A及圖7B因此展示在溫度60℃及90℃下，對於「富陷阱」SOI基體，隨一次諧波之位準而變之二次諧波之產生位準的曲線，「富陷阱」SOI基體在電絕緣層下方具有多晶矽層，多晶矽層具有0.4μm之厚度(圖7A)及1.7μm之厚度(圖7B)。
該等曲線對於60℃之溫度為實質上線性。
對於90℃之溫度，在圖7A之曲線中觀測到凹點，而圖7B之曲線保持實質上線性。
圖7A因此表明溫度對凹點在二次諧波之產生位準中之出現的影響。此影響顯現為由如下事實闡釋： 溫度產生電荷載流子，電荷載流子將填充對應於多晶矽之晶界的陷阱，多晶矽之厚度小。此情形之結果為，對於高功率Pin，「富陷阱」SOI基體表現為類似於具有高電阻率之基體，且因此變得對平能帶現象敏感。
可因此有利地在針對射頻電路所設想之操作溫度下界定電位差VGB。
亦有可能採用此觀測以取決於溫度而控制凹點之移動。
因此，依靠使有可能感測射頻電路或其緊鄰環境之溫度的溫度感測器，有可能考量經量測溫度以便控制電位差VGB，以便確保凹點始終在射頻電路之操作功率範圍內(例如信號之最大功率)。
此類溫度感測器可例如屬於Deng F、He Y、Li B等人之論文中所描述的類型，Design of an Embedded CMOS Temperature Sensor for Passive RFID Tag Chips.Passaro VMN,ed.Sensors(Basle,Switzerland).2015；15(5)：11442-11453.doi：10.3390/s150511442。
實務上，本發明可被實施如下。
以本身已知之方式，設計射頻電路，此通常涉及設計半導體基體及電絕緣層，在電絕緣層上形成射頻電路。
根據此設計，有可能導出金屬-絕緣體-半導體結構之平能帶電壓。
在適當時，有可能選擇修改平能帶電壓，此例如涉及修改電絕緣層中之電荷的數量。
此外，在知曉目標功率Pin及關聯峰值電壓Vpk之情況下，有可能自方程式Vpk=｜VGB-VFB｜導出待施加於射頻電路與半導體基體之間的電位差VGB之值。
可以各種方式施加此電位差。一般而言，其需要有利地耦接至用於控制電壓之模組的電壓產生器，該模組經組配以取決於射頻電路之操作功率而調整該產生器之電壓。該電壓產生器與用於給射頻電路供電之裝置分離。此外，接點必須電連接至半導體基體，以便將參考電位施加至該基體。
圖8A係關於如圖1A中的包含具有高電阻率之矽基體之SOI，圖1A之參考符號被圖8A採用。在此狀況下，由導電材料製成且位於基體1之背面上(亦即，與介電層2相對之側上)的背閘極層4接地，兩個側向導電線亦接地。中心導電線就其本身而言被設定為電位VGB。作為一替代方案，中心導電線可接地，且其他電極(側向導電線及背閘極層)被設定為電位-VGB。
圖8B係關於如圖1B中的在電絕緣層下方包含多晶矽層之「富陷阱」SOI，圖1B之參考符號被圖8B採用。在此狀況下，位於基體1之背面上(亦即，與介電層2相對之側上)的導電背閘極層4接地，兩個側向導電線亦接地。中心導電線就其本身而言被設定為電位VGB。作為一替代方案，中心導電線可接地，且其他電極(側向導電線及背閘 極層)被設定為電位-VGB。
圖8C係關於如圖1C中的在兩個電絕緣層之間包含多晶矽層之「富陷阱雙重BOX」SOI，圖1C之參考符號被圖8C採用。在此狀況下，位於基體1之背面上(亦即，與介電層2b相對之側上)的導電背閘極層4接地，兩個側向導電線亦接地。中心導電線就其本身而言被設定為電位VGB。作為一替代方案，中心導電線可接地，且其他電極(側向導電線及背閘極層)被設定為電位-VGB。
應注意，在半導體基體之背面上提供背閘極層以便使有可能施加電位差VGB並非必需的。可藉由熟習此項技術者所知之任何其他手段──諸如自前面通過電絕緣層延伸遠至半導體基體中之通孔──而在半導體基體中設定參考電位。
參考文獻
Deng F, He Y, Li B, et al. Design of an Embedded CMOS Temperature Sensor for Passive RFID Tag Chips. Passaro VMN, ed. Sensors (Basle, Switzerland). 2015;15(5):11442-11453. doi:10.3390/s150511442

Claims (16)

  1. 一種用於使在一射頻電路中傳播之一射頻信號之諧波失真及/或互調變失真最小化的方法，該射頻電路形成於被塗佈有一電絕緣層之一半導體基體上，其中表示隨輸入或輸出信號之一功率而變之該失真的一曲線展現在一給定功率周圍之一凹點，該方法的特徵在於，其包含在該射頻電路與該半導體基體之間施加一電位差，該電位差經選擇為朝向該射頻電路之一所要操作功率移動該凹點。
  2. 如請求項1之方法，其中該電位差經選擇為符合以下方程式：V pk =｜V GB -V FB ｜，其中Vpk為該射頻信號之峰值電壓且VFB為平能帶電壓。
  3. 如請求項2之方法，其中該半導體基體具有大於500Ω.cm之一電阻率。
  4. 如請求項3之方法，其中一多晶矽層配置於該半導體基體與該電絕緣層之間。
  5. 如請求項4之方法，其中一額外電絕緣層配置於該半導體基體與該多晶矽層之間。
  6. 如請求項1之方法，其中該半導體基體係由矽製成。
  7. 如請求項1之方法，其包含取決於該射頻電路之該操作功率而調整施加於該半導體基體與該射頻電路之間的該電位差。
  8. 如請求項1之方法，其另外包含量測該 射頻電路之溫度，以及取決於該經量測之溫度而調整施加於該半導體基體與該射頻電路之間的該電位差。
  9. 如請求項1之方法，其中表示該信號之該失真的該曲線為隨該輸入信號或該輸出信號之基波分量之功率而變之該輸入信號或該輸出信號之二次或三次諧波之產生位準的一曲線。
  10. 一種射頻裝置，其包含：一射頻電路，其形成於被塗佈有一電絕緣層之一半導體基體上，一接點，其電連接至該半導體基體，一用於在該接點與該射頻電路之間施加一電位差的構件，其特徵在於，該施加構件經組配以施加該電位差，該電位差經選擇為朝向該射頻電路之一所要操作功率移動一曲線中在一給定功率周圍之一凹點，該曲線表示在該電路中傳播之一射頻信號隨輸入或輸出信號之一功率而變之諧波失真及/或互調變失真。
  11. 如請求項10之裝置，其中該用於施加該電位差的構件包含一電壓產生器及一電壓控制模組，該電壓控制模組經組配以取決於該射頻電路之該操作功率而調整該產生器之電壓。
  12. 如請求項11之裝置，其中該半導體基體具有大於500Ω.cm之一電阻率。
  13. 如請求項12之裝置，其中一多晶矽層 配置於該半導體基體與該電絕緣層之間。
  14. 如請求項13之裝置，其中一額外電絕緣層配置於該半導體基體與該多晶矽層之間。
  15. 如請求項10之裝置，其中該半導體基體係由矽製成。
  16. 如請求項10之裝置，其另外包含一溫度感測器，該溫度感測器耦接至該用於施加該電位差的構件，該構件經組配以取決於由該感測器量測之溫度而調整該電位差。
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